【課題】パターンの凸部上端のシリコンのコーナーに丸み形状を形成した上で、パターンの疎密による膜厚差を生じさせずに均一な膜厚でシリコン酸化膜を形成することが可能なシリコン酸化膜の形成方法を提供すること。
【解決手段】プラズマ処理装置の処理室内で、凹凸パターンを有する被処理体にプラズマによる酸化処理を施してシリコン酸化膜を形成するシリコン酸化膜を形成するにあたり、処理ガス中の酸素の割合が０．５％以上１０％未満で、かつ処理圧力が１．３〜６６５Ｐａの条件で、被処理体を載置する載置台に高周波電力を印加しながらプラズマ形成する。 （もっと読む）

【課題】簡単な操作と装置により、高い歩留りや大きい形成速度でトレンチアイソレーションを形成する方法を提供すること。
【解決手段】下記式（２）
（Ｈ_２ＳｉＯ）_ｎ（ＨＳｉＯ_１．５）_ｍ（ＳｉＯ_２）_ｋ・・・・・・・（２）
（ここで、ｎ＋ｍ＋ｋ＝１としたとき、ｎは０．２以上、ｍは０〜０．８で、ｋは０〜０．２である）
で示される、シリコーン樹脂を含有する組成物を基板上のトレンチ内が充填されるように基板上に塗膜を形成し、次いで熱および／または光処理を行いトレンチ内に埋込まれたシリコーン樹脂を二酸化ケイ素膜に変換するトレンチアイソレーションの形成方法。 （もっと読む）

【課題】ＳＴＩギャップ充填において、スパッタリング済みＳｉＯ２はトレンチ上方からスパッタリングされ、かつトレンチの両側に堆積することが可能であり、過剰なビルドアップをもたらし、かつボトムアップギャップ充填が達成される開口を制限して、半導体構造を形成する方法を提供する。
【解決手段】半導体構造を形成するための方法が、基板の表面にわたって複数の特徴部を形成するステップであって、少なくとも１つの空間が２つの隣接する特徴部間にあるステップを含む。第１の誘電層が該特徴部上かつ該少なくとも１つの空間内に形成される。該第１の誘電層の一部が、第１の前駆体および第２の前駆体から導出された反応剤と相互作用し、第１の固体生成物を形成する。該第１の固体生成物は分解されて、該第１の誘電層の該一部を実質的に除去する。第２の誘電層が形成されて、該少なくとも１つの空間を実質的に充填する。 （もっと読む）

【課題】高純度且つ高密度の二酸化ケイ素膜を形成するための組成物の提供。
【解決手段】下記式（１）で示されるケイ素化合物と下記式（２）で示されるカルバメート化合物とを含有する酸化ケイ素形成用組成物。 （Ｒ^１_３ＳｉＯ_０．５）_ｋ（Ｒ^２_２ＳｉＯ）_ｍ（Ｒ^３ＳｉＯ_１．５）_ｎ・・・・・（１）


（式（２）中、Ｒ^４およびＲ^５は、相互に独立して、水素原子、炭素数１〜２０の直鎖状または分岐状のアルキル基、炭素数６〜２０の１価の芳香族炭化水素基あるいは炭素数６〜２０の１価のハロゲン化芳香族炭化水素基を示し、Ｒ^６は炭素数１〜２０の置換または非置換の有機基を示す。） （もっと読む）

【課題】プラズマＣＶＤ装置を使用することにより形成される半導体装置の品質向上を図ることのできる技術を提供する。
【解決手段】ウェハを搬入した後（Ｓ１０１〜Ｓ１０４）、チャンバ内に酸素ガスを供給する（Ｓ１０５）。続いて、チャンバに巻きつけられているコイルに高周波電圧を印加して酸素ガスからプラズマガスを生成する（Ｓ１０６）。そして、このプラズマガスの発光強度の測定を開始する（Ｓ１０７）。次に、チャンバ内にシランガスを供給するとともに、ウェハにＲＦバイアスを印加する（Ｓ１０８）。その後、シランガスをプラズマ化することにより生成されるシリコンイオンの発光強度の上昇より成膜開始時刻を特定する（Ｓ１０９）。同様に、酸素イオンの発光強度の上昇よりＲＦバイアスを印加した時刻を特定する（Ｓ１１０）。そして、成膜開始時刻とＲＦバイアスを印加した時刻のずれを検出する（Ｓ１１１）。 （もっと読む）

【課題】素子分離膜形成材料としてＰＳＺ物質を用い、ＰＳＺ物質に多量で含有された不純物を容易に除去しながらボイドやシームのない素子分離膜を形成する方法を提供する。
【解決手段】酸素ガスが供給されるチャンバの内部にＰＳＺ膜が形成されたウェハをローディングさせる段階と、前記チャンバの内部の温度を工程温度まで上昇させる段階と、水蒸気をチャンバの内部に供給し、前記酸素ガスの量と前記水蒸気の量の割合が１：１〜５０：１の条件を維持する状態で前記ＰＳＺ膜を硬化させる段階と、前記チャンバの内部をパージさせる段階と、アンローディング温度まで下降させる段階と、前記ウェハを前記チャンバの外部にアンローディングさせる段階を含んでＰＳＺ膜を熱処理し、半導体素子の素子分離膜を形成する。 （もっと読む）

【課題】高密度プラズマを使用して誘電材料を基板ギャップに形成するための方法を提供する。
【解決手段】該方法は、該高密度プラズマによって該誘電材料の第１の部分を該ギャップに堆積するステップを含んでもよい。該堆積は、該ギャップへの該誘電材料の該堆積を少なくとも部分的にブロックする突出構造を形成してもよい。誘電材料の該第１の部分は、ＮＨ_３およびＮＦ_３を含む混合物からの反応種を含むエッチャントに暴露される。該エッチャントは該突出構造によって固体反応生成物を形成し、該固体反応生成物は該基板から除去されてもよい。該誘電材料の最終部分が該高密度プラズマによって該ギャップに堆積されてもよい。 （もっと読む）

【課題】半導体装置を形成するためのウエハ表面の窒化にあたり、基板主面と平行な面方向及び交差する面方向の何れについても同様な窒化速度を得る。
【解決手段】窒化処理チャンバー２２内に複数のウエハ２３を収容する。プラズマ生成チャンバー２１内に反応ガスとしてＮ_２ガス及びＮＨ_３ガスを供給し、プラズマ２４を発生させる。また、窒化処理チャンバー２２の下流で真空ポンプによる排気を行い、プラズマ生成チャンバー２１内で生成された窒素ラジカルを窒化処理チャンバー２２内に流す。これにより、ウエハ表面に窒素ラジカルを供給して窒化処理を行う。 （もっと読む）

【課題】トレンチの窪みを抑制し、かつＳＴＩの素子分離のための絶縁層の幅の制御性を確保することが可能な半導体装置の製造方法を提供すること。
【解決手段】本発明は、半導体基板１０上に開口部２２を有する窒化シリコン膜１４を形成する工程と、窒化シリコン膜上および開口部の側面に酸化シリコン膜１５を形成する工程と、酸化シリコン膜をエッチングし、開口部の側面に側壁１６を形成する工程と、側壁および窒化シリコン膜をマスクに半導体基板にトレンチ２０を形成する工程と、トレンチ内に絶縁層を形成する工程と、を有する。そして、酸化シリコン膜の形成に、プラズマ酸化法またはラジカル酸化法を用いる半導体装置の製造方法である。 （もっと読む）

【課題】半導体基板上に形成された下地層上に、２０ｎｍ以下で、且つ、一様な厚みを有するアモルファスシリコン膜を形成し、層間絶縁膜中に形成されたボイドを効果的に消滅させる。
【解決手段】ＳｉＨ_４を原料ガスとしてアモルファスシリコン膜２２を堆積する工程と、堆積したアモルファスシリコン膜２２の表面上にＢＰＳＧ膜２３を堆積する工程と、ＢＰＳＧ膜２３に覆われたアモルファスシリコン膜２２を酸化する工程とを有する。アモルファスシリコン膜２２を堆積する工程は、水素を含む雰囲気中で行われる。アモルファスシリコン膜２２の酸化に際して、その体積が増加し、ＢＰＳＧ膜２３を押し上げてその膜中に形成されたボイド２４を消滅させる。 （もっと読む）

【課題】シリコン基板のトレンチの底部のみに酸化シリコン等の膜を形成可能な方法を提供する。
【解決手段】トレンチ１１の底面１１ａ及び壁面１１ｂに熱酸化膜１２を形成し、底面の熱酸化膜１２ａだけをエッチングする。所定濃度のＯ_３とＴＥＯＳを含む成膜ガスを用い、所定の成膜温度下で、トレンチ内に酸化シリコン３１を成膜する。この酸化シリコン３１は、トレンチ底面のシリコン１１ａ’上には成長しやすく、壁面の熱酸化膜１２ｂ上には成長しにくい。成膜後、希フッ酸にて壁部の酸化シリコン３１ｂをエッチングする。 （もっと読む）

【課題】シリコン基板のトレンチの底部のみに酸化シリコン等の膜を形成し、かつ、そのトレンチ開口側端面が滑らかになるようにする。
【解決手段】トレンチ１１の底面１１ａ及び壁面１１ｂに熱酸化膜１２を形成し、底面の熱酸化膜１２ａだけをエッチングする。所定濃度のＯ_３とＴＥＯＳを含む成膜ガスを用い、所定の成膜温度下で、トレンチ内に酸化シリコンからなる第１成膜部３１を成膜し、そのうち壁部の膜３１ｂをエッチングする。次に、ＴＥＯＳ等の有機Ｓｉ原料を用いた別の条件で酸化シリコンからなる第２成膜部３２を成膜してエッチングし、第１成膜部３１の隅の窪み状の切欠部３１ｄを埋める。 （もっと読む）

【課題】 Ｃｕ／誘電体の界面に沿ったエレクトロマイグレーション不良は、ＶＬＳＩ回路の用途において大きな信頼性の問題として認識されている。
【解決手段】 Ｃｕ／誘電体の界面におけるＣｕ移動および原子ボイド形成を低減させるために、Ｃｕ相互接続の上に高い引っ張り応力のキャッピング層を設ける。引っ張り応力の高い誘電膜は、薄い誘電体材料を多層に堆積することによって形成する。これらの層は各々、厚さが約５０オングストローム（５ｎｍ）未満である。各誘電体層にプラズマ処理を行った後に、これに続く各誘電体層を堆積することで、誘電体キャップが内部引っ張り応力を有するようにする。 （もっと読む）

【課題】 低圧力、低酸素濃度条件でのプラズマ酸化処理の長所を維持しながら、膜厚のパターン疎密依存性が少なく、均一な膜厚でシリコン酸化膜を形成する。
【解決手段】プラズマ処理装置の処理室内に、少なくとも表面がシリコンで構成され表面に凹凸パターンを有する被処理体を配置する工程と、処理ガスのプラズマを形成し、被処理体表面のシリコンに処理ガスのプラズマを作用させて酸化させ、シリコン酸化膜を形成する工程とを含み、シリコン酸化膜を形成する工程は、処理ガス中の酸素の割合が０．１％以上１０％以下で、かつ圧力が０．１３３Ｐａ以上１３３．３Ｐａ以下の条件でプラズマを形成するとともに、処理室内のプラズマ発生領域と被処理体との間に複数の貫通開口を有する部材を介在させた状態で、プラズマにより被処理体のシリコンを酸化してシリコン酸化膜を形成する。 （もっと読む）

【課題】有機成分を含まない高純度の二酸化ケイ素膜を形成するために有用な二酸化ケイ素前駆体および二酸化ケイ素前駆体組成物を提供すること。
【解決手段】上記二酸化ケイ素前駆体は、下記示性式（１）
（Ｈ_２ＳｉＯ）_ｎ（ＨＳｉＯ_１．５）_ｍ（ＳｉＯ_２）_ｋ （１）
（式（１）中、ｎ、ｍおよびｋはそれぞれ数であり、ｎ＋ｍ＋ｋ＝１としたとき、ｎは０．５以上であり、ｍは０を超えて０．３以下であり、ｋは０〜０．２である。）
で表され、１２０℃において固体状であるシリコーン樹脂である。
上記二酸化ケイ素前駆体組成物は、上記シリコーン樹脂および有機溶媒を含有する。 （もっと読む）

【課題】 基板上に形成されるギャップ内に誘電体層を堆積させる方法を提供する。
【解決手段】 方法は、有機シリコン前駆物質と酸素前駆物質を堆積チャンバに導入するステップを含む。有機シリコン前駆物質のＣ：Ｓｉ原子比は、８未満であり、酸素前駆物質は、堆積チャンバの外で生成される原子状酸素を含む。前駆物質が反応して、ギャップ内に誘電体層を形成する。ギャップを誘電材料で充填する方法も記載する。これらの方法は、Ｃ：Ｓｉ原子比が８未満の有機シリコン前駆物質と酸素前駆物質を供給するステップと、前駆物質からプラズマを生成させて、ギャップ内に誘電材料の第一部分を堆積させるステップとを含んでいる。誘電材料がエッチングされてもよく、誘電材料の第二部分がギャップ内に形成されてもよい。誘電材料の第一部分と第二部分がアニールされてもよい。 （もっと読む）

【課題】本発明は、先に形成されている絶縁膜（例えば、ゲート絶縁膜など）の品質に悪影響を及ぼさず、また、欠陥が少ない絶縁膜をトレンチに埋め込むことができる半導体装置の製造方法および半導体装置を提供する。
【解決手段】反応ガスを分解して基板のトレンチに絶縁膜の埋め込みを行う工程を備えた半導体装置の製造方法であって、前記反応ガスと、少なくともＤ_２（重水素）ガスを含む希釈ガスとを供給して、前記絶縁膜の埋め込みを行うことを特徴とする半導体の製造方法が提供される。 （もっと読む）

【課題】微細なＣＭＯＳ回路に搭載することができ、良好な残留分極特性を示す強誘電体膜とその製造方法、強誘電体キャパシタ、および強誘電体メモリとその製造方法を提供する。
【解決手段】強誘電体膜の製造工程において、基板温度を３８０℃以上且つ４２０℃以下とするＭＯＣＶＤ法により強誘電体膜を成膜した後、基板温度を６５０℃以上且つ７５０℃以下とする熱処理により結晶化させる。強誘電体膜は、Ｂｉ_−ｘ＋ｙＡ_ｘＴｉ_３Ｏ_１２（ＡはＬａ、Ｐｒ、Ｎｄ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、Ｌｕ、Ｈｆ、及びＶからなる群から選ばれた１つの元素であり、０≦ｘ＜２且つ３．８≦（−ｘ＋ｙ）≦４．６の範囲である）から構成されており、強誘電体膜における７３％以上の結晶のｃ軸方向が前記基板面に対して７０度以上且つ９０度以下傾いている。 （もっと読む）

【課題】凹部が形成された半導体基板上に脱水縮合を行なうことによりシリコン酸化膜を形成する場合であっても、絶縁耐圧の低下によって半導体装置の特性の劣化を招くことが少ないシリコン酸化膜の形成方法を提供することである。
【解決手段】少なくともＳｉ含有ガスを原料ガスとして、凹部３０が表面に形成された半導体基板２２上に１次反応物を形成した後に脱水縮合を行なうことによりシリコン酸化膜３４、３６を半導体基板上に形成するシリコン酸化膜の形成方法であって、前記シリコン酸化膜３４、３６を半導体基板上に形成した後、前記凹部３０内に形成されたシリコン酸化膜のうち、表面に形成されたシリコン酸化膜３４よりも低密度に形成された部分３６の少なくとも一部が露出するまで、表面に形成されたシリコン酸化膜３４を除去し、次いで前記Ｓｉ含有ガスを前記低密度のシリコン酸化膜３６に供給することを特徴とする。 （もっと読む）

【課題】 誘電体層における膜亀裂を減少させる方法を記載する。
【解決手段】 方法には、基板上に第一誘電体膜を堆積させるステップと、膜上でエッチングを行うことにより第一誘電体膜の最上部を除去するステップとが含まれるのがよい。方法には、また、エッチングされた第一膜の上に第二誘電体膜を堆積させるステップと、第二誘電体膜の最上部を除去するステップとが含まれるのがよい。更に、方法には、第一誘電体膜と第二誘電体膜をアニールして、誘電体層を形成するステップが含まれるのがよく、第一誘電体膜と第二誘電体膜から最上部を除去することにより誘電体層における応力レベルが低下している。 （もっと読む）