【課題】 通常セルから低消費電力セルへの置換を、セル配置面積の余裕を考慮して行うことのできる半導体集積回路の設計装置および設計方法を提供する。
【解決手段】 半導体集積回路設計装置１は、通常セルで設計されたネットリスト２００へのタイミング解析部１１の解析結果にもとづき、低消費電力セルへ置換する対象として置換対象セル抽出部１２が抽出した通常セルに対して、置換セル候補選出部１３が置換セル候補の低消費電力セルを選出し、消費電力低減効果解析部１４が置換による消費電力の低減量が多い順に置換候補の低消費電力セルに順位付けし、その上位から順に、置換実行セル決定部１５がセル配置面積の増加量を加算してセル配置面積増加許容量１４０に達するまでの順位の低消費電力セルを置換実行セルとして決定し、その決定にもとづきセル置換実行部１６がセル置換を実行して置換後ネットリスト３００を出力する。 （もっと読む）

【課題】従来の半導体装置では、チップの全域に亘りグリッド点に基づいてパターニングが行われていたために、チップサイズが増大する問題があった。
【解決手段】本発明にかかる半導体装置は、格子状に配列されたグリッド点３０に基づきパターンが形成される第１の領域１２と、外周の形状がグリッド点３０に基づき規定されるレイアウトセルが複数形成される第２の領域１３とを有し、レイアウトセル内のパターンは、配線ルールに基づき形成され、レイアウトセル内のパターンのうち前記第１の領域１２内のパターンと接続されるパターンは、第１の領域１２との境界においてグリッド点に基づき形成されるものである。 （もっと読む）

【課題】製造工程時間の増加を招くことなく、複数の凹部に埋め込まれた部材表面の平坦性を向上することのできる技術を提供する。
【解決手段】相対的に面積の大きい第１ダミーパターンＤＰ_１と相対的に面積の小さい第２ダミーパターンＤＰ_２とをダミー領域ＦＡに配置することによって、素子形成領域ＤＡとダミー領域ＦＡとの境界ＢＬ近くまでダミーパターンを配置することができる。これにより、分離溝内に埋め込まれた酸化シリコン膜の表面の平坦性をダミー領域ＦＡの全域において向上することができる。さらに、ダミー領域ＦＡのうち相対的に広い領域を上記第１ダミーパターンＤＰ_１で占めることで、マスクのデータ量の増加を抑えることができる。 （もっと読む）

パッド（２０）は第１のＩ／Ｏセル（１４）に電気的に接続されると共に、第２のＩ／Ｏセル（１６）の能動回路の上にも物理的に設けられる。パッド（２０）が第２のＩ／Ｏセル（１６）の上に設けられるが、パッド（２０）はＩ／Ｏセル（１６）に電気的に接続されることがないことに注目されたい。このようなパターンはどのような所望の形態にも複製することができるので、Ｉ／Ｏセル（例えば、３００〜３１０）は、該当するパッド（３２０〜３２４及び３３０〜３３５）よりも狭いピッチを有することができる。更に、パッドのサイズを大きくすることができる（例えば、パッド１３１をパッド１３０よりも大きくすることができる）が、Ｉ／Ｏセル（１３２〜１３５）の幅「ｃ」は大きくする必要がない。このようなパターン（例えば、５００）は、一つ以上の次元に必要なエリアを最小にすることができるように配置することができる。
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【課題】半導体集積回路上にメモリ、ロジック、アナログ等を混載し、他と異なる電源をメモリで使用する場合は電源配線を分けねばならず、それぞれの回路ブロックが半導体チップ上の任意の位置に分散して配置されているため、電源配線も分散して配置しなければならず、電源配線の低抵抗化が困難であった。
【解決手段】半導体集積回路上に、メモリマクロを群を成して配置したメモリブロックとして集中的に配置し、その近傍に外部からメモリ電源を供給するメモリ電源端子を配置し、メモリ電源端子からメモリブロックまでのメモリ電源配線を集中的にメモリブロック上に配置する。
これにより、メモリマクロに必要とされるメモリ電源配線領域を削減できるとともに、メモリ電源配線を低抵抗で配線することが可能となり、メモリマクロの安定動作を実現できる。 （もっと読む）

【課題】レイアウトの工数増大を抑制した上でストレスマイグレーションの発生を低減する。
【解決手段】ビア個数データベースと、設計対象の半導体装置の機能ブロックについて、ゲート数、配線層数、およびファンアウト数ごとの配線数を算出する配線解析部と、ゲート数、配線数、およびファンアウト数によって特定される配線の平均ビア個数をビアによって接続される配線層と配線層との組合せについてそれぞれデータベースから参照する平均ビア数参照部と、設計対象の半導体装置の機能ブロックのそれぞれのファンアウト数の配線の配線数と、そのファンアウト数の配線に対してデータベースから参照された平均ビア個数とから、配線層と配線層との組合せについてビア個数を算出するビア個数算出部とを備える。 （もっと読む）

【課題】クロックスキューを低く抑えつつ、低消費電力で回路面積の小さな半導体集積回路およびそのような半導体集積回路の設計方法を提供する。
【解決手段】半導体集積回路装置は、チップ内に配置され、同一のクロック信号を受けて動作する複数のフリップフロップＦ／Ｆと、複数のフリップフロップを含むチップ内の領域を被覆するように想定された仮想上の擬似メッシュＰＭの交点のうち、複数のフリップフロップの位置に基づいて決定された交点に配置されたクロックバッファＬＣＢと、クロックバッファへクロック信号を伝達する主配線ＣＭＷとを備えている。 （もっと読む）

【課題】短波長リソグラフィ装置において、広いフィールドサイズと高い解像力との両立が困難であった。
【解決手段】半導体集積回路１は、基板上の領域１１（第１の領域）に設けられた第１の配線と、基板上の領域１２（第２の領域）に設けられた第２の配線と、を備えている。領域１２は、領域１１を取り囲む領域である。第１の配線の配線幅の最小設計寸法は、第２の配線の配線幅の最小設計寸法よりも小さい。 （もっと読む）

【課題】システマティックな製造ばらつきによって受ける影響を低減可能な半導体集積回路の設計システムを提供する。
【解決手段】基本パターンの形状測定結果から取得される製造ばらつき情報から、システマティック製造ばらつきを抽出する抽出モジュール１２と、システマティック製造ばらつきとプロセスシミュレーションの実行結果から得られるパラメータを用いたプロセスシミュレーションによって、基本パターンを含む基本回路の解析パターン形状を取得する解析パターン取得モジュール１４と、解析パターン形状を用いて基本回路の信号遅延特性を算出する遅延特性算出モジュール１５と、基本回路の設計パターンの形状と解析パターン形状とを比較して、システマティック製造ばらつきに起因する不良が基本回路に発生する不良発生危険度を算出する危険度算出モジュール１６とを備える。 （もっと読む）

【課題】 LSI実装設計において使用される、LSI機能モジュール配置装置及びLSI機能モジュール配置装置であって、機能モジュール間のクリティカルパス数を制約条件としてLSIチップ上に実装される機能モジュール面積を最適化する装置および方法を提供することにある。
【解決手段】 LSI機能モジュール配置装置であって、機能モジュール間のクリティカルパス数を抽出しクリティカルパス数に依存して機能モジュールの最小周辺長を決定する最小周辺長決定部と、該最小周辺長からなる矩形面積と機能モジュールの設計情報から算出される矩形面積とを比較する比較部と、比較の結果面積の大きいほうを該機能モジュールの面積とする面積決定部とを有している。 （もっと読む）

【課題】ユニットセルを利用して機能回路ブロックなどをレイアウトする際に、配線効率の向上を図ることが可能な半導体集積回路のユニットセル、およびユニットセルを使用した配線方法および配線プログラムを提供すること。
【解決手段】ユニットセル２には、補助電源配線用領域ＴＡ２ａないしＴＡ２ｃが、セル辺からＸ方向へ基本セル幅ＢＣＷごとに存在するグリッドを基準として形成される。入力信号端子ＡＴ２ないしＤＴ２、出力信号端子ＹＴ２は、補助電源配線用領域ＴＡ２ａないしＴＡ２ｃ外に、配線接続部を少なくとも一つ備えるように配置される。これにより、補助電源配線用領域ＴＡ２ｃに信号配線以外の配線を配線することが可能となる。ユニットセルをマトリクス状に配置して機能回路ブロック２０を構成すると、機能回路ブロック２０をＹ方向に貫いて、補助電源配線用領域が、基本セル幅ＢＣＷのピッチで形成される。 （もっと読む）

【課題】本発明は、ＴＡＴを増大させることなく、許容電流量を超過することのないセル配置を実現するセル配置方法を提供することを目的とする。
【解決手段】セル配置プログラムは、ネットリストを構成する各セルの消費電流量を算出し、着目セルについて算出された消費電流量に応じたサイズであり且つ着目セルの実際のサイズよりも大きいサイズの領域を着目セルの周りに確保しながら着目セルをレイアウト平面上に配置し、領域内には着目セル以外のセルが配置されないように他のセルを配置する各段階をコンピュータに実行させることを特徴とする。 （もっと読む）

【課題】半導体集積回路装置における配線性向上、配線層数低減、及び電源強化を可能にすること。
【解決手段】半導体チップに配置された複数の電源パッド（４ｂ、４ｃ、４ｇ、４ｈ）と、半導体チップに配置されるとともに、電源パッドよりも幅が狭く構成された複数の信号パッド（４ａ）と、を備える。信号パッドおよび電源パッドは、複数の配線層のうち最上位配線層に配設される。ＩＯセルと信号パッドを電気的に接続する信号配線（４ｄ）は、最上位配線層に配設される。ＩＯセルと第１電源パッド（４ｂ、４ｃ）を電気的に接続する第１電源配線（４ｅ、４ｆ）は、最上位配線層に配設される。内部回路と第２電源パッド（４ｇ、４ｈ）を電気的に接続する第２電源配線（４ｉ、４ｊ）は、最上位配線層に配設される。 （もっと読む）

【課題】回路面積の縮小を実現できる集積回路装置、電子機器の提供。
【解決手段】集積回路装置は、複数の回路ブロックがマクロセル化されたドライバマクロセルを含む。ドライバマクロセルは、データ線を駆動するためのデータドライバブロックＤＢと、画像データを記憶するメモリブロックＭＢと、データドライバブロックＤＢの出力線とデータ線とを電気的に接続するためのパッドが配置されるパッドブロックＰＤＢを含む。データドライバブロックＤＢとメモリブロックＭＢはＤ１方向に沿って配置され、パッドブロックＰＤＢは、データドライバブロックＤＢ及びメモリブロックＭＢのＤ２方向側に配置される。 （もっと読む）

【課題】回路面積の縮小を実現できる集積回路装置、電子機器の提供。
【解決手段】集積回路装置は、データ線を駆動するためのデータドライバブロックを含み、データドライバブロックは、その各々が１サブピクセル分の画像データに対応するデータ信号を出力する複数のサブピクセルドライバセルを含む。サブピクセルドライバセルの長辺に沿った方向をＤ１方向とし、Ｄ１方向に直交する方向をＤ２方向とした場合に、データドライバブロックでは、Ｄ１方向に沿って複数のサブピクセルドライバセルが配置されると共にＤ２方向に沿って複数のサブピクセルドライバセルが配置される。またデータドライバブロックのＤ２方向側にパッドが配置される。そしてサブピクセルドライバセルの出力信号の取り出し線の配列順序を並び替えるための並び替え配線領域が、サブピクセルドライバセルの配置領域に設けられる。 （もっと読む）

【課題】スリムな細長の集積回路装置及びこれを含む電子機器の提供。
【解決手段】集積回路装置は、Ｄ１方向に沿って配置される第１〜第Ｎの回路ブロックＣＢ１〜ＣＢＮと、ＣＢ１〜ＣＢＮのＤ２方向側に設けられる第１のインターフェース領域１２と、ＣＢ１〜ＣＢＮのＤ４方向側に設けられる第２のインターフェース領域１４を含む。回路ブロックＣＢ１〜ＣＢＮはデータドライバブロックＤＢとそれ以外の回路ブロックを含み、第１のインターフェース領域１２、回路ブロックＣＢ１〜ＣＢＮ、第２のインターフェース領域１４のＤ２方向での幅を、各々、Ｗ１、ＷＢ、Ｗ２とした場合、集積回路装置のＤ２方向での幅ＷはＷ１＋ＷＢ＋Ｗ２≦Ｗ＜Ｗ１＋２×ＷＢ＋Ｗ２となる。 （もっと読む）

【課題】 歩留りを向上できる半導体集積回路装置のレイアウト方法を提供する。
【解決手段】 機能ブロック毎にクリティカルエリア（Ａｃ（Ｒ））の大きさを計算し、機能ブロック毎にＡｃ（Ｒ）の単位面積当たりの大きさを求め（ＳＴ．２）、機能ブロック毎に危険パターンを抽出し、抽出した危険パターンの数を計算し、機能ブロック毎に危険パターンの数を求め（ＳＴ．３）、機能ブロック毎に求めた単位面積当たりのＡｃ（Ｒ）の大きさ、及び危険パターンの数に基いて機能ブロックそれぞれに危険度順位を付与し（ＳＴ．４）、危険度順位が高い機能ブロックから低い機能ブロックにかけて、チップ中央からチップ外周へ、又はショット内安全度が高い部分からショット内安全度が低い部分へ、機能ブロックをレイアウトする（ＳＴ．５）。 （もっと読む）

【課題】本発明は、固定形状を持つＬＳＩブロックについても、その配置位置を指定できるようになるＬＳＩのフロアプランを決定できるようにするＬＳＩフロアプラン決定装置の提供を目的とする。
【解決手段】ＬＳＩのフロアプランとなるＬＳＩブロックの配置関係をツリー構造で記述する配置関係記述文の初期解を入力あるいは生成する手段と、配置関係記述文を操作し、その操作による配置関係記述文の規定するＬＳＩのフロアプランでは固定形状のＬＳＩブロックが配置不可能である場合には、その配置が可能となるようにと、その固定形状ＬＳＩブロックを１つ又は複数の他のＬＳＩブロックとマージしてそこにパッキングし、その評価を求めて、それに従って配置関係記述文を変更するのか否かを決定することを繰り返していくことで、ＬＳＩのフロアプランを決定する手段とを備えるように構成する。 （もっと読む）

【課題】レイアウト設計を簡素化した半導体集積回路装置と設計方法を提供する。
【解決手段】第１フリップフロップ回路及び第２フリップフロップ回路と、上記第１フリップフロップ回路の出力と第２フリップフロップ回路の入力との間に設けられた論理段を有する。上記論理段は、その遅延時間のプロセスばらつき許容範囲が大きいものは標準サイズの複数の第１ＭＯＳＦＥＴで形成された第１セルが用いられ、上記許容範囲が小さいものは上記第１セルと同じ複数のＭＯＳＦＥＴで形成され、その遅延時間が上記第１セルと同等となるよう上記第１ＭＯＳＦＥＴ対してゲート長及びゲート幅が大きく形成された第２ＭＯＳＦＥＴからなる第２セルを用いる。 （もっと読む）

【課題】トリミングによって所望する回路構造を得るために複数の素子を有する集積回路の小型化を可能とする集積回路を提供する。
【解決手段】複数の素子群を構成する複数の素子のそれぞれが、トリミング配線を介してメイン配線に接続してあり、レーザにより前記トリミング配線を切断して素子群単位に前記メイン配線から切り離して所望の回路構成を得る集積回路であって、各素子の前記トリミング配線は、少なくとも前記レーザによる切断部において、前記素子群毎にレーザのスポット径内に配置してあることを特徴とする。 （もっと読む）