【課題】消費電力及びクロックスキューが小さく、かつ大規模な半導体集積回路においてもクロック信号を供給するクロック駆動セルの負荷容量が小さいクロック分配回路を備えた半導体集積回路を提供する。
【解決手段】機能ブロック100を複数領域に分け、各領域に第１の方向に配線されたクロック基幹配線(11等)と、第１の方向と直交する第２の方向に配線され、クロック基幹配線と電気的に接続された複数のクロック支線配線からなるクロック支線配線群(12等)と、クロック基幹配線に電気的に接続されたクロック駆動セル(13等)と、クロック基幹配線又はクロック支線配線群と電気的に接続された複数のクロック同期セルからなるクロック同期セル群(14等)とを設ける。各クロック支線配線群同士は電気的に分離し、クロック駆動セルのみで、接続されたクロック基幹配線と、そのクロック基幹配線と接続されたクロック支線配線群を駆動する。 （もっと読む）

【課題】実施例は、パターンの均一性を確保することができる半導体素子及びその製造方法を提供する。
【解決手段】実施例による半導体素子は、第１距離（spacing）を置いて形成された複数の第１ダミーパターンらを含む第１群のダミーパターンと、及び前記第１距離を置いて形成された複数の第２ダミーパターンらを含みながら、前記第１群のダミーパターンから第２距離に形成された第２群のダミーパターンと、を含むことを特徴とする。 （もっと読む）

【課題】マスク修正等を行わず、簡単な処置で半導体集積回路の追加修正を行えるものとする。
【解決手段】多層メタル配線層と、スタンダードセル１１と、ＰＭＯＳトランジスタＭ１及びＮＭＯＳトランジスタＭ２を含んだフィラーセル６１と、を備える半導体集積回路において、フィラーセル６１は、ＰＭＯＳトランジスタとＮＭＯＳトランジスタＭ２のレイアウト形状をそのままにして、前記ＰＭＯＳトランジスタＭ１のゲート端子とドレイン端子とソース端子、及び、ＮＭＯＳトランジスタＭ２のゲート端子とドレイン端子とソース端子の接続を、多層メタル配線層の配線の修正で変更可能なレイアウトパターンを備える。 （もっと読む）

【課題】小型化および製造コストの削減を図り易いスタンダードセル方式の半導体装置を得ること。
【解決手段】所定の回路が形成されている複数種類の機能セルを配置・配線することで形成された集積回路を備え、機能セルそれぞれにおけるｙ軸方向の長さは互いに同じで、ｘ軸方向の長さは該機能セルの種類毎に異なるスタンダードセル方式の半導体装置を構成するにあたり、グリッド方式のレイアウトツールを用いて機能セルを配置・配線する際の配線グリッドの間隔をＤとしたときに、ｘ軸方向の長さを間隔Ｄの整数倍から外すことで回路の形成に利用されない余剰領域Ｒを削減した機能セルＦＣ₁を集積回路に含ませ、これにより当該集積回路の形成に利用されない余剰領域を低減させてチップサイズを小さくして、１枚のシリコンウェハやＳＯＩ基板等から切り出される個数を増加させる。 （もっと読む）

【課題】セル階層化を十分に行うことができ、データ圧縮効率の高いパターンデータ圧縮処理技術を提供する。
【解決手段】図形パターンに含まれる１以上のアレイについての繰り返しピッチのうちの最頻出のピッチである代表アレイピッチを取得し、代表アレイピッチにピッチを固定してアレイ化を行う。これによって生成された１以上のピッチ固定アレイの中から、繰り返し個数が最小であるアレイを基準アレイとして特定する。図形パターンにおいて、基準アレイを構成する図形の重心を中心とし、代表アレイピッチで囲まれた矩形領域内に位置する、１以上のピッチ固定アレイのそれぞれを構成する図形を、種セルの構成図形として特定する。該構成図形を含む外接矩形を種セルとして設定し、該種セルに基づいて図形パターンについてのセル階層化処理を行う。 （もっと読む）

【課題】 配線長を短くし、配線遅延等の生じない小面積化が図れる半導体集積回路装置を提供することを目的とする。
【解決手段】 複数の集積回路ブロックＡ、Ｂ、Ｃを有し、ブロック１，１間が配線４で接続される半導体集積回路装置において、ブロックレイアウト周辺枠上に配置されたブロック端子１１…と、ブロックレイアウト内に設けられ通常の端子ターゲットメタル層とは異なる少なくとも１つ上層の端子ターゲットメタルを有しブロック内部の端子３と接続される端子セル２と、を備え、周辺枠上の端子１１および上記端子セル２の端子ターゲットを用いてブロック１，１間配線する。 （もっと読む）

【課題】半導体チップ及びこれらを用いたパッケージ装置のサイズを縮小できる。
【解決手段】本発明の例に関わる半導体装置は、パッケージ基板１と、パッケージ基板１上に設けられる第１及び第２の電源端子２，６Ａと、パッケージ基板１上に配置され、第１の内部電源回路２０と第２の内部電源回路３０を有する半導体チップ１０とを具備し、第１の内部電源回路２０は、第１のＥＳＤ保護素子２１を有し、第２の内部電源回路３０は、複数の第２のＥＳＤ保護素子３１−１，３１−ｎを有し、１つの第１のＥＳＤ保護素子２１は、第１の電源端子６Ａと１対１で接続され、複数の第２のＥＳＤ保護素子３１−１，３１−ｎのそれぞれは、第１のＥＳＤ保護素子２１よりもサイズが小さく、第２の電源端子２と共通接続されることを備える。 （もっと読む）

【課題】論理回路が有する回路遅延の最適化を行なう新たな手法を提供する。
【解決手段】 論理回路は複数の回路ブロックが接続されて構成されているものとする。駆動能力値算出手段１１は、該回路ブロックに与えられる負荷容量値が該回路ブロック内を伝播する信号を遅延させる割合を示す該回路ブロックの遅延率と、対象回路ブロックの前段である前段回路ブロックの駆動能力値と、該対象回路ブロックに対して与えられる負荷容量値とに基づいて該対象回路ブロックに要求する駆動能力値の算出を行なう。変更手段１２は、駆動能力値算出手段１１によって得られた駆動能力値に基づいて該対象回路ブロックで使用される前記素子の指定の変更を行なう。この構成によれば、対象回路ブロックの前後段として接続されている回路ブロックに関する特性値から対象回路ブロックでの使用に最適な素子の選択が可能となる。 （もっと読む）

【課題】ＯＰＣによる補正処理時間の増大を招くことなく、光近接効果によるゲート長のばらつきを確実に抑制することができる半導体集積回路を提供する。
【解決手段】縦方向に延在するゲートＧを含む標準セルＣ１，Ｃ２，Ｃ３，…が、横方向に複数個配置されて、標準セル列を形成している。標準セル列が縦方向に複数列配置されて、標準セル群を構成している。各標準セル列の少なくとも一方の端に、ダミーゲート、または、非活性トランジスタを形成するゲートのいずれかである付加ゲートを２個以上含む、末端配置標準セルＣｅが配置されている。 （もっと読む）

【課題】多層の半導体集積回路を設計する際に、配線間隔違反を発生させずに層間の導通不良を防止する自動配線装置、自動配線方法、自動配線プログラムを提供する。
【解決手段】自動配線装置は、第一の配線層にける第一の配線と第二の配線層における第二の配線とを接続するためのスルーホールセルにおいて、第一の配線及び第二の配線と重畳される領域を第一の配線幅及び／または第二の配線幅に合わせて拡張する。そして、拡張された領域に合わせて第一の配線及び／または第二の配線を修正する。 （もっと読む）

【課題】トランジスタ特性のばらつきを一定とする。
【解決手段】半導体素子を構成する拡散領域１１ａ，１１ｂに対向して、拡散領域１１ａ，１１ｂと素子分離トレンチとの間に位置するようにスペーサ１４ａ，１４ｂを配置することにより、素子分離トレンチから拡散領域への応力を一定にするようにした。これにより、周辺状況に関わらずスペーサ１４ａ，１４ｂが配置でき、トランジスタ特性のばらつきを一定にすることができ、信頼性の高い半導体集積回路を作製することができる。 （もっと読む）

【課題】チップ面積の増加を抑えつつ、半導体集積回路のエレクトロマイグレーション耐性を向上させる。
【解決手段】セルＶＤＤ配線２０およびセルＶＳＳ配線２１は、互いに平行に配線され、論理セル１０、１１、１２を含むスタンダードセルに電流を供給する。上層ＶＤＤ配線３０および上層ＶＳＳ配線３１は、セルＶＤＤ配線２０およびセルＶＳＳ配線２１よりも上層に、それらに対して垂直に配線されている。上層ＶＤＤ配線３０は、セルＶＤＤ配線２０とスタックドビア４０によって接続され、上層ＶＳＳ配線３１は、セルＶＳＳ配線２１とスタックドビア４０によって接続されている。セルＶＤＤ配線２０は、上層ＶＤＤ配線３０と重なる領域であって、スタックドビア４０が配置された部分を含む領域に、上層ＶＤＤ配線３０および上層ＶＳＳ配線３１と重ならない領域の幅よりも幅が広い幅広部分を有する。 （もっと読む）

【課題】本発明は、縦置き配置及び横置き配置の何れの配置にも用いることができる構成のＩ／Ｏセルを提供することを目的とする。
【解決手段】半導体装置は、コア回路と、複数の電源電圧を供給する複数の電源配線と、複数の電源配線に複数のコンタクト位置を介して電気的に接続されコア回路と外部との間で信号を入出力するＩ／Ｏセルを含み、複数のコンタクト位置のうち異なる電源電圧に接続される異なるコンタクト位置がＩ／Ｏセルの長辺方向及び短辺方向の何れの方向においても同一直線上に位置しないように配置されることを特徴とする。 （もっと読む）

【課題】 インプロセス中で生じるチャージの影響を低減させることで、精度の良いカレントミラー比が得られるカレントミラー回路の構成を提供する。
【解決手段】 カレントミラーを構成する隣合うＭＯＳトランジスタのゲート同士を、直接多結晶シリコンを用いて接続し、基板に接続されたヒューズをゲート部に接続することで、インプロセス中でカレントミラー回路を構成する隣り合うＭＯＳトランジスタのゲートが受けるチャージの影響を同量に緩和させることを特徴とする。 （もっと読む）

【課題】セル高の異なるスタンダードセルがそれぞれ配置された複数のセルブロックを備える半導体集積回路において、セルブロック間のクロックスキューを低減することができる半導体集積回路を提供する。
【解決手段】スタンダードセル１０９と、スタンダードセル１０９とセル高が異なるスタンダードセル１１０とを備え、スタンダードセル１０９のＰウェル領域２０１には、一対のＮ型拡散領域２０５と、第１の基板電源をスタンダードセル１０５に供給するためのＰ型拡散領域２０７とが配置され、スタンダードセル１１０のＰウェル領域２０１には、一対のＮ型拡散領域２０５と、第２の基板電源をスタンダードセル１１０に供給するためのＰ型拡散領域２０７とが配置され、スタンダードセル１０９のＮ型拡散領域２０５とＰ型拡散領域２０７との間の距離と、スタンダードセル１１０のＮ型拡散領域２０５とＰ型拡散領域２０７との間の距離とが実質的に同一である。 （もっと読む）

【課題】機能設計時に、複数の電源電圧を考慮して、遅延、消費電力、面積の少なくとも２項目を最適化した回路を得ることのできる方法・システムの提供。
【解決手段】多電源集積回路の設計支援システムは、遅延等の性能解析を実行し（ステップＡ４）、制約を満たさない場合、フロアプラン、性能解析結果を入力として、電圧アイランドを生成する（ステップＡ６）。次に、フロアプラン、性能解析結果、電圧アイランドから、次の動作合成のための制約（チップ、および各モジュールの遅延制約、消費電力制約、面積制約、電圧アイランドに関する制約）を抽出し（ステップＡ７）、動作合成から実行し直し（ステップＡ２〜）、最適解を求める。 （もっと読む）

【課題】集積回路を設計するための集積回路設計装置に関し、
【解決手段】本発明は、入力手段により設計者から複数の階層毎にブロックを設定し、配置することにより集積回路の設計を行う集積回路設計装置であって、前記複数階層毎に設定されたブロックを所定階層に配置するブロック配置処理部と、前記所定階層とは異なる階層のブロックを前記所定階層上に設定されるブロックに仮想配置する領域割付処理部と、前記所定階層及び前記所定階層に対して下位となり、仮想配置される下位階層のブロックの配置状態を評価するブロック評価処理部とを有し、前記ブロック評価処理部は、前記下位階層のブロックの面積が前記所定階層のブロックの面積に占める割合を算出し、算出された前記下位階層のブロックの面積が前記所定階層に配置されるブロックの面積に占める割合を図形により表示することを特徴とする。 （もっと読む）

【課題】半導体集積回路のレイアウト構造において、ゲート配線ピッチが一定になるようにトランジスタが配置される場合に、高抵抗なＣＡビアの個数や配置の自由度を高め、ソース抵抗を低減して、半導体集積回路の動作速度の向上を図る。
【解決手段】隣接する２個のトランジスタＰ２０５、Ｐ２０６において、共有ソース拡散領域３０１と、この共有ソース拡散領域上３０１に配置されたＣＡビア２００と、前記共有ソース拡散領域３０１上に配線され且つ前記ＣＡビア２００に接続されたソース配線２１３とが配置される。前記２個のトランジスタＰ２０５、Ｐ２０６のドレイン領域３０２、３０３間を接続するドレイン間配線２２４は、前記ソース配線２１３よりも上位の配線層に配線される。従って、ソース配線２１３の配線経路は、ドレイン間配線２２４の経路に制約を受けることが無く、共有ソース拡散領域３０１上をより広く覆うように配線できる。 （もっと読む）

【課題】論理変更の自由度を高くする。
【解決手段】所定の領域に複数種類の機能セルを回路接続情報に基づき配置配線することにより半導体集積回路を生成する半導体集積回路の設計方法において、配線の変更により複数の論理を実現可能な補助セルを１種類以上用意し、前記回路接続情報に含まれる少なくとも１つ以上の前記機能セルを、前記機能セルと等しい論理を実現できる前記補助セルと置き換え、前記回路接続情報に基づき配置配線を行い、前記配置配線後の前記所定の領域の未使用領域に配置可能な任意の前記補助セルを１つ以上配置し、前記回路接続情報に変更があった場合、前記所定の領域に配置された前記補助セルを使う。 （もっと読む）

【課題】スタンダードセルとゲートアレイセルの高さの違いを吸収する。
【解決手段】所定の領域に複数種類の機能セルを回路接続情報に基づき配置配線することにより半導体集積回路を生成する半導体集積回路の設計方法において、配線の変更により複数の論理を実現可能な補助セルを１種類以上用意し、１種類以上からなる補助セルに含まれる少なくとも１つ以上の補助セルは、電源線からの伝導ノイズを抑制するための容量素子を補助セルの片端もしくは両端に有し、補助セルに隣接する機能セルの電源位置を吸収可能な電源線を有し、回路接続情報に基づき複数種類の機能セルを配置配線後、所定の領域の未使用領域に配置可能な任意の補助セルを１つ以上配置し、回路接続情報に変更があった場合、未使用領域に配置された補助セルを使う。 （もっと読む）