【課題】設計寸法のさらなる微細化に対応できるようにする。
【解決手段】シリコンからなるチップ１０の主面上には、５１２ｋｂｉｔの容量を持つ第１のＳＲＡＭブロック１１と、１２８ｋｂｉｔの容量を持つ第２のＳＲＡＭブロック１２とが集積化されている。第１のＳＲＡＭブロック１１を構成する１ビット当たりのセルの面積を２．４μｍ^２ とし、第２のＳＲＡＭブロック１２を構成する１ビット当たりのセルの面積を共に３．５μｍ^２ としている。これにより、第１のＳＲＡＭブロック１１は、ビットセルを構成する複数のトランジスタの各ゲートが延びる方向が特定の方向に設定されており、設定された方向において、リソグラフィ条件が最適化されている。その結果、ビットセル面積は、ビットセルを構成するトランジスタのゲート幅方向に依存して異なるように設定されている。 （もっと読む）

【課題】ダミーパターンを利用することで、モニタ項目を削減することなく、且つスクライブ領域の幅を広げることなく、且つモニタ結果に誤差が含まれる事を防止して、ＴＥＧパターンを形成できる半導体集積回路を提供する。
【解決手段】この半導体集積回路は、チップ内に形成された複数の機能モジュールと、チップ内の所定の機能モジュール２の周辺の空き領域３に形成され、収差モニタ機能を有する機能性ダミーパターン５とを備え、機能性ダミーパターン５は、平面視で帯状のメタル部Ｂと帯状の絶縁膜部Ｌとがそれぞれ周期的に繰り返されて形成される。 （もっと読む）

【課題】半導体集積回路においてゲートのデータ密度に起因するトランジスタの特性バラツキを抑制する。
【解決手段】本発明による半導体集積回路の自動レイアウト装置１０は、セルをゲート方向に隣接して配置する際、セルの境界付近に配置済みのゲートを基準ゲート１１１とし、その周辺の所定の領域内に存在するゲート数を規定の範囲内とするように、配置するセルを決定する。 （もっと読む）

【課題】半導体装置を高集積化することのできる技術を提供する。
【解決手段】スタンダードセルＣＬは、ｎ型ウエル２ｎに設けられ、金属シリサイド膜で覆われたｐ^＋型拡散層３ｐおよびｎ^＋型拡散層４ｎを有している。ｐ^＋型拡散層３ｐはＭＩＳトランジスタのソース／ドレインを構成し、ｎ^＋型拡散層４ｎはタップＴＰ１を構成する。ｐ^＋型拡散層３ｐは、コンタクト７ｐを介して配線層６ａと電気的に接続されており、ｎ^＋型拡散層４ｎは、コンタクト７を介して配線層６と電気的に接続されている。また、ｐ^＋型拡散層３ｐがｎ^＋型拡散層４ｎと接触している。ＭＩＳトランジスタのソースノードに給電される電源電位が拡散層と配線層の２層を用いて行われる。 （もっと読む）

【課題】スイッチング素子として、半導体基板や透明基板、ガラス基板にトランジスタを形成し、相互に結線した半導体集積回路に関し、狭幅領域に小面積で配置可能な回路レイアウトを提供する。
【解決手段】３本以上の電源線と電源線の接続を切り換える２つ以上のトランジスタを含む半導体集積回路である。本発明の半導体集積回路は、第１、第２および第３の電源線が上記の順序で互いに平行に配置され、第２の電源線ａ３４の両側にある、第１の電源線Ａ３２との間隙および第３の電源線Ｂ３３との間隙にそれぞれ配置された第１のトランジスタおよび第２のトランジスタを含み、第１の電源線および第３の電源線が互いに異なる電位とされる。 （もっと読む）

別個ではあるが機能的にインターフェースされた１つまたは複数のダイナミックアレイ・セクションを含む半導体チップが提供される。各ダイナミックアレイ・セクションは、導電体形状が、半導体チップの複数のレベルのそれぞれにおける仮想格子に沿って線形的に定義されることが必要なダイナミックアレイ・アーキテクチャに従う。各仮想格子は、上位または下位のいずれかのレベルにある別の仮想格子に対して垂直である。各仮想格子は、一定のピッチの間隔を有する平行線の枠組みで定義される。仮想格子のラインの一部は複数の導電体形状によって占められる。実質的に一定のギャップは、仮想格子の共通の線を占める隣接する導電体形状の近接端部間で維持される。上記実質的に一定のギャップは、複数の導電体形状で占められる仮想格子のそれぞれのライン内で維持される。 （もっと読む）

【課題】ダミーメタルを含むメタルパターンの生成に要する時間を短縮することのできるメタルパターン生成方法および生成装置を提供する。
【解決手段】メタルパターン生成方法は、セル配置データを読み込み、配線可能領域を設定するステップと、その配線可能領域全面に、所定寸法の矩形パターンをレイアウト設計用の配線グリッドの格子点にマトリックス状に配置するステップと、上述の配線可能領域の配線グリッド上に信号配線用および電源配線用の配線パターンを配置するステップと、生成された矩形パターンと配線パターンとを合成してメタルパターンを生成するステップと、を有する。 （もっと読む）

【課題】計算の処理速度が速く且つ計算精度が高い配線困難度の計算方法を提供する。
【解決手段】ネットリストの各セルに対し、より多くのネット数で相互接続されるもの同士を逐次的にグループピングすることで階層的クラスタリングを行い（Ｓ１）、前記ネットリストの各ネットを、そのネットに接続された全てのセルを一括して含むグループが第ｎ階層の各グループのなかに存在し且つ第（ｎ−１）階層の各グループのなかに存在しない場合に第ｎ階層に属させることで、階層的クラスタリングの各階層の何れかに属させ（Ｓ２）、前記ネットリストの各ネットの配線長の見積値を、そのネットの属する階層が下位であるほど小さい値に設定し（Ｓ３）、その設定に基づき前記ネットリストの各ネットの配線長の見積値を合計して前記ネットリストの総配線長の見積値を計算し（Ｓ４）、その計算結果を前記ネットリストの回路規模で割って前記ネットリストの配線難易度を計算する（Ｓ５）。 （もっと読む）

【課題】半導体集積回路のセルレイアウトに起因する応力を均一化しトランジスタの特性バラツキを抑制する。
【解決手段】本発明による半導体集積回路の自動レイアウト回路設計支援装置１０は、セル内の拡散層のレイアウト座標データ２２１を付加したライブラリデータ２１２を用い、隣接配置するセルとの拡散層間の距離を計算し、その距離に基づいて当該セルの配置位置を決定する。 （もっと読む）

【課題】回路の混雑度を低減し、回路設計期間を短縮することができる回路設計支援装置を提供する。
【解決手段】回路設計情報に基づき素子配置領域に素子を配置する配置部１１と、所定のタイミング制約を満たすように前記素子へのクロック配線を行う配線部１２、１３と、クロックツリー及び各サブツリーの最大遅延時間及び最小遅延時間、及び各サブツリーまでの遅延時間に基づいて各サブツリーの遅延時間変動余裕度を算出する遅延分布抽出部１４と、クロックレイアウトの変更を行った場合の前記遅延時間変動余裕度及び回路混雑度の低減度を算出し、クロックレイアウトの変更を行うサブツリーを決定するサブツリー判定部１５と、遅延時間が所定範囲内となるようにサブツリーのクロックレイアウトの変更を行うレイアウト変更部１６と、を備える。 （もっと読む）

【課題】半導体集積回路において、エレクトロマイグレーションによるスタンダードセルの駆動能力の制限をなくす。
【解決手段】スタンダードセルＡ内において、ＰチャネルＭＯＳトランジスタ３のドレイン領域とＮチャネルＭＯＳトランジスタ５のドレイン領域とが各々コンタクト６、５を介してメタル配線８により接続される。このメタル配線８は、コンタクト９を介してポリシリコン配線１０に接続され、このポリシリコン配線１０はコンタクト１１を介してメタル配線１２に接続される。前記メタル配線８、前記ポリシリコン配線１０及び前記メタル配線１２は１本の出力信号線を構成すると共に、前記ポリシリコン配線１０を持つので、高抵抗の出力配線となる。従って、エレクトロマイグレーションによるスタンダードセルの駆動能力の制限がなくなる。 （もっと読む）

【課題】マニュアルによる方法に比べて、汎用性に優れていること。
【解決手段】コンピュータ１は、レイアウトデータ７にダミー配線５０−Ｊを追加する処理（Ｓ２）と、レイアウトデータ７中でタイミング違反であるセル３０−１とセル３０−２間の対象配線４０にダミー配線５０−Ｊを接続する処理（Ｓ４）とを実行する。処理（Ｓ４）において、コンピュータ１は、ダミー配線５０−Ｊを、ダミー配線５０−Ｊの両端部に対応するピン６１、６２を有するダミー配線セル６０に置き換え（Ｓ１２）、対象配線４０を切断して、対象配線４１、４２を生成し（Ｓ１３）、対象配線４１、４２をピン６１、６２にそれぞれ接続し（Ｓ１４〜Ｓ１６）、ダミー配線セル６０をダミー配線５０−Ｊに置き換えて、対象配線４０の切断部分にダミー配線５０−Ｊが接続された配線とする（Ｓ１７）。 （もっと読む）

【課題】素子分離部の分離幅を調整することによって、所望する特性を有するＭＩＳＦＥＴを得ることのできる技術を提供する。
【解決手段】素子分離部４の分離幅Ｌａおよび分離幅Ｌａ’を相対的に狭くすることにより、第２ＭＩＳＦＥＴＱ_２のチャネル領域へ及ぼす応力の影響を大きくして、しきい値電圧の変化を相対的に大きくし、素子分離部４の分離幅Ｌｂおよび分離幅Ｌｂ’を相対的に広くすることにより、第４ＭＩＳＦＥＴＱ_４のチャネル領域へ及ぼす応力の影響を小さくして、しきい値電圧の変化を相対的に小さくする。 （もっと読む）

【課題】ＣＭＰプロセスによって生じるディッシングおよびエロージョン現象を抑制するためのダミーパターンを最適密度かつ最適配置で形成するダミーパターン設計方法を提供する。
【解決手段】デバイス図形データ部と空白部をチップ領域に有する半導体装置において、前記チップ領域をＣＭＰプロセスにより平坦化する前に前記空白部に形成するダミーパターンの設計方法であって、前記チップ領域全面にべたダミー部を設定し、前記べたダミー部全面にメッシュ部を設定した後に、前記べたダミー部を前記メッシュ部により分割することにより、前記チップ領域全面に複数の矩形ダミーパターンを形成する矩形ダミーパターン形成工程と、前記矩形ダミーパターンの一部を削除もしくは変形することにより、前記チップ領域におけるダミーパターンの密度を均一にするダミーパターン均一化工程を有するダミーパターンの設計方法を提供することによって、上記課題を解決できる。 （もっと読む）

【課題】半導体集積回路内のトランジスタの素子分離領域からの応力による特性バラツキを抑制することにある。
【解決手段】半導体集積回路１は、ゲートと拡散層から形成されるトランジスタを含むセルを複数具備する。複数のセルのそれぞれは、ゲートに垂直な第１方向（Ｘ方向）に隣接して設けられ、複数のセルの全てにおいて、セル枠と、セル枠に対し第１方向に最も近いセル内の拡散層との距離は、等しい。 （もっと読む）

【課題】ＰＯＥ技術によって作成されたＩ／Ｏセルを互い違いに配置する場合、レイアウトツールで自動配置することができず、手動によって配置する必要がある。Ｉ／Ｏセルの配置、種類の変更やチップサイズの変更があるたびに、設計者が配置の変更を手動で行うが、自動配置では生じなかったセル配置ミスや配置に要する工数の増加が生じる。
【解決手段】半導体チップの周辺に、周縁に対する内外方向で複数段にＩ／Ｏセルを配置するチップレイアウト設計方法であって、半導体チップに搭載されるべき複数種類のＩ／Ｏセルについて、各Ｉ／Ｏセルを、Ｉ／Ｏセルそれぞれの入出力端子位置を非重複の状態で合わせ有するとともに複数種類のＩ／Ｏセルの配置領域全体をカバーするセルサイズをもつダミーの共通ライブラリセルに置き換え、自動レイアウトツールを用いて共通ライブラリセルの配置を行う。 （もっと読む）

基板装置は、基板装置上で過渡的な電気イベントに対処するための１つ以上の基準を特定することにより設計される。１つ以上の基準は、少なくとも一部は設計者から提供される入力に基づいてもよい。１つ以上の基準から、１つ以上の特性が、基板内部の少なくとも一部の又はこれに接した層としてＶＳＤ材料を集積するために決定されてもよい。ＶＳＤ材料の層は、過渡的な電気条件から基板の１つ以上の構成要素を保護するために配置されてもよい。
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【課題】光近接効果を補正するために大領域のマスクパターンの像計算を高速かつ精度よく行うことができる光近接効果補正の方法を提供することを目的とする。
【解決手段】光学像強度シミュレータを用いて、マスクパターン毎に適切なマスク補正を行うモデルベースＯＰＣにおいて、マスクパターンをサブ領域に分割し（ＳＴＥＰ２）、各サブ領域内のパターンの内容に応じて、光学像強度シミュレーションのモデルを変更する。マスクパターンの最小寸法が露光波長付近で設定される所定のしきい値を下回る場合に、その領域を高精度なモデルで計算し、それ以外の領域を高速なモデルで計算する（ＳＴＥＰ５）。 （もっと読む）

【課題】スタンダードセルを用いた半導体集積回路設計において、電源ノイズ抑制効果を有し、電源安定化の実現が可能な半導体集積回路を提供する。
【解決手段】２つの基準となる電位を持ち、第１又は第２の電位を供給するための電源配線上のいずれか一方に電位固定された拡散領域とゲート電極の部分要素とを持つスタンダードセル６０４，６０５を２個１組で隣接して配置することで、ノイズ抑制及び電源安定化のための電源容量を形成する。 （もっと読む）

【課題】位置変更する作業が必要なく、インスタンスに配置位置情報を付与する必要がなく、設計期間が短縮できる半導体レイアウト装置を提供する。
【解決手段】半導体レイアウト装置が、回路図全体の寸法値の情報である回路図全体寸法情報と、レイアウト図全体の寸法値の情報であるレイアウト図全体寸法情報とから、回路図全体寸法情報とレイアウト図全体寸法情報との比を算出し、回路図における回路の配置座標の情報である回路図配置座標情報に算出した比を乗算することにより、レイアウト図上における回路の仮の配置座標の情報である仮レイアウト図配置座標情報を算出し、回路図配置座標情報で示される回路の配置座標において近傍にある回路を同一回路グループとして検出し、同一回路グループに含まれる回路がレイアウト図上で接するように、仮レイアウト図配置座標情報を更新することによりレイアウト図を生成する。 （もっと読む）