【課題】従来の半導体装置では、外部からの電源が供給される電源配線と回路毎に設けられる電源配線とを接続するスイッチトランジスタにより回路の配置に大きな制約が課される問題があった。
【解決手段】本発明にかかる半導体装置の一態様は、半導体基板１と、半導体基板１上に形成されるトランジスタ（セル）に電源を供給する第１の下層配線と、第１の下層配線層に接続され、第１の下層配線よりも電流許容量の大きい第１の中間層配線と、第１の中間層配線よりも上層に配置され、外部から入力される電源を受ける上層配線と、を有し、第１の中間層配線は、半導体基板１上に形成されたスイッチ回路ＳＷを介して上層配線に接続されるものである。 （もっと読む）

【課題】スタンダードセル方式のＣＭＯＳ半導体集積回路にて、近接位置にある論理ゲートセル間の配線接続においても上層配線の配線資源を消費していたことにより、配線資源不足で論理ゲートセルの敷詰め密度を上げられず、レイアウト面積の増大を招いていた。
【解決手段】論理ゲートセルの端子構造を特別なものとし、論理ゲートセル同士を特定の近接位置に配置したときに、第一および第二の金属配線層のみで配線接続を完結することにより、上層の配線資源を増加させることでレイアウト面積を削減する。 （もっと読む）

【課題】ＩＲＤｒｏｐやＥＭＩの低減等が可能な半導体集積回路の設計方法等を提供する。
【解決手段】この半導体集積回路の設計方法は、複数のリーフセルを複数のグループにグループ分けするステップと、複数のグループの各々に対して、クロック信号の入り口としての代表セルを設けるステップと、複数のグループの各々に対して、代表セルとリーフセルの各々との間のクロック信号の遅延が略同等になるように、代表セル及びリーフセルをグループ配置領域内に配置するステップと、複数のグループをレイアウト領域内に配置するステップと、複数のグループにクロック信号を供給するためのクロックルートセルと複数のグループ内の代表セルとの間にクロックツリーシンセシスを行うステップと、を含む。 （もっと読む）

【課題】トリプル・ウェル構造を有する半導体装置において、製造歩留まり及び製品信頼性を向上させることのできる技術を提供する。
【解決手段】ｐ型の基板Ｓｕｂ内に形成された深いｎ型ウェルＤＮＷ０、浅いｐ型ウェルＰＷ及び浅いｎ型ウェルＮＷが形成された領域と異なる領域に浅いｐ型ウェルＰＷ１００を形成し、この浅いｐ型ウェルＰＷ１００内に形成されたｐ型拡散タップＰＤ１００と、深いｎ型ウェルＤＮＷ０内の浅いｎ型ウェルＮＷ０内に形成されたｐ型拡散タップＰＤ０とを第２層目の配線を用いて結線し、深いｎ型ウェルＤＮＷ０内に形成されたｎＭＩＳ２００ｎのゲート電極及びｐＭＩＳ２００ｐのゲート電極と、基板Ｓｕｂ内に形成されたｎＭＩＳ１００ｎのドレイン電極及びｐＭＩＳ１００ｐのドレイン電極とを第２層目以上の配線を用いて結線する。 （もっと読む）

【課題】効率的なパターン設計を行うことが可能なパターン作成方法を提供する。
【解決手段】パターンのエッジ間距離とプロセス裕度指標値との関係がエッジ間距離規定箇所毎に規定された参照テーブルを用意する工程ＳＴ１２と、参照テーブルに規定された前記関係を参照して設計パターンを作成する工程ＳＴ１３とを備える。 （もっと読む）

【課題】設計した半導体集積回路のレイアウトを少ない戻り量で容易に修正する。
【解決手段】レイアウト設計装置は、半導体集積回路のコア領域上に、スタンダードセル領域及びハードマクロ領域を定め（Ｓ１０５ｃ）、スタンダードセル領域及びハードマクロ領域上に、複数の通常メッシュ電源配線を一定の間隔で配置する（Ｓ１１０ｂ）とともに、ハードマクロ領域上の通常メッシュ電源配線と通常メッシュ電源配線との間に、細密メッシュ電源配線を配置した（Ｓ１１０ｄ）後、スタンダードセル領域及びハードマクロ領域上に、信号配線を配置し（Ｓ１４５）、ハードマクロ領域上に配置された信号配線に対して収束しているか否かを判定し（Ｓ１５０）、信号配線が収束していない場合に、信号配線の収束を阻害している細密メッシュ電源配線を削除して（Ｓ１５２）から、信号配線を配置し直す（Ｓ１４５）。 （もっと読む）

【課題】ブロック配置を含むＩＣ設計作業において、やり直し等を削減でき、設計の工数等を低減でき、設計効率を向上できる技術を提供する。
【解決手段】本ブロック配置方法及びプログラムでは、実配置処理の前の段階で、ブロック配置領域の大きさを見積もり、局所的配線混雑の発生を判定し、その結果に基づいてユーザによるブロックの最適な位置の決定を可能とする。Ｓ１でブロック間接続情報を抽出し、Ｓ２でブロックの回路ゲート物量情報を抽出する。Ｓ３，Ｓ４でユーザによりＧＵＩの画面でブロックの位置を決定する。Ｓ５で配線の要求混雑度を評価して画面に表示する。Ｓ６でユーザにより配置の妥当性を判定し、ＯＫであれば、Ｓ７で実現性の高いブロック配置情報が出力される。 （もっと読む）

【課題】所望の回路特性に合致する半導体回路のレイアウトを効率的に取得する。
【解決手段】トランジスタの構成部品の設計図形パターンの寸法または部品パラメータをシミュレーション部に入力される模擬パラメータに変換する変換工程と、複数トランジスタを複数グループにグループ分けするグループ構成工程と、複数グループからいずれかの選択グループを選択する工程と、複数グループで選択グループ以外の非選択グループの部品パラメータとして固定のパラメータ値を設定する固定パラメータ設定工程と、選択グループにおいて部品パラメータの組み合わせを設定し、変換工程を通じてシミュレーションを実行し、それぞれの部品パラメータの組み合わせに対する回路特性を得るシミュレーション工程と、すでに選択グループに選択済みのグループとは別のグループを選択し、固定パラメータ設定工程からシミュレーション工程までを繰り返し実行する制御工程とを実行する。 （もっと読む）

【課題】低消費電力、省回路サイズとともにレイアウトが容易な半導体回路を設計する。
【解決手段】半導体回路設計装置１００は、設計対象回路１１１の構成が記述されたネットリスト１１０を取得し、取得されたネットリスト１１０に含まれるフリップ・フロップと、当該フリップ・フロップ外のトランジスタとを抽出する。さらに、抽出されたフリップ・フロップを、当該フリップ・フロップよりも入出力ビット数の大きなフリップ・フロップとなるように所定数ごとに統合する。そして、統合後のフリップ・フロップの数と、抽出されたトランジスタの数との比率を算出し、この比率に応じた統合後のフリップ・フロップとトランジスタとを基本ブロックとする半導体回路１２１の設計データ１２０を生成する。 （もっと読む）

【課題】Ｐｃｈトランジスタ列とＮｃｈトランジスタ列とが向かい合って配置された半導体集積回路において、両トランジスタ列間にウェルコン拡散層及びサブコン拡散層が配置された装置の集積度を高めても、ＣＭＰによる平坦化を行う際に歩留まりに悪影響のないパターンにレイアウトを最適化した半導体装置を提供する。
【解決手段】Ｐｃｈトランジスタ拡散層パターン１１及びＮｃｈトランジスタ拡散層パターン１２との間にウェルコン拡散層パターン１３及びサブコン拡散層パターン１４がドット状に、Ｐｃｈトランジスタ列及びＮｃｈトランジスタ列の周辺にＣＭＰ用のダミーパターン１５が配置された半導体装置であって、ウェルコン、サブコン拡散層パターンがライン状に配されるときデータ率が７５％を超え、ドット状とすることでデータ率を２５〜７５％の範囲とする。 （もっと読む）

【課題】クロックスキューを最小化できる半導体集積回路の設計装置を提供する。
【解決手段】フリップフロップ移動手段１０４は、論理セル及びフリップフロップの配置結果と、フリップフロップに対してクロック信号を供給するクロック分配回路の配置配線結果とを参照し、フリップフロップを、クロック分配回路における最終段のクロック駆動バッファ周辺に移動する。クロック分配回路再配置配線手段１０５は、フリップフロップ移動後の論理セル及びフリップフロップの配置結果を参照して、クロック分配回路の再配置・再配線を行う。 （もっと読む）

【課題】周辺部に外部接続用パッドが３列以上千鳥状配置された半導体チップにおいて、チップ面積を抑えつつ、電源またはグランドを安定供給する。
【解決手段】最外列に配置された外部接続用パッド１１が、内部コア回路の電源用またはグランド用パッドとして用いられている。この外部接続用パッド１１には、外側から２列目に配置された外部接続用パッド１２がパッド用メタルと同層のメタル１５で接続されている。内部コア回路への電源供給配線の抵抗は、パッド１１からの抵抗Ｒ２とパッド１２からの抵抗（Ｒ３’＋Ｒ３”）との並列抵抗となり、その値は抵抗Ｒ２に比べて格段に小さくなる。これにより、内部コア回路の電源のＩＲドロップに起因する回路の誤動作を防止することができる。しかも、必要となるＩ／Ｏセル９ａ，９ｂは２個のみである。 （もっと読む）

【課題】クロック信号などの共通信号の分配に費やされる電力を削減でき、共通信号のタイミングばらつきを抑制できる集積回路装置とそのレイアウト設計方法を提供する。
【解決手段】ＩＣＧ１の回路配置領域Ａ１が、ほぼ同数のＩＣＧ１を含む複数の領域に区分される。そして、区分された各領域に一つずつＣＴＢ５（クロックツリーの末端のＣＴＢ）が配置される。各区分領域に配置されたＣＴＢ５は、配置された領域内に含まれるＩＣＧ１に対して共通のクロック信号をそれぞれ供給する。このように、クロックツリーの末端におけるＣＴＢ（ＣＴＢ５）のファンアウトをほぼ等しくして、その駆動負荷の大きさが近似するようにしているため、一般的なＥＤＡツールによるクロックツリー合成に比べてＣＴＢの数を大幅に減らしても、ＦＦにおけるクロック信号のスキューを微小に抑えることができる。 （もっと読む）

【課題】個々のセルデータ自体の自動配線への適合性を評価する。
【解決手段】電子装置の他の部分と配線によって接続され、前記電子装置の機能を実現するセルを定義するセルデータの検証装置である。本検証装置は、セルを電子装置の他の部分と接続する端子の定義を含むセルデータを入力する手段と、セルデータの電子装置内での配置を模擬した検証用の配置情報を入力する手段と、配置情報で配置されるセルの端子と接続されるべき相手端子の定義データを生成する手段と、セルデータを配置情報にしたがって配置するとともに、相手端子の定義データを付加したレイアウトデータを作成するレイアウト手段と、自動配線システムにセルデータとレイアウトデータとを入力することによって相手端子から配置されたセルの端子に至る配線データを発生させる、自動配線を起動する手段と、自動配線システムからの自動配線の結果を報知する報知手段とを備える。 （もっと読む）

【課題】半導体集積回路のノイズが抑制可能で、設計期間が短縮可能な半導体集積回路の設計方法を提供する。
【解決手段】最低セル配置間隔決定部（配置禁止領域決定部）１３が個々のセルの単位時間当たりの平均動作回数及び使用電圧をもとに、セル間の最低セル配置間隔を個々のセルごとに決定して配置禁止領域を決定し、セル配置部１４が配置禁止領域にセルが配置されないように配置していくことで、ノイズを抑制可能な半導体集積回路の設計ができるとともに、ＴＡＴを短くでき、設計期間が短縮される。 （もっと読む）

【課題】設計フローにおける手戻り工程を少なくし、設計期間の短縮、延いては設計コストの削減を図ることのできるコアサイズ見積もり方法を提供する。
【解決手段】回路情報ファイルＦ６とレイアウト条件ファイルＦ７とに基づいて、コア部の総ネット長と使用可能チャネル長とを算出し、総ネット長Ｌ_net-totalが使用可能チャネル長Ｌ_usable-total以下、且つ、水平方向の配線方向に関して、総ネット長Ｌ_net-total.Xが使用可能チャネル長Ｌ_{usable-total.X}以下、且つ、垂直方向の配線方向に関して、総ネット長Ｌ_net-total.Yが使用可能チャネル長Ｌ_{usable-total.Y}以下となるときのコアサイズを見積もる。 （もっと読む）

【課題】２値よりも多い情報を記録可能にしたアンチヒューズ素子を提供する。
【解決手段】複数のＭＯＳトランジスタと、複数のＭＯＳトランジスタのソース電極が共通に接続された第１の電極と、複数のＭＯＳトランジスタのゲート電極が共通に接続された第２の電極と、複数のＭＯＳトランジスタのドレイン電極の少なくとも１つと接続される第３の電極と、ドレイン電極および第３の電極の間に設けられた絶縁膜と、を有する。そして、上記絶縁膜においてドレイン電極に対応して少なくとも１箇所が絶縁破壊されることで、絶縁破壊された部位に対応するドレイン電極と第３の電極とが導通する構成である。 （もっと読む）

【課題】集積回路を設計するための集積回路設計装置に関し、集積回路の設計を効率よく行える集積回路設計装置を提供することを目的とする。
【解決手段】本発明は、チップ領域を分割した領域である複数の実装ブロック毎に、実装ブロックを分割した仮想配置領域であるコートを入力手段により設計者から設定し、配置することにより集積回路の設計を行う集積回路設計装置であって、コートをいずれかの実装ブロックに配置するブロック配置処理部と、論理回路を機能毎にまとめたブロックである機能ブロックを、実装ブロック上に配置されたコート上に配置する領域割付処理部と、実装ブロックにおけるコートの配置状態を評価するブロック評価処理部とを有し、評価処理部は、機能ブロックの面積が実装ブロックに配置されたコートの面積に占める割合を算出し、算出された機能ブロックとコートとの面積の割合をコート毎に図形により表示する。 （もっと読む）

【課題】集積回路設計レイアウト用のルーティング方法。
【解決手段】レイアウトは、設計ネットリストとライブラリセルを備えることが出来る。マルチレベルグローバルルーティングは、各ネットにトポロジカルワイヤを生成することが出来る。設計には、領域志向グラフベースのディテールルーティングを実行することが出来る。ディテールルーティング後のルーティング最適化を実施し、更にルーティング品質を改善することが出来る。幾つかの方法は、いつも又はある時シングルスレッドでも良く、及び／又はある時又はいつもマルチスレッドでも良い。 （もっと読む）

【課題】製造ばらつきを防止することができる。
【解決手段】半導体特性調整プログラムを実行するコンピュータ１は以下の機能を有する。選択手段２は、所定の回路間に設けられた複数のセルを通過するパスのマージンを示すマージン情報３と、外部から与えられマージンを所定のマージンに調整する調整基準値とに基づいて、調整対象となるセルとこのセルに含まれるデバイスの調整に必要なマージン調整値とを選択する。調整量決定手段４は、選択されたセルに含まれるデバイスのマージン変動に伴うデバイスのサイズ調整量の関係を示すデバイス情報５に基づいて、マージン調整値を満たす当該デバイスのサイズ調整量を決定する。 （もっと読む）