【課題】回路の周波数特性に応じたキャパシタが適切に配置されず、電源ノイズ耐性の高い半導体装置を設計することが困難であり、また必要な容量を満たすためにより多くのキャパシタセルを挿入する必要があった。
【解決手段】半導体装置の設計支援装置１は、ＬＳＩの配置配線情報２０１、及びＬＳＩの遅延要素から成る遅延ライブラリ情報２０２に基づき、ＬＳＩ内に配置されている各論理セルの負荷容量値をそれぞれ算出する負荷容量値算出部１０３と、負荷容量値算出部１０３で算出された負荷容量値に基づいて、各論理セルの周波数帯域をそれぞれ判定し、キャパシタを配置する対象となる論理セルの周辺部の空き領域に、当該判定結果に対応した周波数特性を有するキャパシタを配置するデカップリングキャパシタ配置部１０４とを備える。 （もっと読む）

【課題】正規回路のタイミングを変えずに、未使用セル群の全てのセルのダイナミック電流及びチャンネルリーク電流を削減することができる回路レイアウト設計システムを提供する。
【解決手段】本発明の回路レイアウト設計システムは、レイアウトデータから、出力端子がオープン状態の未使用インバーターセルを検出する出力オープンセル検出部と、オープンセル検出部が検出した未使用インバーターセルの出力オープンセル情報を、出力オープンセル情報ファイルに格納する出力オープンセル情報抽出部と、レイアウトデータから、未使用インバーターセルを削除する出力オープンセル削除部と、出力オープンセル情報のセル名を、リーク対策セルに対応するセル名に変換した置換情報ファイルに格納するセル名変換部と、置換情報ファイルを参照して、レイアウトデータの未使用インバーターセルをリーク対策セルに置換する出力オープンセル置換部とを備える。 （もっと読む）

【課題】動作特性を劣化させることなくセル面積の縮小化を図ったマクロセル構造の半導体集積回路を得る。
【解決手段】Ｐウェル領域１の中央部にＮウェル領域２が形成される。Ｎウェル領域２の平面視上方及び下方にＮ活性領域４ａ及び４ｂが形成される。Ｐウェル領域１内においてＮ活性領域４ａの平面視上方及び下方にＰウェルコンタクト領域５ａ及び５ｂが横方向に延びて形成される。Ｎウェル領域２内において中央にＰ活性領域３が形成され、Ｐ活性領域３の左横に縦方向に延びてＮウェルコンタクト領域６が形成される。Ｐ活性領域３の中心部を横断するＶＤＤ用メタル配線層１４の一部であるウェルコンタクト部１４ｃは、Ｎウェルコンタクト領域６上にも形成され、ウェルコンタクト部１４ｃとＮウェルコンタクト領域６とは複数のコンタクトホール２１を介して電気的に接続される。 （もっと読む）

【課題】集積回路の設計において電力を最適化する為に、コンピュータによって読取可能であり、コンピュータによって用いられる１つ以上のセルを有するセルライブラリを記録する記憶媒体の提供。
【解決手段】１つ以上のセルは、フィジカルディメンションパラメータとチャネル幅パラメータとを有する。フィジカルディメンションパラメータは、１つ以上のセルのフットプリントである。チャネル幅パラメータは、最小ドライバサイズと最大ドライバサイズとを有する。チャネル幅パラメータは、１つ以上の電力基準に基づいて集積回路の設計フロー中に、フットプリントを変更せずに、ツールが最大ドライバサイズと最小ドライバサイズとの間でチャネル幅を変更する範囲を定義する。 （もっと読む）

【課題】セル内のメタル配線幅を、設計上許容すべき最大駆動容量Ｃｍａｘ未満の配線幅に設定して、セル内の容量を削減し、セル相互間距離が非常に近い回路などにおいて伝播遅延を所定時間以下に設計することができるようにする。
【解決手段】配線幅以外は全て同一のレイアウトパターンを備えた２種類のスタンダードセル１０１、１５１が用意される。一方のスタンダードセル１０１は、セル内部のメタル配線１０８、１１０の配線幅Ｗｓ１、Ｗｄ１は太く、他方のスタンダードセル１５１では、セル内部のメタル配線１５８、１６０の配線幅Ｗｓ２、Ｗｄ２は、前記一方のスタンダードセル１０１の配線幅Ｗｓ１、Ｗｄ１よりも細く設定される（Ｗｓ２＜Ｗｓ１、Ｗｄ２＜Ｗｄ１）。配線幅の細いセルライブラリ１５１は、駆動負荷の小さい回路に限定して適用される。 （もっと読む）

【課題】半導体基板のデッドスペースにロジックセルを配置することで、半導体装置の集積率を向上させる、半導体装置の設計方法および半導体装置を提供する。
【解決手段】長さが異なる複数サイズのＩ／Ｏバッファセルからなる複数種類のセルセットを用意するステップと、セルセットの中で長手方向の長さが最も長い第１のＩ／ＯバッファセルとダミーＩ／Ｏセルとを、Ｉ／Ｏ領域に半導体基板の辺に沿って長手方向が該辺に直交するように隣接して配置するステップと、ダミーＩ／Ｏセルを削除して空き領域を形成し該削除されたセルに隣接する所定数の第１のＩ／Ｏバッファセルを、機能および駆動能力が等しく、長手方向の長さが短い第２のＩ／Ｏバッファセルに置き換えることによりコア部と空き領域とをつなぐ接続領域を広げるステップと、該空き領域に内部回路の一部を配置するステップとを有することにより、上記課題を解決する。 （もっと読む）

【課題】対象階層マクロブロックから他の階層マクロブロックへの配線間容量を更に抑制すること。
【解決手段】本発明では、チップ全体を階層的に分割した複数の階層マクロブロックを生成する（Ｓ２）。階層マクロブロック３０に対する回路図データから、初段、最終段のセルを表す境界セル群４０〜４３、４４〜４７と、上位の階層マクロブロック６０のセル７１、７２及び境界セル群４０〜４３、４４〜４７を接続する境界パス群５３、５４とを抽出する（Ｓ３）。階層マクロブロック３０において、境界３１の一部分３２から内部に延びる境界回路領域６１と、境界回路領域６１を囲う境界セル領域６２と、それ以外の領域６３とを決定し（Ｓ４）、境界セル群４０〜４３、４４〜４７を境界セル領域６２に配置する（Ｓ５）。階層マクロブロック６０にセル７１、７２を配置すると同時に、境界回路領域６１に境界パス群５３、５４を配置する（Ｓ９）。 （もっと読む）

【課題】消費電力を削減した半導体集積回路及びその設計方法を提供する。
【解決手段】半導体集積回路の設計方法は、複数の標準フリップフロップ回路及び低消費電力フリップフロップ回路を配置するステップと、セルタイプを指標に含む評価関数を用いて、配置されたフリップフロップ回路を複数のクラスタにグループ化するステップと、標準フリップフロップ回路のみで構成されたクラスタに対して第１クロックバッファを割り当て、低消費電力フリップフロップ回路を含むクラスタに対して前記第１クロックバッファよりサイズの大きい第２クロックバッファを割り当てるステップと、クロック配線するステップと、を備える。 （もっと読む）

【課題】タイミング最適化後のタイミング、および面積を見積もることにより、タイミング最適化後のセルの配置変更を大幅に低減し、レイアウト設計にかかる期間を短縮する。
【解決手段】ネットリスト１、タイミング制約２、フロアプラン３、レイアウトライブラリ４、およびタイミングライブラリ５などを用いた初期配置処理中に、タイミング最適化後のタイミング、面積を見積もるためのタイミング・面積見積もり用ライブラリを予め作成しておき、タイミング制約２を満たすことができるかを見積もる。タイミング制約２を満たすことが困難なパスにあるセルは、近接配置し、逆に容易なパスは離して配置する。その際、面積増加も見積もり、配線混雑が発生しないようにする。 （もっと読む）

【課題】チップサイズの縮小を図ること。
【解決手段】設計支援装置は、作成したユニットセルに応じて、複数種類のバルクを配置した列（バルク領域）を設定し（ステップ２２ａ）し、列にユニットセルを配置する（ステップ２２ｂ）。設計支援装置は、列におけるバルクの使用情報をバルクの周類毎に生成し、その使用情報に基づいてバルクの使用状況を検証する（ステップ２２ｃ）。そして、設計支援装置は、バルクの配置が均等ではない場合にユニットセルの配置を変更する。 （もっと読む）

【課題】
複数階層を有する半導体集積回路の階層レイアウトを行なう際に、複数個所で使用される下位モジュールについての各配置箇所における下位モジュール近傍の上位階層の配線状況を考慮して、下位モジュールのレイアウト設計を行なうことを課題とする。
【解決手段】
上記課題を解決するために、本発明に係るレイアウト設計装置は、複数階層を有する半導体集積回路のレイアウト設計装置であって、複数個所で使用される下位モジュールについて、前記下位モジュールが配置される上位モジュール内のそれぞれの配置箇所近傍の上位階層の配線情報を抽出し、抽出した上位階層の配線情報を、前記下位モジュールのレイアウト設計を行なう際の配線禁止領域として設定し、前記下位モジュールのレイアウトを行なう。 （もっと読む）

【課題】チップの設計期間を短縮する。
【解決手段】ＣＰＵ１は、設計対象の回路を構成するセルのうち、所定のサイズより大きいセルサイズを有するセルのみの回路情報をゲートレベルで記述した簡易ネットリスト４３と、所定のサイズより大きいセルサイズを有するセルのみの仕様データを含むセルリスト４４とを用いてフロアプランを行い、仮フロアプランデータ４７を生成する。ＣＰＵ１は、ユーザによって回路全体のフロアプランが行われるときに、回路を構成するセルの仕様データである全体ライブラリ４２と、回路を構成するセルの回路情報をゲートレベルで記述した全体ネットリスト４５と、仮フロアプランデータ４７と、簡易ネットリスト４３を全体ネットリスト４５に整合させるためのセルリスト４４とを出力する。 （もっと読む）

【課題】 本発明の課題は、半導体集積回路のレイアウト処理におけるセル配置の際に、隣り合う２つのセルの特性を考慮した配置によって最適化することことを目的とする。
【解決手段】 上記課題は、隣接して配置されるセルの組み合せ毎にショート可否とセル枠のオーバーラップ可能な距離との対応付けを含む最適化ライブラリを格納する第一記憶領域と、デザインルールを満たすセル配置において、前記第一記憶領域に格納されている前記最適化ライブラリを参照することによって、前記ショート可能なセルの組み合せに対して前記セル枠をオーバーラップさせて配置する第一最適化手段とを有することを特徴とする半導体集積回路のレイアウト装置により達成される。 （もっと読む）

【課題】レイアウト上での素子配置の規則性情報と組み合わせて、差動対回路やカレントミラー回路のようなマスク検査品質を優先する部分回路の抽出を図ること。
【解決手段】品質優先回路ネットリスト抽出装置３で抽出した品質優先回路のネットリスト情報（差動対回路、カレントミラー回路）と品質優先回路レイアウト抽出装置５で抽出した品質優先回路のレイアウト情報（行／列／アレイ構造）から、レイアウトデータに含まれる素子図形に対してマスク検査精度の優先順位を決定する。 （もっと読む）

【課題】コヒーレンスマップ法を使用して補助パターンを作成する場合に、その配置精度を向上させることが可能なマスクレイアウト作成方法を提供する。
【解決手段】リソグラフィ工程で危険点となる可能性の高い設計レイアウトを設定し、設定した設計レイアウトに対して、マスクレイアウトを生成するコヒーレンスマップカーネルを設定し、設定されたコヒーレンスマップカーネルと設計レイアウトとに基づいて、コヒーレンスマップを作成し、コヒーレンスマップから補助パターンを抽出・整形してマスクレイアウトを生成し、マスクレイアウトの最適度を評価するコスト関数ＣＯＳＴを定義し、当該コスト関数を使用して、生成したマスクレイアウトを評価し、コスト関数で評価されるマスクレイアウトが最適となるまで、コヒーレンスマップカーネルのパラメータおよびコヒーレンスマップから補助パターンを抽出・整形する際のパラメータの少なくとも一方を変更する。 （もっと読む）

【課題】ハードマクロのレイアウト設計時に空き領域を削減して、ハードマクロのサイズを小さくすること。
【解決手段】半導体集積回路のハードマクロのレイアウト設計方法において、コンピュータが、中継用セルを配置する領域を規定するとともに該中継用セルが有する入出力端子に相当する箇所を配線禁止領域として含むレイアウトセルをハードマクロ上に配置する工程と、前記ハードマクロを構成する機能ブロックを配置する工程と、前記配線禁止領域を回避しつつ前記機能ブロックに対する配線を配置する工程と、を含む。 （もっと読む）

【課題】２つの荷電粒子又はイオンが同時に２つの方向に移動する場合でもソフトエラー発生を抑制することができる半導体集積回路装置を提供すること。
【解決手段】本発明の半導体集積回路装置は、第一導電型の基板に、第一導電型の第一のウエル（“ＰＷＥＬＬ”）と第一導電型とは異なる第二導電型の第二のウエル（“ＮＷＥＬＬ”）を各々含む情報保持回路である第一、第二の情報保持回路（１、２）を第一の方向（Ｘ）に隣接して配置し、第一、第二の情報保持回路（１、２）間の第一及び第二の情報保持回路（１、２）の対向する辺から各々所定距離の位置に第一、二の情報保持回路（１、２）の対向する辺と平行する第二の方向（Ｙ）に第三のウエル（５）を設け、第一及び第二の情報保持回路（１、２）から所定距離と略同等距離の位置に第一の方向（Ｘ）に延在する第四のウエル（６）を設けたことを特徴とする。 （もっと読む）

【課題】半導体集積回路のレイアウト設計において、設計ＴＡＴの増大を防ぐこと。
【解決手段】半導体集積回路のレイアウト設計装置であって、設計者の指示に基いて配置すべきモジュールをネットリストから選択する配置モジュール選択部と、前記ネットリストを参照して、前記選択されたモジュールの近傍に配置すべき１又は２以上のセルを特定するセル特定部と、前記セル又はセル群の面積を計算する面積計算部と、前記ネットリストにおいて前記選択されたモジュールに接続された配置済みのモジュールと前記選択されたモジュールとを結ぶ線分と、前記選択されたモジュールの外周線との間の交点を、前記セル又は前記セル群を配置すべき位置として決定する位置決定部と、前記面積を有する領域を前記位置に表示する表示部とを有する。 （もっと読む）

【課題】異なる電源系統の論理回路が交互に接続されている場合であっても、同一電源系統の論理回路で構成した場合と同様に、レイアウト面積を削減することができる半導体装置を提供する。
【解決手段】半導体装置は、交互に接続された電源系統（電源線Ｌ１、電源線Ｌ２、ＧＮＤ線ＬＳ１、ＧＮＤ線ＬＳ２）が異なる複数の論理回路（インバータ回路）のうち、同一の電源系統に接続される論理回路が隣接してレイアウト配置され、当該隣接した一方の論理回路を形成する素子と他方の論理回路を形成する素子との電源に接続される拡散層が共有化されている。 （もっと読む）

【課題】シリサイド配線の寄生抵抗による影響を許容できる範囲に抑制しながら、チップ面積の低減を実現する。
【解決手段】半導体装置は、半導体基板１０上に、セル高さＡＨのセルＡ及びセル高さＢＨのセルＢを備えている。セルＡは、Ｐ型ソース領域１３ＰＳ及びＰ型ドレイン領域１３ＰＤと、ゲート電極１６Ａとを含むＰ型ＭＩＳトランジスタと、Ｎ型基板コンタクト領域１３ＮＳＣとを有している。セルＢは、Ｐ型ソース領域１３ＰＳ及びＰ型ドレイン領域１３ＰＤと、ゲート電極１６Ｂとを含むＰ型ＭＩＳトランジスタと、Ｐ型電源供給領域１３ＰＳＰと、該Ｐ型電源供給領域１３ＰＳＰと接続するように、Ｐ型ソース領域１３ＰＳが引き出されてシリサイド化されたＰ型引き出し領域１３ＰＳＴとを有している。セル高さＡＨは、セル高さＢＨよりも大きい。 （もっと読む）