【課題】レイアウト変更に有効利用できる空き領域を効率的に確保する。
【解決手段】本発明による半導体集積回路の設計方法は、事前に設計されたレイアウトパタンデータから縮小対象の第１セルを選択するステップと、第１セルに隣接する空き領域の面積を算出するステップと、空き領域の面積に応じて選択された一辺を固定し、前記一辺に対向する他の辺を変動させて前記第１セルを縮小するステップとを具備する。 （もっと読む）

【課題】トライアルレイアウトの結果を用いてフロアプランおよびセル配置の容易化を図ること。
【解決手段】モジュール１を例に挙げると、第１のネットリスト内のモジュール１と、第１のネットリストから改訂された第２のネットリスト内のモジュール１が、同一である。設計支援装置が、クロックツリーが未生成であり、かつ配置されたセル間が未配線である第１のネットリストに基づく第１のレイアウトデータ１０７から、モジュール１を特定する。そして、モジュール１をモジュール２として配置することで第１のレイアウトデータ１０７内のセル配置を流用して第２のレイアウトデータ６００を生成する。また、第１のネットリスト内のモジュール２と第２のネットリスト内のモジュール２は、機能が同一であるが、機能を構成するセルが同一でないため、第１のレイアウトデータ１０７からモジュール２の配置領域が流用される。 （もっと読む）

【課題】ベース信号のルーティングアーキテクチャを最適にするようにＩＰ機能ブロックを配置できるＰＬＤアーキテクチャを提供すること。
【解決手段】本発明のプログラム可能な論理デバイス（ＰＬＤ）は、アレイに構成された複数の論理素子（ＬＥ）と、ＬＥ間に信号をルーティングするための複数の信号ルーティング線を備えるベース信号のルーティングアーキテクチャと、を備え、ＬＥのアレイ内にはホールが形成され、ホールは、周辺部分および中央部分によって特徴付けられ、ベース信号のルーティングアーキテクチャは、ホールにおいて少なくとも部分的に中断され、ＰＬＤは、ホールの周辺部分内にインターフェース回路をさらに備え、インターフェース回路は、ホール内の回路を信号をルーティングするアーキテクチャに結合するように構成可能であり、ＰＬＤは、該ホール内にＩＰ機能ブロックをさらに備え、インターフェース回路に電気的に結合される。 （もっと読む）

【課題】複数の相補トランジスタ対（ＣＭＯＳ対）を同相駆動するような回路を実現するためのスタンダードセルのスペース削減、コスト低減を図る。
【解決手段】所望の回路を形成するためのセルに相補対を同相駆動するタイプのスタンダードセルを含む。例えばダブルハイトの場合、ＣＭＯＳ対を複数（ここでは７対）含み、その少なくとも一部（ここでは７対とも）同相駆動される。このスタンダードセルは、ＣＭＯＳ対の１対分に対応した基本セル長のＭ（ここではＭ＝２）倍のＭ倍セル長で、規格化されたセル長（縦）のサイズが規定されている。同相駆動される少なくとも２対分の共通ゲート電極２１,２２,２３が規格セル長（縦）の方向に直線配置されている。 （もっと読む）

【課題】半導体デバイスの宇宙線中性子に起因する故障に対する耐性を短期間で確保するための宇宙線中性子ソフトエラーの解析する半導体デバイスのソフトエラー率の検証方法を提供する。
【解決手段】ユニーク番号を設定した各セルに対して、セル毎（ごと）にセル個別パラメータを登録し、乱数に基づき中性子による核破砕反応発生座標の計算を行い、生成する２次イオンの核種・エネルギー・進行方向を計算し、セル内のセル種類毎パラメータに含まれる敏感領域情報と計算した２次イオンの核種・エネルギー・飛行方向から、２次イオンの飛跡計算に基づきセル単位での記憶ノード反転エラー発生とＳＥＴパルス発生を計算し、計算したセル単位での記憶ノード反転またはＳＥＴパルスが、半導体デバイス上のロジック回路全体でソフトエラーとして顕在化するかの判定を行い、ソフトエラーとして顕在化した場合に、エラー数としてカウントし、ソフトエラー率を計算する。 （もっと読む）

【課題】半導体集積回路におけるグローバル配線の迂回を解消しながら、回路規模の増大を抑制すること。
【解決手段】ハードマクロ１０は、入力端子ＩＮ＿ＰＳと、出力端子ＯＵＴと、内部回路２０と、セレクタ３０とを備える。内部回路２０は、出力端子ＯＵＴにつながるリピータ２５を有する。また、内部回路２０は、第１モード時には活性化されて上記リピータ２５を通して出力端子ＯＵＴに内部信号を出力し、一方、第２モード時には非活性化される。セレクタ３０は、当該リピータ２５の前段に設けられる。このセレクタ３０は、第１モード時には内部回路２０から受け取る内部信号をリピータ２５に出力する一方、第２モード時には入力端子ＩＮ＿ＰＳに入力される入力信号をリピータ２５に出力するように構成されている。 （もっと読む）

【課題】半導体集積回路の設計ＴＡＴを短縮する。
【解決手段】本発明による半導体集積回路の設計方法は、回路情報２１に基づいてレイアウト対象回路４１、４２の消費電流量２１１を算出するステップと、電源配線２から電源供給可能な領域における単位面積当りの供給可能電流量２１２を算出するステップと、算出された消費電流量２１１に基づき、レイアウト対象回路４１、４２の単位面積当りの消費電流量が、供給可能電流量２１２以上となるように、対象回路のセルサイズ２１３を設定するステップとを具備する。 （もっと読む）

【課題】局所的に高温となる領域の温度を低下させること。
【解決手段】
設計支援装置は、設計対象回路のレイアウトデータ１００内で所定温度以上となる領域１を有する熱解析結果と、当該レイアウトデータ１００内のパスに関する解析結果とを取得する。そして、領域１内に配置されているセルの中から非クリティカルパス上の任意のセルを領域１の温度を低下させる対象セルに決定し、決定結果を出力する。つぎに、決定された対象セルに対して温度を低下させる処理を実施する。対象セルの出力に抵抗素子を接続させる。または、対象セルの配置位置を領域１の外に再配置させるか、対象セルのセルタイプを消費電力値の低いセルタイプに変換する。 （もっと読む）

【課題】配線修正などのデータ量が処理速度に依存する処理を、処理能力の低く、少ないメモリを搭載した安価なコンピュータで設計可能にする。
【解決手段】半導体集積回路のレイアウト設計において、レイアウトデザインに応じて使用頻度の高いレイアウトセルを選択してダミーメタルを配置する共通な場所（座標）を特定し、特定した配置箇所に予めダミーメタルを配置した新規のレイアウトセルを作成する工程と、新規のレイアウトセルの作成元である使用頻度の高いレイアウトセルを、ダミーメタルを有する新規のレイアウトセルとを置換、もしくは重ね合わせて配置してダミーメタルを配置する工程と、を実施する。 （もっと読む）

【課題】機能マクロセルの周辺において、配線を形成するための領域を十分に確保する。
【解決手段】半導体集積回路１００は、機能マクロセル１１０に形成される機能マクロセル用電源配線１８１と、機能マクロセル１１０の内部に形成される電源配線２６１と、機能マクロセル１１０の内部に形成され、機能マクロセル用電源配線１８１と電源配線２６１とを電気的に接続するコンタクト１７０と、コンタクト１７０と、論理セルとを電気的に接続する電源配線とを備える。機能マクロセル用電源配線１８１は、論理セル電圧を、コンタクト１７０および電源配線を介して、論理セルへ供給する。 （もっと読む）

【課題】従来の半導体装置は、送信クロックの周波数が安定するまでに多くの時間を要する問題があった。
【解決手段】多ピンに対応可能なＩ／Ｏブロック配置領域の部分において、Ｉ／Ｏブロックの寸法、パッドピッチ、及びＩ／Ｏへの配線の各寸法に規則性を持たせるとともに、希望するパッドピッチずつＸ方向にＩ／Ｏブロックをずらして縦積みに配置し、中央に内部領域が設けられ、半導体集積回路の周辺にＩ／Ｏブロック配置領域が設けられ、Ｉ／Ｏブロック配置領域の更に外側にパッドが設けられるという構成に対し、Ｉ／Ｏブロックの寸法を希望するパッドピッチの整数倍とし、配線群及び配線の寸法を希望する最小パッドピッチで配置できる寸法とする。 （もっと読む）

【課題】異なるセル列に配置されたセル間をセル間の配線に用いられる配線層を用いずにセル内配線に用いられる配線層を用いて配線する半導体装置及び半導体装置の製造方法を提供する。
【解決手段】スタンダードセルが並べて配置されたセル列であって、互いに平行に列が延びる方向の辺で接して配置された第１及び第２のセル列を備え、第１のセル列に配置された第１のセルの入力配線、出力配線、入出力配線のいずれかの配線である第１の入出力機能配線が、第２のセル列に配置された第２のセルの第２の入出力機能配線と同一の配線層で接続されている。 （もっと読む）

【課題】半導体装置のレイアウトの自由度を向上させる。
【解決手段】本発明による半導体装置は、第1行おいて、行方向に連続的に配置される第1電源供給セル２０及び複数の第１セル１０と、第1行に隣接する第２行において、行方向に連続的に配置され、前記第１行に隣接する複数の第２セル１０とを具備する。第１電源供給セル２０は、行方向に直交する第１電源配線６２に接続され、第１電源配線６２から供給される電圧に応じた電源電圧を、複数の第１セル１０及び複数の第２セル１０に供給する。第２行において、第１行に配置された第１電源供給セル２０に隣接する第２セルと第１電源配線６２とは、直接接続されず第１行に配置された第１電源供給セル２０を介して接続される。 （もっと読む）

【課題】本発明は、希望するＩ／Ｏ数に応じパッドピッチが選択でき、かつ１種類のＩ／ＯピッチのＩ／Ｏブロックで実現できる半導体集積回路及びＩ／Ｏブロック配置方法を提供することを課題とする。
【解決手段】多ピンに対応可能なＩ／Ｏブロック配置領域の部分において、Ｉ／Ｏブロックの寸法、パッドピッチ、及びＩ／Ｏへの配線の各寸法に規則性を持たせるとともに、希望するパッドピッチずつＸ方向にＩ／Ｏブロックをずらして縦積みに配置し、中央に内部領域が設けられ、半導体集積回路の周辺にＩ／Ｏブロック配置領域が設けられ、Ｉ／Ｏブロック配置領域の更に外側にパッドが設けられるという構成に対し、Ｉ／Ｏブロックの寸法を希望するパッドピッチの整数倍とし、配線群及び配線の寸法を希望する最小パッドピッチで配置できる寸法とする。 （もっと読む）

【課題】Ｉ／Ｏセルを効率良く配置できる集積回路装置及び電子機器等を提供すること。
【解決手段】集積回路装置は、各Ｉ／ＯセルがＩ／Ｏ回路及びパッドで構成される複数のＩ／Ｏセルと、コア回路１０２とを含み、チップ外縁部１０１からコア回路１０２へ向かう方向を第１の方向とした場合に、複数のＩ／Ｏセルのうちの第１のＩ／Ｏセル１０の第１のＩ／Ｏ回路１１及び複数のＩ／Ｏセルのうちの第２のＩ／Ｏセル２０の第２のＩ／Ｏ回路２１は、第１の方向に沿って並んで配置され、第１の方向に直交する方向を第２の方向とした場合に、第１のＩ／Ｏセル１０の第１のパッド１２は、第１のＩ／Ｏ回路１１の第２の方向に配置される。 （もっと読む）

【課題】オフリーク電流を抑制でき、動作速度および駆動力に優れた半導体集積回路装置およびそのような半導体集積回路装置の設計方法を提供する。
【解決手段】スタンダードセルを配置して動作タイミングおよび消費電力の少なくともいずれかを解析し、得られた解析結果に基づいて特性の改善が望まれるスタンダードセルを着目セルとして特定し、ウェル近接効果の影響を考慮して前記着目セル周辺の空き領域の配置および形状を最適化し、最適化された空き領域のうち、ウェル近接効果を利用できる空き領域を特定し、特定された空き領域のレイアウト、または特定された空き領域および前記着目セルのレイアウトを、所望の特性に応じてウェル近接効果の影響が変動するように変更する。 （もっと読む）

ＸＯＲ回路は、第２の入力ノードによって制御されるパスゲートを備える。そのパスゲートは、制御されたとき、第１の入力ノードに存在するロジック状態のバージョンを出力ノードに通すように接続されている。伝送ゲートが、第１の入力ノードによって制御される。その伝送ゲートは、制御されたときに、第２の入力ノードに存在するロジック状態のバージョンを出力ノードに通すように接続されている。プルアップロジックが、第１及び第２の入力ノードの両方によって制御される。そのプルアップロジックは、第１及び第２の入力ノードの両方がハイのときに、出力ノードをロウに駆動するように接続されている。ＸＮＯＲ回路は、プルアップロジックが、第１及び第２の入力ノードの両方がハイときに出力ノードをハイに駆動するように接続されたプルダウンロジックに置換されることを除いて、ＸＯＲ回路と同様に画定される。
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【課題】複数チップからの二値データを一箇所に集めずに多値データを生成する。
【解決手段】本発明の例に係る三次元半導体集積回路は、積み重ねられる第一乃至第三チップ１１，１２，１３を有する。第二チップ１２内の第二回路１５は、二値の第一データＡが入力され、第一及び第二電位のうちの一つを出力する第一インバータと、第一インバータの出力端と共通導電体との間に接続される第一キャパシタとを備える。第三チップ１３内の第三回路１６は、二値の第二データＢが入力され、第三及び第四電位のうちの一つを出力する第二インバータと、第二インバータの出力端と共通導電体との間に接続される第二キャパシタとを備える。 （もっと読む）

【課題】 本発明の課題は、配線混雑を防止しながらセルの配置領域の拡大を抑制することことを目的とする。
【解決手段】 上記課題は、配置アルゴリズムによって決定された配置領域と、該配置領域に配置される論理セル群を仮想的に配置する仮想的配置手順と、前記仮想的配置手順の結果に基づいて、該配置領域内に設定幅以下となる論理セルの集中箇所を検出する集中箇所検出手順と、前記集中箇所の配線指数を算出する配線指数算出手順と、前記配線指数が制限値以下の場合に、隣接制約に基づいて論理セル群の再配置を仮想的に行う隣接制約再配置手順と、前記隣接制約再配置手順による結果に基づいて実際に前記配置領域に前記論理セル群を配置する実配置手順とをコンピュータが実行することを特徴とする半導体集積回路の設計方法により達成される。 （もっと読む）

所望の場合に、より大きな（例えば、より複雑および／またはより演算上正確な）ＤＳＰ演算を行うように、より簡単に連動することができるデジタル信号処理（「ＤＳＰ」）回路ブロックを提供する。これらのＤＳＰブロックはまた、いくつかのブロックを使用できないにもかかわらず（例えば、回路欠陥のため）、複数のそのようなブロックをつなぎ合わせることを促進する冗長回路を含んでもよい。例えば、そのようなＤＳＰブロックは、各ブロックのいずれかの側にある他のＤＳＰブロックへ、信号を任意にまたは選択的にルーティングするルーティング回路を含んでもよい。
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