【課題】ＭＯＳトランジスタの特性ばらつきを抑えつつ、ＭＯＳトランジスタのゲートサイズを変更する半導体装置のセルレイアウト方法及び半導体装置を提供すること。
【解決手段】インバータ回路１０は、第１及び第２トランジスタＴｒ１，Ｔｒ２の特性ばらつきを等しくするため、第２トランジスタＴｒ２のゲート長及びゲート幅を、第１トランジスタＴｒ１のゲート面積と等しくなるように調整する。 （もっと読む）

【課題】半導体集積回路そのもののパフォーマンスを維持しつつその消費電流を低く抑えることができるようにする。
【解決手段】クロック伝達系回路１１への電源電圧の供給経路をなす高電位側電源線２１は電圧源ＶＤＤ＿Ｃの正極と接続され、非クロック伝達系回路１２への電源電圧の供給経路をなす高電位側電源線２２は電圧源ＶＤＤの正極と接続され、クロック伝達系回路１１および非クロック伝達系回路１２への電源電圧の供給経路をなす低電位側電源線２５は電圧源ＶＤＤ＿Ｃおよび電圧源ＶＤＤの負極と共通接続される。また、高電位側電源幹線２１を介してクロック伝達系回路１１に供給する電源電圧を、高電位側電源幹線２２を介して非クロック伝達系回路１２へ供給する電源電圧よりも低くする。 （もっと読む）

【課題】メタル配線のレイヤ数を増やすことなく配線の自由度を高くでき、かつ、トランジスタ特性がばらつき難いパターンの回路セルを有するスタンダードセル集積回路を提供する。
【解決手段】ゲート電極を有しメタル配線層が未接続の複数のＥＣＯセルがスタンダードセルＳＣ周囲に配置される。ＥＣＯセルのゲート電極２０Ａ,２０Ｂは、ゲートパッド部２１Ａ,２１Ｂと、当該ゲートパッド部から共通セル長方向（縦方向）の相反する側に延びる２つのゲートフィンガー部２２Ａと２３Ａ、または、２２Ｂと２３Ｂと、を有する。ＥＣＯセルのゲートパッド部の任意セル長方向（横方向）の長さＬは、第１配線層の最小線幅の３倍と最小離間距離の２倍との合計値以上である。 （もっと読む）

【課題】配線性が向上する半導体集積回路のレイアウト方法を提供する。
【解決手段】レイアウト情報読込み工程は、半導体集積回路のセル配置用区域にプリミティブセルを配置した配置済みレイアウト情報を読み込む。矩形区画抽出工程は、セル配置用区域を複数の矩形区画の集合体として認識するとともに各矩形区画を抽出する。多層配線プリミティブセル抽出工程は、配置済みレイアウト情報から多層配線プリミティブセルを抽出する。再配列工程は、多層配線プリミティブセル抽出工程にて抽出した多層配線プリミティブセルを矩形区画の長辺方向に沿ったセル配置領域に列状に配列する。 （もっと読む）

【課題】タングステン等のＣＭＰ（化学機械研磨）後、エロージョン量をモニタリングできるパターンを提示する。
【解決手段】ホールアレイサイズスプリットａと配列間スペースの長さスプリットｂを一定に規定したモニタリングパターンを利用して、プラグＣＭＰ時に発生するエロージョンレベルを評価する。前記ホールアレイサイズによる影響はホールアレイサイズに応じて増加するため、エロージョン量は特定のサイズにおいて飽和になるのかをモニタリングする。また前記配列の間で影響を受けるスペースの長さをモニタリングする。 （もっと読む）

【課題】スタンダードセルを小型化することのできる技術を提供する。
【解決手段】電源電位Ｖｄｄを供給し、第１方向に沿って形成された第１タップと、電源電位Ｖｓｓを供給し、第１方向と交差する第２方向に第１タップと対向して配置され、第１方向に沿って形成された第２タップと、第１タップと第２タップとの間に形成されたスタンダードセル３において、第２方向における第１タップの中心と第２方向における第２タップの中心との間のセルの高さ（距離Ｌ）を［（整数＋０．５）×第２層目の配線の配線ピッチ］または［（整数＋０．２５）×第２層目の配線の配線ピッチ］とする。 （もっと読む）

【課題】基本セルから変更セルに置き換える場合、変更セルの周囲のセルや配線も考慮して半導体集積回路を設計すること。
【解決手段】本発明では、基本セルを表すデータ、及び、基本セルとは論理が異なるセル群を表すデータを生成する（Ｓ１１）。ここで、セル群の外形及び配線パターンの位置は、基本セルの外形及び配線パターンの位置と同一である。基本セルの配線パターン、及び、セル群の配線パターンは、通過配線を禁止する領域（ＯＢＳ；Ｏｂｓｔｒｕｃｔｉｏｎ）を表す通過配線禁止部を含んでいる。設計変更が行われるときに、前記基本セルは、セル群のうちの、設計変更に対応する変更セルに置き換えられる。次に、基本セルを表すデータ、及び、セル群を表すデータをライブラリ２０に格納する（Ｓ１２）。 （もっと読む）

【課題】パッド律則とコア律則を意識しないレイアウト設計を容易に実現し、半導体集積回路の面積の縮小化とコストの低減化を図ること。
【解決手段】レイアウト設計装置３００は、設計対象回路の回路情報の入力を入力部３０１により受け付け、入力された回路情報に含まれているコアの領域が確保された設計対象回路のレイアウト情報を生成部３０２が生成する。生成されたレイアウト情報上のコアの領域以外の領域に、回路情報に含まれているＩ／Ｏ回路をレイアウト部３０３により配置および配線する。回路情報に含まれているパッドの配置可能領域を決定部３０８により作成したレイアウト情報上に決定する。必要配置数分のパッドの総面積が配置可能領域の面積を超えない最大の大きさに、パッドの面積を最適化部３０９により最適化する。最適化されたパッドを配置部３１０により配置可能領域に配置する。 （もっと読む）

【課題】光近接効果補正における補正回数を少なくする。
【解決手段】光近接効果の補正を行う工程には、設計データに対して、第１パラメータを有する補正モデルに従って第１の光近接効果補正を少なくとも１回行うことにより、第１補正後データを生成する工程と、第１補正後データに対して、第１の光近接効果補正とは第１パラメータの値を異ならせた補正モデルに従って第２の光近接効果補正を行うことにより、実パターンを示す第２補正後データを生成する工程とを有している。 （もっと読む）

【課題】クロック信号の遅延量を低減する。
【解決手段】予め定められた最小パルス時間以上のパルス時間を有する差動信号を伝送する伝送回路であって、２本の伝送線の電位差として、差動信号を送出する駆動部１０２ａと、２本の伝送線の電位差により差動信号を受け取ることにより、差動信号に基づいて動作する被駆動部１０２ｂと、２本の伝送線を電気的に接続する接続抵抗１０４とを備える。また、接続ＭＯＳトランジスタは、被駆動部の受信端の近傍に設けられてよい。 （もっと読む）

【課題】レイアウトの効率化と周波数帯域に応じたノイズ抑制との双方を満足させる。
【解決手段】キャパシタのゲート幅と相関する周波数特性別にサイズの異なるセルを識別するための第１の分類と、周波数特性の異なるセルをサイズ別に識別するための第２の分類とに分類可能な複数のセルを記憶する。指定された周波数特性および配置エリアの組み合わせごとに、周波数特性に対応したセル群を第１の分類に基づき選択し、選択したセル群からより大きいサイズのセルを優先的に読み出し、配置エリアを充填するよう前記読み出したセルを配置する。全ての配置エリアに対しキャパシタ密度に関するルール違反の有無を検査する。違反を検知した場合、配置したセルのうち、より広いゲート幅のセルを前記第２の分類に基づく同一サイズのより狭いゲート幅のセルに置き換え、ルール違反に関する検査を再試行する。 （もっと読む）

【課題】 積層数をさほど増やすことなく、配線長が１００μｍを越える配線の数を減少させることができ、回路性能の向上をはかる。
【解決手段】 ３次元集積回路の設計方法であって、集積回路を、Ｘ方向に短くＹ方向に長いＸＹ平面上の仮のレイアウト領域に配置した後（Ｓ１）、仮のレイアウト領域をＹ方向に２Ｎ個以上の小領域に分割すると共に、Ｎ個の小領域毎に１つのブロックを構築し（Ｓ２）、小領域のｋＮ番目及びｋｎ＋１番目が最上層又は最下層になるように、各ブロックを小領域単位でＹ方向に折り畳み、Ｎ層の集積回路を積層する（Ｓ３）。 （もっと読む）

【課題】メモリアレイチップと論理モジュールチップとを重ね合わせる半導体集積回路の設計において、メモリブロックと論理モジュールとの間の配線長を最小化すること。
【解決手段】本発明の半導体集積回路設計方法は、設計対象の論理回路に含まれるメモリブロックおよび論理モジュールのグルーピングを行うグルーピング工程と、前記グループピングにより生成された各グループを前記論理モジュールチップ上に配置する論理モジュールチップ上グループ配置工程と、前記論理モジュールチップ上の各グループの配置結果に基づき、前記メモリアレイチップに割り当てるメモリブロックを選択するメモリアレイチップ上メモリブロック選択工程と、を有する。 （もっと読む）

【課題】半導体装置設計時の自動配置配線における配線ショートによるセル再配置を抑制する。
【解決手段】本発明のスタンダードセルおよびそれを用いた自動配置配線方法は、回路素子が配置される矩形の素子領域１１と、素子領域１１の対向する２辺と同じ幅で対向する２辺に近接して設けられ、上層配線が配置される矩形の追加配線領域１２ａ、１２ｂを有する。 （もっと読む）

【課題】本発明による半導体集積回路の設計方法、設計プログラムによれば、信頼性の高い累積故障確率の計算を行なうことができる。
【解決手段】本発明による半導体集積回路の設計方法は、半導体集積回路のレイアウト情報に基づいて、半導体集積回路全体のゲート面積を算出するステップと、経時絶縁破壊に対する累積故障確率を算出するステップと、累積故障確率を用いて半導体集積回路全体の累積故障確率を算出するステップとを具備する。 （もっと読む）

【課題】 配置配線時に未結線となる端子の発生を防止し、かつ、自動配置配線の工程時間の短縮化、製造歩留まりの向上、セル特性の向上を図ることである。
【解決手段】 基本となるセルを複数備える第１セルライブラリと、第１セルライブラリに備えられる同一回路構成のセルに比して、多数の配線経路を有するセルであってデザインルールが緩和されるセルを備える第２セルライブラリとを用いる設計方法である。第２セルライブラリに基づいてされ未結線となる端子を備える第２セルまたは／および配線されるべき端子間の接続を阻害する阻害セルを移動対象セルとして認識し、移動対象セルに隣接するセルとの間で所定ピッチを満たすように、移動対象セルを第２セルの状態で移動するステップと、再配線を行うステップとを備える。 （もっと読む）

【課題】レイアウト修正による遅延変動を抑制しつつ半導体集積回路のプラズマダメージを軽減する製造方法を提供する。
【解決手段】半導体集積回路の製造方法は、コンピュータによって実行され、第１ゲート電極２１に接続する金属配線と、第１ゲート電極２１とのアンテナ比を検証するステップと、アンテナ比の検証結果に基づいて半導体集積回路のレイアウトを変更するステップとを具備する。レイアウトを変更するステップは、複数の論理セルから、アンテナ比の検証結果に応じたゲート面積の論理セルを選択するステップと、論理セルを、論理動作しないフィルセル４０として空き領域に配置するステップと、フィルセル内の第２ゲート電極４１を金属配線に接続するステップとを備える。 （もっと読む）

半導体チップは、レイアウト特徴部が第１の仮想格子に従って配置される第１のチップレベルと、レイアウト特徴部が第２の仮想格子に従って配置される第２のチップレベルとを有する論理ブロック区域を含むように定められる。第１の仮想格子と第２の仮想格子の間には、有理空間的関係が存在する。論理ブロック区域内には、複数のセルが配置される。複数のセルの各々は、複数のセル位相のうちの適切な１つに従って定められる。複数のセル位相のうちの適切な１つは、所定の配置セルの第１及び第２のチップレベル内のレイアウト特徴部を所定の配置セルに位置決めされた第１及び第２の仮想格子と整合させる。 （もっと読む）

【課題】ライブラリ開発工数を低減することができる集積回路装置の設計方法及び製造方法並びに電子機器を提供すること。
【解決手段】本発明の集積回路装置の設計方法は、第１〜第Ｎの異なる論理をそれぞれ有する第１〜第Ｎの論理セルの特性情報と第１〜第Ｍの異なる電流供給能力をそれぞれ有する第１〜第Ｍの電流供給セルの特性情報とを含むライブラリを作成し（ステップＳ２０）、ライブラリを用いて論理回路の回路接続情報及びレイアウトパターンを作成し（ステップＳ３０）、論理回路の回路接続情報及びレイアウトパターンに基づいて論理回路を含む集積回路の回路接続情報及びレイアウトパターンを作成する（ステップＳ４０）。ステップＳ３０において、論理回路が第ｎ（１≦ｎ≦Ｎ）の論理と第ｍ（１≦ｍ≦Ｍ）の電流供給能力を有する回路を含む場合には、第ｎの論理セルと第ｍの電流供給セルを用いて回路接続情報及びレイアウトパターンを作成する。 （もっと読む）

【課題】消費電力及びクロックスキューが小さく、かつ、大規模な半導体集積回路においても、クロック信号を供給するクロック駆動セルの負荷容量が小さいクロック分配回路を提供する。
【解決手段】機能ブロック１００の領域１０，２０にそれぞれ、第１の方向に延びるクロック基幹配線１１，２１、第２の方向に延びるクロック支線配線群１２，２２、およびクロック駆動セル１３，２３が、それぞれ配置されている。領域１０のクロック同期セル群１４は、クロック基幹配線１１またはクロック支線配線群１２と接続されている一方、領域２０のクロック同期セル群２４は、クロック基幹配線２１またはクロック支線配線群２２と接続されている。クロック基幹配線１１，２１は、第１の方向においてクロック支線配線群１２，２２が存在する範囲に限って延びている。 （もっと読む）