【課題】ＡｉｒＧａｐが適切に形成された半導体集積回路を設計する。
【解決手段】ＲＴＬ記述の回路情報，ＡｉｒＧａｐ容積値の許容範囲を規定するＡｉｒＧａｐを含む制約設計ルール，ライブラリを入力し（ＳＴ１０１）、回路情報および設計ルールに基づいてネットリストを最適化し（ＳＴ１０２）、ネットリストに記述された各論理セルのＡｉｒＧａｐ容積値の総和を算出する（ＳＴ１０３）。ネットリストにおけるＡｉｒＧａｐ容積値の総和がＡｉｒＧａｐ制約に規定された許容範囲を外れている場合（ＡｉｒＧａｐ制約に違反する場合）には、ネットリストにおけるＡｉｒＧａｐ容積値の総和が許容範囲内に収まるように、ネットリストに記述された論理セルがＡｉｒＧａｐ変更される。 （もっと読む）

【課題】マクロセルの配置を自動化するとともに、設計工数と設計コストを削減する。
【解決手段】半導体レイアウト設計装置は、演算処理装置１と、表示装置２と、ネットリスト記憶装置３と、ライブラリ情報記憶装置４と、フロアプラン情報記憶装置５と、テクノロジ情報記憶装置６と、フロアプラン評価結果記憶装置７とを備える。ブロックごとに、他のブロックに向かう力線ベクトルを求めて合成力線ベクトルを算出し、その合成力線ベクトルのｘ成分の大きさとｙ成分の大きさとを比較した結果により、ブロック内のマクロセルの配置を決定するため、他の配線の妨げにならないような効率的なマクロセルの配置を行うことができる。このため、マクロセルの配線を大幅にやり直す頻度が少なくなり、設計工数と設計コストの削減が図れる。 （もっと読む）

【課題】電源網解析でＩＲドロップ違反や許容電流値超過違反が発生しないようにし、電源網解析でのイタレーションの発生を無くし、ＴＡＴ短縮を図ることができる半導体集積回路のレイアウト方法を提供する。
【解決手段】コアエリア部分の消費電流算出（Ｓ１）、マクロ毎、階層ブロック毎の消費電流算出（Ｓ３）、単位エリアの定義（Ｓ４）、単位エリアの最大供給電流算出（Ｓ５）、最低限必要な単位エリア数算出（Ｓ６）、最低限必要な単位エリア数拡大（Ｓ８）、コアエリア面積の算出（Ｓ９）、コアエリアサイズの設定（Ｓ１０）、フロアプラン（Ｓ１１）、マクロ、階層ブロックの配置（Ｓ１２）、電源配線（Ｓ１３）、セル配置（Ｓ１４）、電源網解析（Ｓ１５）の各工程を順に行う。 （もっと読む）

【課題】フロアプランの評価をなるべく早期に行って、設計工数や設計コストを削減する。
【解決手段】半導体レイアウト設計装置は、演算処理装置１と、表示装置２と、ネットリスト記憶装置３と、ライブラリ情報記憶装置４と、フロアプラン情報記憶装置５と、テクノロジ情報記憶装置６と、フロアプラン評価結果記憶装置７とを備える。スタンダードセルやマクロセルを初期配置した結果に基づいて、ブロック間の距離を算出し、その距離とブロック間の配線接続本数とに基づいてフロアプランの評価値を算出するため、セルの初期配置前にフロアプランの評価値を算出するよりも評価値の精度が高くなり、フロアプランの性能評価を精度よく行うことができる。 （もっと読む）

【課題】階層レイアウト設計法によるＬＳＩの開発設計において、ＴＡＴを十分に短縮すること。
【解決手段】フラットの物理設計データに基づいて、配置・配線処理とタイミング解析処理を行い（ステップＳ１）、タイミングエラーが発生したパスを抽出する（ステップＳ２）。抽出されたパスを含む領域を階層レイアウトブロック（ＨＬＢ）に分割し（ステップＳ３〜Ｓ７）、ＨＬＢごとにタイミング制約を分割する（ステップＳ８）。分割されたタイミング制約に基づいて、ＨＬＢごとにレイアウトを行い（ステップＳ９〜Ｓ１１）、レイアウト済みのＨＬＢのデータを結合してフラットの物理設計データを生成する（ステップＳ１２）。 （もっと読む）

【課題】半導体集積回路では、電源配線に抵抗成分が含まれているために、クロック経路上にあるセルに供給される電源電圧が降下して、クロックスキューが発生する。
【解決手段】２次元領域内に配置される複数のセルと、２次元領域内の上層の配線層に設けられ、セルにコンタクトビアを介して電源を供給する電源配線５２と、２次元領域内の上層の配線層に電源配線とは別個に設けられ、電源配線よりも高い電圧が印加される補強用電源配線５６と、２次元領域内に設けられ、補強用電源配線５６上の電圧をセルに供給すべき電源電圧にまで降下させて、電源配線に印加する電圧変換部５７とを備える。 （もっと読む）

【課題】 微細化によるパターン欠陥を、比較的少ない工程数で簡単且つ効果的に低減することができる半導体集積回路の製造方法を提供する。
【解決手段】 仮レイアウトで得られたチップサイズに基づいて仮レイアウトパターンの修正後のチップサイズに対する制約を含む修正可能条件を設定する修正可能条件設定工程と、寸法制約の種類別に、寸法制約を段階的に緩和させた緩和寸法制約からなる修正情報の複数を取得する修正情報取得工程と、修正情報の夫々に対して優先順位を設定する優先順位設定工程と、優先順位に基づいて修正情報を選択し、選択した修正情報の寸法制約の種類に基づいて仮レイアウトパターンから修正対象パターンを抽出し、抽出した修正対象パターンに対する修正処理結果の内、より優先順位の高い修正情報の緩和寸法制約及び修正可能条件を満たす修正処理結果を仮レイアウトパターンに反映させる修正処理工程と、を備える。 （もっと読む）

【課題】ゲートアレイのサイズと配線の自由度を高め、回路の占有面積を、無理なく縮小できるようにすること。
【解決手段】短辺が１グリッド相当の矩形（短冊状）の基本セル（ＢＣ）を単位として回路を構成する。基本セル（ＢＣ）は、ゲートが分離された一対のＰＭＯＳトランジスタとＮＭＯＳトランジスタにより構成される。回路間のアイソレーションは、各トランジスタのゲートを電源電位（ＶＤＤ，ＶＳＳ）に接続して、各トランジスタをオフさせることにより実現される。基本セル（ＢＣ）上に、連続した配線領域３０を設定する。電源配線（１００，２００）も信号配線と共に広義の配線に含めて自由に配線を設計する。 （もっと読む）

【課題】パワーＭＯＳ素子が混在する半導体集積回路（ＩＣ）の設計において、回路シミュレーションの精度を向上させることができる技術を提供する。
【解決手段】まず、パワーＭＯＳ素子のゲート部分を仮想的に分割する。仮想的にＭＯＳ素子を分割する際に、接続情報を保持するための拡散抵抗素子をＭＯＳ素子の拡散層部分に生成する。分割された結果として得られる個々のＭＯＳ素子（セグメント１０８）が細かいほど解析精度が向上するが、一方で解析時間（シミュレーション時間）が増大するトレードオフの関係にあることから、分割するサイズを任意に設定できることが望ましい。さらに、ゲート部分と同様に、ＭＯＳ素子上の配線を任意のサイズで分割し、配線セグメントごとに寄生抵抗を抽出し、メッシュ状の抵抗ネットを構成することで、より高精度な配線寄生抵抗の抽出を行うことができる。 （もっと読む）

【課題】半導体集積回路のチップサイズの大型化を抑制し、配線収束性を高めると共に歩留まりを高めることが可能な自動配置配線装置、自動配置配線方法、自動配置配線プログラム及び半導体集積回路を提供することを目的とする。
【解決手段】半導体集積回路の設計において機能セルの自動配置配線を行う際に、所定領域設定部により機能セルの有する端子が集中しそうな部分に所定領域を設定し、端子密度設定部によりこの所定領域における端子密度を設定する。そして本発明では、この所定領域内の端子密度が、設定された端子密度以下となるように、機能セルの配置を行う。 （もっと読む）

【課題】上位の配線層の配線の混雑を回避し、メモリセルアレイの配置領域を大きくでき、回路設計が容易な半導体集積回路及びその製造方法を提供すること。
【解決手段】複数種類の基本セルＢＳ１〜ＢＳｎの長さＨを同一とし、この基本セルの長さＨの整数倍の長さを有する複数種類のマクロセルＭＳ１等を用意し、基本セルＢＳ１〜ＢＳｎとマクロセルＭＳ１等とを混在して周辺回路領域２を構成する。マクロセルＭＳ１等内の配線には、半導体基板Ｂの上に形成された第１の配線層のＭ０配線を用いる。基本セルＢＳ１〜ＢＳｎとマクロセルＭＳ１等とは、第１の配線層の上に形成された第２の配線層のＭ１配線及び第３の配線層のＭ２配線で接続する。 （もっと読む）

【課題】光近接効果補正（ＯＰＣ）の処理時間を短縮する。
【解決手段】ＯＰＣ処理が施された複数のセルを配置することでマスクレイアウトパターンを生成する。続いて、そのマスクレイアウトパターンを複数の分割領域ＳＡに分割する。この分割領域ＳＡは、セルを基本として構成されており、セルの情報と、そのセルの周辺に隣接する他のセルの一部の設計パターンを含む参照領域の情報とを有している。続いて、複数の分割領域ＳＡの各々に対してＯＰＣ最適化のための調整を並列して行う。また、この時、隣接する分割領域ＳＡ間で互いに参照領域の図形を更新する。その後、最適化処理が施された複数の分割領域ＳＡを統合してマスクレイアウトパターンを作製する。 （もっと読む）

【課題】リーク電流防止用として電源線にスイッチを挿入する際のレイアウト設計の負担を軽減できるとともに、スイッチで生じる電圧降下が信号遅延に与える影響を緩和できる半導体集積回路を提供する。
【解決手段】複数の回路セル（１２,１３,…）と、電源線群（ＰＬ１）と、電源スイッチセル（２３）と、分岐線群（ＢＬ４−１,ＢＬ４−２）と、を有する。電源スイッチセル（２３）は、分岐線群に含まれる少なくとも１つの分岐線（第１の分岐線；ＶＳＳＢ３）に接続されている第1の配線（Ｌ２３１）と、電源線群に含まれる少なくとも1つの電源線（ＶＳＳ）に、分岐線群に含まれる第２の分岐線（ＶＳＳＢ４）を介して接続されている第２の配線（Ｌ２３２）と、第1の配線（Ｌ２３１）と第２の配線（Ｌ２３２）との間に接続され、入力される制御信号に応じてオンまたはオフするスイッチ回路と、を含む。 （もっと読む）

【課題】半導体回路を構成するセルまたはマクロによる発熱が回路動作に及ぼす様々な好ましくない影響を回避することを可能とした、放熱コンポーネントの配置方法を提供することである。
【解決手段】本発明の放熱コンポーネントの配置方法では、放熱コンポーネントを配置するセルまたはマクロとして選択されたセルまたはマクロに対して、その基板上の搭載位置の周囲に放熱コンポーネントを配置しうる放熱形成領域が設定される（ステップＳ１０５）とともに、その放熱形成領域内に放熱コンポーネントが、バイオレーション判定ステップによる判定を介して、バイオレーションを発生しないように（配線同士の接触および配線と放熱コンポーネントとの接触がないように）配置される（ステップＳ１１０〜Ｓ１１３）。 （もっと読む）

【課題】ネットリストのみの情報からレイアウト可能性を判断することができるレイアウト評価装置を提供する。
【解決手段】上記課題を解決するために、レイアウト評価装置１０に、第１の個別指標値を生成する第１の個別指標値生成部１１と、第２の個別指標値を生成する第２の個別指標値生成部１２と、第２の個別指標値から第２の指標値を算出する評価式であって第２の指標値とそのブロックサイズとが相関関係を持つ評価式を生成する相関関係抽出部１３と、第２の指標値とそのブロックサイズとが相関関係を有する範囲を特定し、第２の個別指標値に換えて第１の個別指標値を評価式に与えて得る第１の指標値が相関範囲に含まれる場合にレイアウト可能と判断するレイアウト評価部１４と、を備える。 （もっと読む）

【課題】本発明の課題は、ＬＳＩのレイアウト設計に係る配置処理において混雑度を回避するセル配置方法を提供すことを目的とする。
【解決手段】本発明の課題は、集積回路を構成する複数のセルの配置を決定するセル配置方法であって、所定サイズ以下で定義される小セルが集中して配置される集中領域の該小セルのサイズを見かけ上幅広に変更する小セル幅広手順を有することを特徴とするセル配置方法により達成される。 （もっと読む）

【課題】スタンダードセルのサイズを縮小する。
【解決手段】スタンダードセルは、基板上にｖｄｄ幹線６１とｇｎｄ幹線６２とが対向して配置され、これらのｖｄｄ幹線６１とｇｎｄ幹線６２との間の下にアクティブ領域６３，６４が設けられ、このアクティブ領域６３，６４に複数のＭＯＳトランジスタが形成されている。そして、アクティブ領域６３，６４に、ｖｄｄ幹線６１及びｇｎｄ幹線６２の下まで延出させた接続部６３ａ，６４ａを設け、この接続部６３ａ，６４ａによりｖｄｄ幹線６１及びｇｎｄ幹線６２と接続している。 （もっと読む）

【課題】ウエル近接効果を考慮したゲートレベルのシミュレーション方法を提供する。
【解決手段】
ウエル近接効果を表すためのパラメータとしてウエル境界とトランジスタの活性領域との実効的な距離Ｄｅｆｆ＿ｉを用いる。例えば、ゲートに入力される信号の立ち上がり時間Ｔｓｌｅｗと、出力側の負荷容量ＣｌｏａｄとＤｅｆｆ＿ｉとを用いて遅延ライブラリを作成する。ウエル境界とトランジスタの活性領域との実効的な距離Ｄｅｆｆ＿ｉを用いることで、非常に単純で高精度なモデリングが可能になり、ＬＳＩレベルでウエル近接効果を考慮に入れたゲートレベルのシミュレーションを実施することが可能になる。 （もっと読む）

【課題】半導体集積回路の設計においてレイアウトの大幅な変更を招くことがなく、また面積増大も僅かで済むようにしながら、デューティ比改善を行う。
【解決手段】デューティ比が劣化するとして特定された配線にデューティ比改善セルを追加接続する。特に、スタンダードセルを使う場合では隙間のスペースを使用し、ゲートアレイでは利用されなかった基本セルを使用し、全体のレイアウトの変更を僅かな部分変更で済ませる。このデューティ比改善セルは、デューティ比が劣化するとして特定された配線をプルアップもしくはプルダウンするトランジスタと、該配線の信号レベルを検出して該トランジスタを駆動するインバータとから構成する。 （もっと読む）

【課題】 所与の条件に応じて半導体リソースを適切に配置したフロアプランを、迅速かつ容易に作成することを可能にする技術を提供する。
【解決手段】 半導体集積回路のフロアプランを生成するフロアプラン生成装置は、前記半導体集積回路の接続情報を入力する入力手段と、前記接続情報に基づいてフロアプランの編集領域を決定する決定手段と、前記決定手段において決定された前記編集領域を、リソース数に基づいて正規化された正規化領域に変換する変換手段と、前記正規化領域において、前記接続情報に基づきフロアプランシード情報を形成する形成手段と、前記フロアプランシード情報が形成された前記正規化領域を逆変換して編集済み領域を取得し、当該編集済み領域に基づいてフロアプランを生成する生成手段と、を備える。 （もっと読む）