【課題】光近接効果によるゲート長のばらつきを抑制する半導体集積回路の設計手法、及びセルの特性を保証するライブラリ設計方法を提供する。
【解決手段】半導体集積回路の設計方法は、各ゲートの両側に隣接するゲートのパターンを考慮に入れて、ゲートと活性領域とを有する複数の活性領域／ゲートパターンとダミーゲートとで構成される基本パターンを設定するステップ（ａ）と、基本パターンを組み合わせて、複数の組み合わせられた活性領域／ゲートパターンを作成するステップ（ｂ）と、複数の組み合わせられた活性領域／ゲートパターンを組み合わせて標準セルを作成するステップ（ｃ）とを備えている。複数の活性領域／ゲートパターンの例としては、シングルトランジスタ（大）５１、シングルトランジスタ（Ｗ小）５３、Ｎ個並列接続されたトランジスタ（Ｗ大）５５などが挙げられる。 （もっと読む）

本発明のいくつかの実施態様は、集積回路（「ＩＣ」）レイアウトを設計するための製造を理解したプロセスを提供する。このプロセスは、ＩＣレイアウトに基づいてＩＣを製造するために使用される一組の機械に対して一組の製造設定を指定する製造構成を受ける。このプロセスは、この指定された製造構成に基づいて一組のデザインルールを規定する。このプロセスは、このＩＣレイアウトを設計するためにこの一組のデザインルールを使用する。本発明のいくつかの実施態様は、集積回路（「ＩＣ」）を製造するための設計を理解したプロセスを提供する。このプロセスは、関連した一組の設計プロパティを備えたＩＣ設計を受ける。このプロセスは、ＩＣを製造するために使用される一組の機械に対して一組の製造設定を指定する製造構成を指定し、ここでこの指定された一組の製造設定は、この一組の設計プロパティに基づく。このプロセスは、製造設定に基づいてＩＣを製造するものである。 （もっと読む）

【課題】 半導体集積回路の階層型レイアウトの自動フロアプラン手法では、ブラックボックスブロックを含む場合、予め設定したブラックボックスブロックの形状や面積が絶対的な影響を及ぼすため、チップレベルで最適となるようにブロックの形状や面積を決定することが困難になる。
【解決手段】 予め設定したブラックボックスブロックの形状や面積に柔軟性を持たせることで、ブラックボックスブロックの形状や面積へチップレベルでの配線混雑等の影響を反映できるようになるとともに、ブラックボックス以外のブロックへも、予め設定したブラックボックスブロックの形状や面積の影響が緩和されることで、チップレベルでの配線混雑等の影響をより反映できるようになる。結果として、チップレベルで最適となるブロック形状をより容易に決定することが可能となり、半導体集積回路の設計期間を短縮することができる。 （もっと読む）

【課題】 スタンダードセル方式によって設計される半導体集積回路において、メモリブロックの配置によるチップ面積増加を抑制可能な半導体集積回路を提供する。
【解決手段】 同一の高さＨsを有する複数のスタンダードセル２０が列方向に配列されたスタンダードセル領域１０と、行方向においてスタンダードセル領域１０と接し、高さＨsの整数倍の高さＨmの複数のメモリセル２１が列方向に配列されたメモリブロック１１とを備え、互いに隣接するスタンダードセル２０の境界の位置と、互いに隣接するメモリセル２１の境界の位置が一致する。 （もっと読む）

【課題】設計期間の短縮が可能なレイアウト設計方法を提供すること。
【解決手段】マクロセルに配置補助領域を設定し（ステップ２３）、コア領域からマクロセル及び配置補助領域を除く最大スタンダードセル領域の面積を算出し（ステップ２５）、複数のマクロセルを配置したフロアプラン結果から実スタンダードセル領域の面積を算出し（ステップ２７）、最大スタンダードセル領域の面積とスタンダードセル領域面積とに基づいてフロアプランにおけるデッドスペース率を算出する（ステップ２８）。そして、そのデッドスペース率に基づいてマクロセルの配置を変更するか否かを判断する（ステップ２９）。そして、デッドスペース率と基準値とを比較し、該比較結果に基づいてデッドスペース率を基準値以下とするようにフロアプランのマクロセルの配置を変更する（ステップ２６）。 （もっと読む）

【課題】クロストーク発生による処理工数を削減し、面積増大・消費電力増大を抑制し、また、製品不良発生率を低減する。
【解決手段】レイアウトと並行配線長の制限値を記述する基準値とを入力として、隣接配線の並行配線長を抽出Ｓ１６００する。ネットリストとクロックソースポイントとを入力として、パストレースを行い、クロックネットを抽出Ｓ５００する。ネットリストに記述のセル出力端子における信号波形傾きを記述する傾き情報を入力として、並行配線長抽出手順で抽出し、かつ、クロックネットについて、セル出力端子での信号波形傾きの大きさに基づいて、クロックネットとその隣接配線のいずれかがクロストークの影響を受ける側と与える側に分類し、ネットがクロストークの影響を受ける側であるかどうかを判定Ｓ５０１する。 （もっと読む）

【課題】製造ばらつきが発生しても、フリップフロップにおいてタイミングエラーが発生しにくい半導体集積回路の設計方法を提供する。
【解決手段】この半導体集積回路の設計方法においては、抽出した各クロック経路の特性として、各クロック経路上に存在する論理セルの段数を求める（ステップＳ４０２）。次に、設計すべき半導体集積回路から順に選択されたフリップフロップの各ペアについて、一方のフリップフロップに至るクロック経路上に存在する論理セルの段数と、他方のフリップフロップに至るクロック経路上に存在する論理セルの段数との差を求める（ステップＳ４０３）。次に、求めた差に応じた時間を設計マージンとして、選択したフリップフロップのペア間のタイミング制約に設定する（ステップＳ４０４）。そして、設定した後のタイミング制約に従って、フリップフロップに信号を供給する回路について、タイミング調整を行う（ステップＳ４０５）。 （もっと読む）

【課題】 従来よりも電気的ノイズを低減することが可能な半導体集積回路のレイアウト設計方法を提供する。
【解決手段】 各機能のファンクションブロックについて、付加されたオンチップキャパシタの容量が相互に異なる複数種類のキャパシタ付きファンクションブロックのライブラリをそれぞれ用意する。先ず、各機能のファンクションブロックについて、それぞれ前記ライブラリのうち最大サイズの容量を有するキャパシタ付きファンクションブロックのライブラリを選択した状態で、配置の検討を行う。配置結果が所定の制約を満足できないと判定される場合に限り、順次、付加されたオンチップキャパシタの容量を小さくして、キャパシタ付きファンクションブロックの配置を検討する。 （もっと読む）

【課題】
各機能ブロックの動作に対し、クロック信号の遅延バラつきは、タイミングエラーの致命的要因になる。クロックツリーを構成することで、クロック信号自身による遅延バラつきは抑制できるが、挿入されたクロックツリーセルまでの電圧降下や、周囲のセルでの電力消費に伴う電源揺れの影響によって、クロックツリーセルの遅延変動が発生してしまう。
【解決手段】
クロックツリーを構成したレイアウトデータ１１に対し、クロックツリーセルの周囲に自動的に容量セル４３を挿入するクロックツリー安定化装置を構成する。 （もっと読む）

【課題】 面積優先セルを歩留まり優先セルで置換することによる処理時間の増加、及び配線性の低下を抑制する半導体集積回路の設計装置及び自動設計方法を提供する。
【解決手段】 第１のレイアウト情報に含まれる面積優先セル、及び面積優先セルの歩留りを高くする歩留り優先セルをそれぞれ直線的に通過するスルー配線トラックを抽出する抽出部１１と、第１のレイアウト情報に含まれる面積優先セルを歩留り優先セルで置換して第２のレイアウト情報を作成するレイアウト部１２と、第２のレイアウト情報とスルー配線トラックの情報に基づき、半導体集積回路の配線トラック同士のすべての交差点数に対し、スルー配線を配置できない交差点数の比率を算出する算出部１３とを備える。 （もっと読む）

【課題】回路の高集積化や素子の微細化が進んだ半導体装置において、所望通りの回路特性を容易に実現することができる、半導体装置のレイアウト最適化方法を実現すること。
【解決手段】半導体装置のレイアウト最適化方法は、デザインルールと、回路接続情報と、回路特性情報が記録された記憶装置１−３を用意し、デザインルールと、回路接続情報と、回路特性情報を用いて、レイアウトを最適化する（ステップＳ１）。 （もっと読む）

【課題】 チップ面積を増加させずに、半導体チップの主面上に占める配線領域を拡大する。
【解決手段】 半導体チップの主面上に形成された例えばＭＩＳトランジスタなどを含んで構成される内部回路７から、例えばダイオードからなる保護素子１１および保護素子１２に電気的に接続する信号配線８を保護素子１１と保護素子１２との間の配線１３上の取り出し口２９から引き出して、信号配線８が占める信号配線領域１０を、保護素子１２上および電極パッド９下に設ける。 （もっと読む）

【課題】スタンダードセル方式の半導体チップの設計に際して、チップサイズを大きくすることなく置換を行うことにより、チップの歩留りを極力向上させる。
【解決手段】スタンダードセル方式の半導体チップの設計に際して、複数種類のスタンダードセルの他に、当該スタンダードセルとそれぞれ同一の機能を持つが歩留りの改善を目的としてレイアウトを変更した複数種類の歩留り改善セルを準備する第１のステップと、スタンダードセルを用いて自動配置を行った後に、複数種類のスタンダードセルの少なくとも一部を対応する歩留り改善セルに置換する第２のステップとを具備し、スタンダードセルの置換に際して、１回の置換によって減少するセルの平均欠陥数／１回の置換によって増大するセル面積の値が大きい順にセルを選択して置換する。 （もっと読む）

論理セル（１２）を有する半導体集積回路における配列された論理セル格子及び相互接続レイアウトを定める方法（１５０）が、開示される。相互接続レイアウトは、相互接続レイアウトの初期のルーティングピッチ（２４）及び論理セルのトランジスタピッチ（１４）の最大公約数に従ってリサイズされる。セル格子は、効率的なルーティング密度及びトランジスタ性能を提供して、セルパッキング密度を最大化する一方で余剰なトランジスタ領域及びワイヤルーティング消費を最小化する、リサイズされたルーティングピッチ（１２４）で配列される。
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【課題】 性能を向上させると同時に電力消費を低減させる電力供給スイッチ回路の最適な配置を提供する。
【解決手段】 集積回路構造は、少なくとも１つの電圧アイランドおよび電圧アイランド内のある電力スイッチのパターンを有する。このパターンは、電力スイッチが電力の各々が電力を供給可能なサービス可能領域のサイズに従って、電力スイッチの数を決定する（更に、均一に離間させる）。電力スイッチのサイズは、電力バスが供給する電流および電圧に適合されている。電力スイッチの各々が電力を供給可能なサービス可能領域のサイズは、電力スイッチのサイズによって決まる。
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【課題】 製品としての性能と製造上のリスクとのバランスをコントロールすることができない、という事態を解消する。
【解決手段】 設計対象とされる回路についてのゲートの遅延時間のばらつき量として、上記回路の前後の系列からは予測不可能なランダム成分と、上記回路の系列全体で一様に変動するシステマティック成分とを得る第１処理（ＳＴＰ５）と、上記回路のゲート種とゲート段数に応じて上記ランダム成分と上記システマティック成分とを合成することにより、上記回路の遅延時間のばらつき量を求める第２処理（ＳＴＰ６）と、を半導体集積回路の設計過程に含める。エラー率を低く設定して、生産上の不具合や、フィールドでの不良発生率を抑えた設計を行うこと、エラー率を高く設定し、性能を重視した設計を行うこと、更にチップ内のクリティカルパスのエラー率を大きめに割り振り、速度に余裕のあるパスのエラー率を低くする設計が可能となる。 （もっと読む）

【課題】半導体集積回路のレイアウトに際し、クロックゲーティングされたＦＦ群とクロックゲーティングされないＦＦ群が混在した場合においても、少ない処理量でレイアウトすることができる半導体集積回路およびそのレイアウト方法を提供する。
【解決手段】少なくとも一部のＦＦの直前にゲーティング回路を有するネットリストを入力とし、クロックが直接接続されたＦＦの直前にダミー回路を挿入するネットリスト変更工程と、前記ネットリスト変更工程から出力されたネットリストを用いてセルを配置するセル配置工程と、セル配置後に前記ゲーティング回路の入力、及び前記ダミー回路の入力までにクロックツリーを形成するＣＴＳ工程と、ＣＴＳ後に前記ダミー回路を集約し間引きを行うダミー回路集約工程と、ダミー回路集約後に詳細配線を行う詳細配線工程とを実行する。 （もっと読む）

【課題】 マクロセルを備えた半導体集積回路において、定常的又は瞬間的に流れる電流による電源電位の低下や接地電位の上昇によって各マクロセルの遅延変動が生じることのない半導体集積回路を提供する。
【解決手段】 マクロセル３ａ〜３ｍを備えた半導体集積回路１であって、マクロセル３ａ〜３ｍに接続されたＮチャンネル電界効果型トランジスタ１１を備え、Ｎチャンネル電界効果型トランジスタ１１を介してマクロセル３ａ〜３ｍに電源電位を供給する。さらには、マクロセル３ａ〜３ｍに接続されたＰチャンネル電界効果型トランジスタ２１を備え、Ｐチャンネル電界効果型トランジスタ２１を介してマクロセル３ａ〜３ｍに接地電位を供給する。 （もっと読む）

【課題】 占有面積の増大を抑制しつつ、必要総容量の最適化をはかり、電源ノイズを抑えた半導体集積回路を設計する方法を提供する。
【解決手段】 半導体集積回路の必要容量最適化に際し、セルの活性度を動的に考慮し、ＩＲドロップ（電圧降下）を最適化し、より高精度の容量最適化を測る。
すなわち、電源の電圧変動を抑制するために挿入する電源容量の見積もりに際し、回路中のセル活性率を考慮して全体で必要な容量成分を削減したり、セル動作タイミングを見積もって電源変動の激しい時間的な箇所を補強するためのみ必要な容量にしたりすることにより、面積的なデメリットを削減することができる。また、前記容量見積もり時に配線負荷モデルを使用することにより、設計初期の段階にかつ短時間で処理が可能になる。 （もっと読む）

【課題】パターン占有面積の増大や内部に形成される半導体素子の駆動能力の低下を抑制しつつウェル電位を効果的に固定できる半導体集積回路装置及びその設計方法を提供することを目的としている。
【解決手段】ライブラリからスタンダードセル４Ｔ−１１，４Ｔ−１２，…を読み出し、自動配置配線を行って回路を構成する。次に、形成した各セル列ＳＣ−１，ＳＣ−２，ＳＣ−３内の空き領域を検索し、検索した各セル列内の空き領域にスペーサセルまたはフィラーセル２ＴＳ−１，２ＴＳ−２，２ＴＳ−３を配置する。この際、スペーサセルまたはフィラーセルを用いて、セル列中のスタンダードセル４Ｔ−１１，４Ｔ−１２，…のウェル電位を固定する。 （もっと読む）