【課題】ＬＳＩチップの無駄な電力消費の抑制およびレイアウト設計期間の短縮化を図ること。
【解決手段】未配置位置５１１には、ダミーＦＦ７０１が配置されている。このダミーＦＦ７０１は、未配置位置５１１に隣接配置されたＦＦ５０４、５０５間をバイパスしてスキャン信号を伝搬させるバイパス素子であり、他のＦＦ５０１〜５０８のような信号処理はおこなわない。この配置処理により、分断されていたスキャン信号線５００を、ダミーＦＦ７０１、７０２によって接続することができる。 （もっと読む）

【課題】効率的かつ信頼性の高い論理検証作業をおこなうこと。
【解決手段】関連性強度を『強』、『弱』、『無し』の３パターンに分けている。なお、仕様から求めた入力ゲートの組み合わせの関連性強度は、『強』、『弱』、『無し』の３パターンから選択される。どのパターンを選択するかは仕様の内容に応じてユーザが決定する。仕様と実装で、関連性強度が一致する場合、仕様と実装とで一貫性があることがわかる。また、使用と実装のうち一方が『強』で他方が『弱』である場合、一貫性がないため、警告する。また、仕様が『強』または『弱』で実装が『無し』の場合、実装に漏れがある可能性があるため、警告する。一方、実装が『強』または『弱』で仕様が『無し』の場合、仕様には記載がなくても実装すると関連する場合もあるため、参考程度に警告する。 （もっと読む）

【課題】再収斂分岐構造を含むクロック分配回路のレイアウト生成において、冗長な迂回配線を生じさせることなく、クロックスキューを低減可能にする。
【解決手段】クロック分配回路の基本セル構成を解析し（Ｓ２０１）、解析された基本セル構成を基にして、クロック経路にクロックバッファを挿入する（Ｓ２０２）。その後、基本セルとクロックバッファとを配置し（Ｓ２０３）、配線を配置する（Ｓ１０５）。解析ステップ（Ｓ２０１）において、クロックの各経路における基本セルの段数の最大値を求め、挿入ステップ（Ｓ２０２）において、クロックの各経路におけるセル段数が、この最大値以上でかつ同じ値になるように、クロックバッファを挿入する。 （もっと読む）

【課題】セル遅延ライブラリが提供する遅延モデルの精度を向上させること。
【解決手段】統計的ＳＴＡ用のセル遅延ライブラリの作成方法が提供される。その作成方法は、（Ａ）セルを構成するトランジスタのモデルパラメータのばらつきに依存するセル遅延値を与える遅延モデル（一次線形関数）を提供するステップと、（Ｂ）モデルパラメータの複数のシミュレーション点を用いて回路シミュレーションを行い、複数のシミュレーション点のそれぞれに対応する複数のセル遅延値を算出するステップと、（Ｃ）複数のセル遅延値と遅延モデルとのモーメントマッチングにより、遅延モデルの定数項及び感度係数を決定するステップと、（Ｄ）定数項及び感度係数を提供するセル遅延ライブラリを作成するステップと、を含む。 （もっと読む）

【課題】新たなビアを配置するための領域の有無に依存することなく冗長ビアを構成する技術を提供する。
【解決手段】第１配線層に設けられた第１配線パターン（４）と第２配線層に設けられた第２配線パターン（６）とを接続する第１ビアコンタクト（２）と、前記第１配線層に設けられた第３配線パターン（５）と前記第２配線パターンと（６）を接続する第２ビアコンタクト（３）と、前記第１配線層に構成され、前記第１配線パターン（４）と前記第３配線パターン（５）との各々を接続し、前記第２配線パターン（６）にオーバラップする冗長接続用配線パターン（７）とを具備する半導体集積回路を構成する。 （もっと読む）

【課題】レイアウト面積を削減することができるトランジスタ自動配置装置を提供すること。
【解決手段】トランジスタ自動配置装置３０は、生成手段３１と配置手段３２とを備える。生成手段３１は、回路接続情報に基づいて互いに隣接するように配置された第１及び第２のハードマクロ・トランジスタの拡散領域の電位が等しい場合には、第１のハードマクロ・トランジスタにおける不要な拡散領域及び／又は不要なコンタクトを削除した第１のプログラマブル・トランジスタを生成するとともに、第２のハードマクロ・トランジスタにおける不要な拡散領域及び／又は不要なコンタクトを削除した第２のプログラマブル・トランジスタを生成する。配置手段３２は、第１及び第２のプログラマブル・トランジスタを回路接続情報に基づいて配置する。 （もっと読む）

【課題】低電源電圧化により消費電力を削減することができる半導体装置の設計方法を提供することを課題とする。
【解決手段】第１の電源電圧の半導体装置の設計データを前記第１の電源電圧より低い第２の電源電圧の半導体装置の設計データに変更する電源電圧変更ステップと、前記第２の電源電圧の半導体装置の設計データを基に前記第２の電源電圧の半導体装置の遅延時間を計算する第１の遅延計算ステップと、前記第２の電源電圧の半導体装置の遅延時間を基に静的タイミング解析処理を行うことによりタイミングエラーを検出する第１の静的タイミング解析ステップと、前記タイミングエラーが検出されたパス上のセルが含まれるセルブロックの電源電圧線に前記第１の電源電圧を供給し、それ以外の前記セルブロックの電源電圧線に前記第２の電源電圧を供給するように設計データを生成する電源電圧供給ステップとを有する半導体装置の設計方法が提供される。 （もっと読む）

【課題】所望の回路特性に合致する半導体回路のレイアウトを効率的に取得する。
【解決手段】トランジスタの構成部品の設計図形パターンの寸法または部品パラメータをシミュレーション部に入力される模擬パラメータに変換する変換工程と、複数トランジスタを複数グループにグループ分けするグループ構成工程と、複数グループからいずれかの選択グループを選択する工程と、複数グループで選択グループ以外の非選択グループの部品パラメータとして固定のパラメータ値を設定する固定パラメータ設定工程と、選択グループにおいて部品パラメータの組み合わせを設定し、変換工程を通じてシミュレーションを実行し、それぞれの部品パラメータの組み合わせに対する回路特性を得るシミュレーション工程と、すでに選択グループに選択済みのグループとは別のグループを選択し、固定パラメータ設定工程からシミュレーション工程までを繰り返し実行する制御工程とを実行する。 （もっと読む）

【課題】ＬＳＩチップ上でハードマクロの安定した性能の駆動を確保する。
【解決手段】半導体集積回路の設計データの作成方法であって、回路ブロックの形状情報、端子位置情報及びタイミング情報が記述された回路ブロックライブラリを作成し、回路ブロック及び回路ブロックに接続するユニットセルを有するモジュール回路の接続情報が記述されたネットリストを作成し、ユニットセルの形状情報、端子位置情報及びタイミング情報が記述されたユニットセルライブラリ、回路ブロックライブラリ及びネットリストを使用して、回路ブロックが配置される回路ブロック配置領域とユニットセルが配置されるユニットセル配置領域とが所定状態で設けられているモジュール回路のレイアウトデータを作成し、回路ブロックライブラリは、回路ブロック配置領域とユニットセル配置領域とが所定状態で設けられている場合の回路ブロックのタイミング情報が記述されている。 （もっと読む）

【課題】多くの種類のキャパシタセルを準備せずに、ノイズ低減に必要な容量を半導体集積回路に追加する。
【解決手段】本発明による半導体集積回路の設計支援装置は、ＤＲＣ部と、修正部とを具備する。ＤＲＣ部は、キャパシタセルにおける内部配線のレイアウト情報と、設計対象の半導体集積回路における信号配線のレイアウト情報とを参照してデザインルールチェック（ＤＲＣ）を行う。修正部は、ＤＲＣ部がエラーと判定した場合、内部配線のレイアウト情報を半導体集積回路における信号配線のレイアウト情報に統合する。又、修正部は、統合されたレイアウト情報から、内部配線におけるエラー箇所を削除する。 （もっと読む）

【課題】
ＯＰＣ処理を行うセルを効率よく選択し、そのセルと等価であるとみなされるセルを特定するフォトマスクパターンデータの作成方法を提供することにある。
【解決手段】
フォトマスクのパターンに対するパターンデータを作成する方法は、階層構造に基づいて、第１セル毎に、その上位となる第１セルの情報を追加する工程と、一の階層に属する第１セルの内、一の階層より上位階層に属する第１セルと同一となる第１セル及び一の階層の直上の上位階層において２以上存在する第１セルに配置されている第１セル、からセル群を構成する工程と、上記のセル群に属する第１セルに対し、光学的近接効果を考慮したパターンデータを作成し、そのパターンデータを含む第２セルより第４セル群を構成する第４セル群構成工程と、入力データにおいて、第１セルを、対応する第２セルに置き換える工程と、を有することを特徴とする。
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【課題】多重化モジュールを有する設計対象システムのシミュレーションの高精度化およびデバッグ作業の効率化を図ること。
【解決手段】多重化モジュールを有する大規模な設計対象システムの共通部分を共有化する回路変換をおこなうことで、設計対象システムの回路量を削減する。これにより、大規模な設計対象システムであってもＦＰＧＡなどのハードウェア上に載せることができ、検証時間を短縮することができる。また、検証結果として各信号の信号波形を参照可能とすることで、ユーザによるデバッグ作業の効率化を図る。 （もっと読む）

【課題】回路パターンのマージンの確保と集積回路の性能の確保とを両立可能な手法を提供する。
【解決手段】集積回路の設計データから、前記設計データに含まれるパターンに対応するマスクパターンデータを作成するマスクパターンデータ作成方法であって、前記方法では、前記設計データに含まれるパターンから、修正するパターンを特定し、特定されたパターンから、所定の長さよりも短い部分を選択し、選択された部分のサイズを変更することで、前記特定されたパターンを修正し、修正されたパターンに対応するマスクパターンデータを作成し、前記修正されたパターンに対応するマスクパターンデータのうち、サイズが変更された部分以外の部分に対応するマスクパターンデータに対し、補助パターンを付加する。 （もっと読む）

【課題】耐圧が高い半導体装置を設計する。
【解決手段】設計装置は、機能に応じた内部回路３２を備えた半導体装置の設計処理において、内部回路３２が接続された電源パッド４４ａ，４４ｂ間の寄生容量値を算出し、この寄生容量値とライブラリに格納されている容量しきい値とを比較する。そして、設計装置は、寄生容量値が容量しきい値の範囲内の場合は、その寄生容量値の内部回路３２を電源分離する。 （もっと読む）

【課題】従来の遅延計算方法では、実際のＬＳＩの遅延時間と遅延シミュレーションの計算値との誤差が大きくなってしまう問題があった。
【解決手段】本発明にかかる設計方法は、第１のネットリストａに基づいて、設計回路の複数の機能ブロックをレイアウト配置し（１０３）、第１のネットリストａに機能ブロック間を接続するブロック間配線に対応した第１の間経路情報を追加して第２のネットリストＡ０を生成し（１０４）、機能ブロックの端子に機能ブロック内部から接続されるブロック内配線に対応した第２の経路情報を第２のネットリストＡ０に追加して第３のネットリストＡ１を生成し（１０５〜１０７）、第３のネットリストＡ１に含まれる第１の経路情報及び第２の経路情報を連続させたインスタンス間配線の配線抵抗及び配線容量をモデル化した第４のネットリストＡ２を生成し（１０９、１１０）、第４のネットリストＡ２の情報から遅延時間を予測する。 （もっと読む）

【課題】チップを任意のブロック化条件下で切り出したブロックに対し、適切なタイミング制約を作成することにより、効率的な階層設計を実現する。
【解決手段】チップのネットリスト、配置配線情報を読込む（チップレイアウト読込み手段１０５）。次に、ブロック化条件を与え、ブロックに関するレイアウト情報を抽出する（ブロックのレイアウト情報抽出手段１０６）。次に、チップのタイミング解析を行ない、チップのタイミング制約と、タイミング解析結果を格納する（チップのタイミング解析手段１０７）。チップのタイミング制約をもとに、回路を探索しながらブロックのクロック制約を作成する。チップのタイミング解析結果から、ブロックの境界端子制約を作成する。チップのタイミング例外制約及びチップのタイミング解析結果を利用して、ブロックのタイミング例外制約を作成する（ブロックのタイミング制約算出手段１０８）。 （もっと読む）

【課題】アンテナ比の上限値をゲート絶縁膜の膜厚に基づいて変える場合に、アンテナ比の上限値を具体的に設定することができるようにする。
【解決手段】この設計支援装置は、半導体装置の設計を支援する装置であり、ゲート膜情報取得部２６０、及び上限アンテナ比設定部２８０を備える。ゲート膜情報取得部２６０は、設計された半導体装置が有するゲート絶縁膜の膜厚を取得する。上限アンテナ比設定部２８０は、ゲート電極のアンテナ比の上限を設定するが、ゲート膜情報取得部２６０が取得した膜厚によってアンテナ比の上限を異ならせる。このため、設計者はアンテナ比の上限値をゲート絶縁膜の膜厚に基づいて変える場合に、アンテナ比の上限値を具体的に設定することができる。 （もっと読む）

【課題】低消費電力、省回路サイズとともにレイアウトが容易な半導体回路を設計する。
【解決手段】半導体回路設計装置１００は、設計対象回路１１１の構成が記述されたネットリスト１１０を取得し、取得されたネットリスト１１０に含まれるフリップ・フロップと、当該フリップ・フロップ外のトランジスタとを抽出する。さらに、抽出されたフリップ・フロップを、当該フリップ・フロップよりも入出力ビット数の大きなフリップ・フロップとなるように所定数ごとに統合する。そして、統合後のフリップ・フロップの数と、抽出されたトランジスタの数との比率を算出し、この比率に応じた統合後のフリップ・フロップとトランジスタとを基本ブロックとする半導体回路１２１の設計データ１２０を生成する。 （もっと読む）

【課題】本発明によれば、メモリマクロ配置領域を効率的に使用してメモリを配置する。
【解決手段】本発明による半導体集積回路１は、メモリ１０１と、逓倍器１０３と、制御回路とを具備する。メモリ１０１は、複数のインスタンスＩ１０、Ｉ２０に対応する複数のメモリ領域を有する。逓倍器１０３は、第１クロック信号ＣＬＫｘ１の周波数を逓倍した第２クロック信号ＣＬＫｘ２を複数のメモリ領域に出力する。制御回路は、複数のメモリ領域においてアクティブとなるデータ信号線を、第１クロック信号に同期して選択する。 （もっと読む）

【課題】従来のレイアウト方法では、ノイズ低減させながら配線の収容性を向上させることができなかった。
【解決手段】本発明の配線レイアウト装置は、情報格納部２０と、実配線トラックを設定する実配線トラック設定部１１と、回路素子を配置する素子配置部１２と、隣接する実配線トラックの間に仮想配線トラックを設定する仮想配線トラック設定部１３と、第１の配線が接続される回路素子の端子を隣接する仮想配線トラック上に移動させる端子配置変更部１４と、実配線トラック上の端子間を実配線トラックに沿って第２の配線で接続し、仮想配線トラック上の端子間を仮想配線トラックに沿って第１の配線で接続する配線部１６と、第１の配線と第２の配線とが隣接して配置される隣接区間の長さを計算する隣接配線区間長算出部１８と、隣接区間の長さが短くなる側の実配線トラック上に片側隣接禁止配線を移動させる配線形状変更部１９と、を有する。 （もっと読む）