【課題】半導体装置におけるクロックジッタの低減ができる半導体設計支援装置を提供することを目的とする。
【解決手段】半導体設計支援装置１００は、クロック信号が伝播する伝播遅延時間の調整対象となるクロック分配回路と、クロック分配回路に周期的なノイズの影響を与えるノイズ源のノイズ周期を特定する。そして、クロック分配回路のクロック信号の伝播遅延時間を特定する。そして、クロック信号の伝播遅延時間に調整時間を加えた調整後伝播遅延時間がノイズ周期の自然数倍となるように調整時間を決定する。クロック分配回路のクロック信号の伝播遅延時間を調整時間を加えた値とすることで、半導体装置におけるクロックジッタの低減ができる。 （もっと読む）

【課題】近年システムの低消費電力化、システムの大規模化、及び動作周波数の高速化のために、セルの電圧降下を低減するだけでなく、各セルの電圧降下のばらつきを低減することが求められている。そこで各セルの電圧降下のばらつきを低減するための半導体集積回路の設計装置を提供する。
【解決手段】設計仕様に定められた電圧であるターゲット電圧を含む半導体集積回路のパラメータ及び電圧降下のばらつきの許容範囲を入力する入力部１２と、パラメータに基づいて、半導体集積回路の電源供給点と電源供給点に接続されるセルとの間の電源配線レイアウトを作成するレイアウト作成部１４ａと、電源配線レイアウトの電源配線電圧を算出する電源配線電圧算出部１４ｃと、ターゲット電圧と電源配線電圧との差分電圧を算出する差分電圧算出部１４ｄと、差分電圧が許容範囲に含まれている場合に、電源配線レイアウトを出力する出力部１８と、を備えている。 （もっと読む）

【課題】比較照合時における不一致を防ぐことができる、レイアウトデータ検証装置、レイアウトデータ検証方法、及びレイアウトデータ検証プログラムを提供する。
【解決手段】照合手段は、マスクデータに基づいて、単一のトランジスタとして表現されるべき領域を仮想デバイス領域として識別し、仮想デバイス領域データを生成する、仮想デバイス領域生成手段と、前記マスクデータと前記仮想デバイス領域データとに基づいて、前記マスクレイアウトパターンに記載される回路の接続関係を、レイアウト側回路情報として抽出する、レイアウト側回路情報抽出手段と、回路図データに基づいて、前記回路図に記載される回路の接続関係を、回路図側回路情報として抽出する、回路図側回路情報抽出手段と、前記レイアウト側回路情報を前記回路図側回路情報と比較することにより、前記回路図と前記マスクレイアウトパターンとが等価か否かを判定する、比較手段とを備える。 （もっと読む）

【課題】半導体装置の診断の所要時間を短縮し、且つ、診断の精度を向上させるための半導体装置の診断装置及び診断方法を提供する。
【解決手段】発光解析によって取得された半導体装置の各セルのトランジスタの発光像情報、並びにレイアウトを含む設計情報に基づいて、発光像情報の発光位置情報に対応する故障セルリストを作成し、設計情報から接続関係を示すトランジスタ回路網リスト及び診断パターンを作成する故障セルリスト作成部１４ａと、設計情報、診断パターン、及び故障辞書に基づいて、セル内のトランジスタの基板電流に関するシミュレーションを実行して、セル内のトランジスタの基板電流を含む発光箇所辞書を作成する発光箇所辞書作成部１４ｃと、発光像情報、設計情報、及び発光箇所辞書に基づいて、第１故障回路網候補の中から第２故障回路網候補を抽出する故障回路網抽出部１４ｄと、第２故障回路網候補を出力する出力部１８と、を備えている。 （もっと読む）

【課題】 半導体素子領域のサイズを小さくし、半導体素子領域のレイアウトに必要な時間を短縮する。
【解決手段】 第１領域と第２領域との間に生成される第１半導体素子領域内に第１および第２ゲート電極を生成する。第１配線と、第１配線より外側に位置する第２配線とを、第１半導体素子領域上を延在して配線する。そして、第１ゲート電極と第２配線とを第１領域上または第２領域上で接続し、第２ゲート電極と第１配線とを接続して半導体装置を生成する。これにより、第２配線と第１ゲート電極との接続部分のレイアウトルールを考慮することなく、第１半導体素子領域における第２配線側の境界を設定できる。この結果、第１半導体素子領域のサイズを小さくできる。また、第１半導体素子領域の境界を一度のレイアウトで設定できるため、第１半導体素子領域のレイアウトに必要な時間を短縮できる。 （もっと読む）

【課題】コンタクト構造を有する配線構造に関して、コンタクト構造の製造ばらつきの寄生容量への影響を解析すること。
【解決手段】感度解析システムは、記憶装置、パラメータ設定部、容量算出部、及び感度解析部を備える。記憶装置には、半導体装置に含まれる配線構造を示す配線構造データが格納される。配線構造は、ある配線層に形成されるメイン配線と、そのメイン配線と電気的に接続され、メイン配線から半導体基板の方向に延びるコンタクト構造と、を含む。配線構造の寄生容量には、複数のパラメータが寄与する。製造ばらつきに起因する各パラメータの設計値からの変動量は、所定の範囲で規定される。パラメータ設定部は、各パラメータの変動量を所定の範囲内で複数の条件に設定する。容量算出部は、それら複数の条件のそれぞれにおける配線構造の寄生容量を算出する。感度解析部は、算出された寄生容量に基づいて、各パラメータの変動に対する寄生容量の応答を解析する。 （もっと読む）

【課題】スキャンチェイン上の隣接するＦＦの異なる論理値を持つ頻度が大きくなることでテスト時のＩＲドロップを回避する技術を提供する。
【解決手段】期待値導出処理モジュールＭ１が各ＦＦの論理値を確率伝播の計算または論理シミュレーションの実施によって導出する。グルーピングモジュールＭ２は求めた論理値を参照して検査対象のＦＦをいくつかのグループにグルーピングする。スキャンチェイン構成モジュールＭ３は論理値「１」を取り込む頻度が背反する２つのグループをペアにして、一方を論理反転させて１つのスキャンチェインを構成する。 （もっと読む）

【課題】ＳＯＩ基板における容量結合を減少した集積回路を提供する。
【解決手段】底部半導体層と同じ導電型のドーパントを含む第１のドープされた半導体領域１８及び反対導電型のドーパントを含む第２のドープされた半導体領域２８がＳＯＩ基板の埋め込み絶縁層２０の直下に形成される。第１のドープされた半導体領域１８及び第２のドープされた半導体領域２８は、共にグランド電位に接続されるか、又は底部半導体層への少数キャリアの順方向バイアス注入に基づく過剰な電流を生じるには不十分は電圧、即ち、０．６Ｖ乃至０．８Ｖを越えない電位差を保って底部半導体層に対して順方向バイアスされる。上部半導体の半導体装置内の電気信号により誘起される電荷層内の電荷は第１及び第２のドープされた半導体領域に接続されている電気的コンタクトを介して引き出され、これにより半導体装置内の高調波信号を減少させる。 （もっと読む）

【課題】電力管理回路を備える回路のための高速シミュレーション方法を提供する。
【解決手段】本発明の高速シミュレーション手法は、集積回路の電力供給モジュールの出力ノードを理想電力ノードとして指定し、電力供給モジュールをファンインブロックに指定し、電力ノードに接続された全ブロックをファンアウトブロックに指定する。集積回路のＤＣを初期化し、各時間ステップにて過渡的なシミュレーションを実施する間に、ファンアウトブロックの相互関係を決定し、各ファンアウトブロックのセンシティビティモデルを計算する。電力ノードは理想電力ノードとして指定されるため、各ファンアウトブロックのセンシティビティモデルの結果を電力ノードの総負荷に非同期的に追加できる。総負荷をファンインブロックのために計算された行列にロードし、シミュレーション波形ポイントを出力する。 （もっと読む）

【課題】回路設計において、チップ面積の増大を回避しつつ、故障解析を容易化すること。
【解決手段】回路設計装置４０は、回路の接続情報に基づいて回路に含まれる素子及び配線の配置を決定する。回路設計装置４０は、等価故障集合抽出部１９、重み付け部２１及び配置決定部３２を備える。等価故障集合抽出部１９は、回路において互いに等価故障となる配線（以下「等価故障配線」という。）を要素とする集合（以下「等価故障集合」という。）を１又は２以上抽出する。重み付け部２１は、各等価故障集合又は各等価故障集合に含まれる等価故障配線に対して、各等価故障集合に含まれる要素数（以下「等価故障配線数」という。）が多いものほど大きい重みを付ける。配置決定部３２は、等価故障集合のうちの等価故障配線数が多いものほど、単一縮退故障を含む確率が低くなるように素子及び配線の配置を決定する。 （もっと読む）

【課題】半導体集積回路の電源ノイズを所定の許容範囲内に抑制するに必要なデカップリング容量を効率的に配置する。
【解決手段】設計装置は、初期見積部と概略電源ノイズ解析部とレイアウト設計部と詳細見積部と詳細電源ノイズ解析部とレイアウト調整部とを備える。初期見積部は、全体の消費電流およびオンチップ容量の概略値を見積る。概略電源ノイズ解析部は、見積られた概略値に基づいて、集中定数回路モデルによりモデル化して電源ノイズ解析を行い、電流容量比を算出する。レイアウト設計部は、電流容量比に基づいて、配置領域が分割された所定の領域毎にセルの配置を行う。詳細見積部は、所定の領域毎に集中定数回路モデルによりモデル化して所定の領域毎の消費電流およびオンチップ容量の詳細値を見積る。詳細電源ノイズ解析部は、詳細値に基づいて、詳細な電源ノイズ解析を行う。レイアウト調整部は、詳細電源ノイズ解析の結果に基づいて、セルの配置の調整を行う。 （もっと読む）

【課題】回路設計者が自らの回路デザインのために特定のデザインルールを免除する。
【解決手段】集積回路パターンの新規のレイアウトを含む最初のレイアウトパターンを受け取り、パターン適合手段110は、レイアウトパターンを処理し、そして、デザイン適用除外情報に適合する集積回路パターンの特定のパターンを指定する。パターン適合手段110は、マークされ免除されたパターンを有する第２のレイアウトパターンを生成する。デザインルールチェッカー115は続いてマークされたレイアウトパターンを処理し、特定のデザインルールのセットに照らして、第２レイアウトパターンのマークされたパターンを除いた全てについて検証する。デザインルールチェッカー115は、特定のデザインルールのセットに照らして検証されているレイアウトのマークされないパターンのみを有する第３のレイアウトパターンを生成する。 （もっと読む）

【課題】従来技術よりもＤＲＣエラーの少ない（結線率の高い）配線結果を得ることのできる配線設計方法を提供する。
【解決手段】第１配線部分とボンディングワイヤを介して接続された第２配線部分を有したＳｉＰの配線を設計するための配線設計方法であって、第１配線部分又は第２配線部分のＤＲＣエラーの有無を判定し、ＤＲＣエラーが有る場合に該エラーを選択する工程（Ｓ１０１）、選択されたＤＲＣエラーに関する複数のネットを特定する工程（Ｓ１０３）、特定されたネットの配線を引き剥がす工程（Ｓ１０４）、特定されたネットのボンディングワイヤ割り当てを変更する工程（Ｓ１０５）、特定されたネットをＤＲＣエラーが生じないように再配線する工程（Ｓ１０６）、再配線の結果を受け入れるか否かを判断する工程（Ｓ１０７）、を有する。 （もっと読む）

【課題】配線上の単位となる小領域の数の増大を抑えつつ、配線領域を単一の配線ルールが適用される小領域への分割を行い、自動配線を実施するための技術を提供する。
【解決手段】最初に生成された１次Ｇセル（第１分割領域）１２０３は、内部にある特殊ルール領域１２０２の頂点により２次Ｇセルに分割する（Ｓ１１〜１５）。同じ配線ルールが適用される２次Ｇセルは、横方向のマージ、続く縦方向のマージにより１つにする（Ｓ１６〜１８）。それにより、単一の配線ルールが適用されるようにしつつ、２次Ｇセルの数を抑える。マージ終了後の２次Ｇセルが第２分割領域に相当する。 （もっと読む）

【課題】段差パターンに起因するパターン形成不良領域を、段差パターンレイアウト面内で正確かつ短時間に算出する露光不良領域算出方法を得ること。
【解決手段】基板上の段差パターンとしてゲートＧ１を形成した後、ゲートＧ１よりも後にピラーパターンＰを形成するとピラーパターンＰがパターン形成不良となる領域を不良発生危険度マップ２１として算出するために、基板面内でのゲートＧ１のパターンからの距離と露光不良領域となる可能性に関する情報との対応関係と、ゲートＧ１のパターン形成に用いたレイアウトと、を用いる。 （もっと読む）

【課題】回路シミュレーションの精度を向上する。
【解決手段】回路シミュレーション装置３０は、集積回路のレイアウトデータから、対象ＭＯＳトランジスタ１１のゲート１２と対象ＭＯＳトランジスタ１１に隣接するＭＯＳトランジスタ１５、１６のゲート１７、１８との間のゲート間隔Ｓｓ、Ｓｄを抽出し、抽出されたゲート間隔Ｓｓ、Ｓｄから対象ＭＯＳトランジスタ１１のトランジスタモデルパラメータｖｔｈ０’を算出するパラメータ算出手段と、算出されたトランジスタモデルパラメータｖｔｈ０’を用いて前記集積回路の回路シミュレーションを行う回路シミュレーション手段とを備える。 （もっと読む）

【課題】半導体集積回路のレイアウト設計において、バックバイアス制御のためのＴＡＰセルを用いる場合であっても、他のマクロセルやスタンダードセルを効率よく配置し、効率の良い配線を行い、ＥＣＯによる改訂時の制約にはならず、信号配線とのショートやデザインエラーを発生させない設計とする。
【解決手段】本発明は、半導体集積回路のレイアウト設計に用いられるマクロセルライブラリに、ファンクション機能を内部に備えた、バックバイアス機能を構成するためのファンクションＴＡＰセルを格納しておく工程を含む半導体集積回路レイアウト設計方法である。 （もっと読む）

【課題】フローティングな状態のダミーパターンの発生抑止と、半導体装置の配線層のパターン密度の均一化との両立を容易化する。
【解決手段】半導体装置の設計装置は、半導体装置のレイアウトデータからダミーパターンを生成する層の配線パターンを抽出する。次に、半導体装置の設計装置は、前記配線パターンから固定電位パターンを抽出する。次に、半導体装置の設計装置は、前記固定電位パターンを取り除いたパターンを反転させ、かつ、反転前のパターンと反転後のパターンとの間に間隙が生じるようにしたダミーパターンを生成する。次に、半導体装置の設計装置は、前記ダミーパターンと、下層又は上層の固定電位パターンとを層間接続する。最後に、半導体装置の設計装置は、前記ダミーパターンデータ及び前記層間接続データを前記レイアウトデータに合成する。 （もっと読む）

【課題】回路変更後の配線パターンを考慮しつつ回路変更時の改版層数を減らし、回路変更のコストを削減するようにした半導体集積回路の設計方法及び設計装置を提供することを目的とする。
【解決手段】上記課題は、半導体集積回路の設計を行う設計装置による設計方法であって、前記設計装置が、ネットリストから複数の配線層にまたがって接続されるセル間の接続情報を抽出する抽出手順と、前記セルの配置データと前記セル間の配線の形状を示す配線形状データとを含む物理データを読み込む読込手順と、前記複数の配線層のうち、最下層の配線層の前記接続情報と前記物理データとに基づき追加セルの配置位置を決定する決定手順と、を実行する設計方法により達成される。 （もっと読む）

【課題】レイアウトパターン修正による遅延変動を正確に見積もる。
【解決手段】本発明に係る半導体回路設計装置は、パターン修正部１と、パターン変更抽出部２と、相関関係データベース３と、遅延変動見積もり部４と、タイミング検証部５と、比較判定部６と、タイミング再検証部７と、を備えている。予め相関関係データベース３に格納されたパターン変更の種類ごとに分類された変動量と遅延変動の相関関係情報を用いて遅延変動値を見積もるため、レイアウトパターン修正後に再度のタイミング検証が必要かどうかを短時間で判別できる。その結果、遅延変動値が余裕度を超えない場合は再度のタイミング検証を行わずにすむので、設計時間を短縮できる。すなわち、本実施形態によれば、レイアウトパターン修正による遅延変動を正確に見積もることができ、タイミングの再検証を行う頻度を削減できる。 （もっと読む）