【課題】 ＭＯＳトランジスタなどの回路素子を共有部分を介して連続接続してなるマルチ素子回路を含む半導体集積回路に係る回路図を設計するのに好適な回路図設計装置、回路図設計プログラム及び回路図設計方法を提供する。
【解決手段】 回路図設計装置１００を、レイアウトされた回路図や選択画面から回路記号を選択する回路記号選択部１２と、表示情報に基づき回路図の表示制御を行う回路図表示制御部１６と、パラメータ設定可能な回路記号に対してマルチ素子回路を生成するためのパラメータを設定するパラメータ設定部１８と、予め設定されたルールと回路記号に対して設定されたパラメータとに基づきマルチ素子回路の接続関係情報を生成する接続関係情報生成部２０と、予め設定された表示方法のルールに基づきマルチ素子回路の回路記号の表示情報を生成する回路表示情報生成部２２とを含んだ構成とした。 （もっと読む）

【課題】少ない情報で波形ライブラリの作成を可能にし、かつ、小さな波形ライブラリで高い計測分解能を達成する。
【解決手段】プロセスパラメータを変化させてパターンの断面形状をシミュレーションにて予測し、予測した断面形状から分光波形をシミュレーションにて算出し、各プロセスパラメータに対応づけることにより波形ライブラリを形成する。該波形ライブラリを参照することにより、所望の形状が得られるように設定されたプロセスパラメータを用いて実際に作成された計測対象としてのパターンから実際に取得した分光波形に対応する最適なプロセスパラメータを算出し、得られた最適なプロセスパラメータに対応する最適なパターン断面形状を生成して計測を行う。 （もっと読む）

【課題】 ＭＯＳトランジスタなどの回路素子を共有部分を介して連続接続してなるマルチ素子回路を含む半導体集積回路に係る回路図を設計するのに好適な回路図設計装置、回路図設計プログラム及び回路図設計方法を提供する。
【解決手段】 回路図設計装置１００を、シンボル回路図や選択画面から回路シンボルを選択する回路記号選択部１２と、回路図の表示制御を行う回路図表示制御部１８と、パラメータ設定可能な回路シンボルに対してマルチ素子回路を生成するためのパラメータを設定するパラメータ設定部２０と、設定されたパラメータが正しいか誤りかを判定するパラメータ判定部２２と、パラメータの設定内容に誤りがあるときに正しい設定内容に修正するパラメータ修正部２４と、予め設定されたルールと回路シンボルに対して設定されたパラメータとに基づきマルチ素子回路の接続関係情報を生成する接続関係情報生成部２６と、を含んだ構成とした。 （もっと読む）

【課題】回路パターンの上に形成される薄膜の膜厚をより正確に予測し得る膜厚予測方法を提供する。
【解決手段】膜厚予測方法にあっては、第２の被処理層の断面形状に関する第１の実測データベース、回路パターンの周辺長と第２の被処理層の厚さとの関係に関する第２の実測データベース、第２の被処理層の平坦化レートに関する第３の実測データベース、第２の被処理層の基準膜厚Ｔ_blkを予め求めておき、基板の上に形成すべき第１の被処理層を所定の大きさの碁盤目状のメッシュに区切り、各メッシュ（ｉ，ｊ）におけるパターン面積率α_ij、回路パターンの周辺長Ｌ_ij、第２の被処理層の初期厚さＴ_{2_INI_ij}、基準膜厚Ｔ_blk、第１の実測データベース、第２の実測データベース及び第３の実測データベースに基づき、第２の被処理層の初期膜厚予測値Ｐｒ_ij及び第２の被処理層の平坦化量Ｈ_ijを求め、第２の被処理層を平坦化した後の第２の被処理層の膜厚を予測する。 （もっと読む）

【課題】クロストーク解析において、クロストークエラーの発生確率を考慮し、発生確率がゼロ、または極めて低いクロストークエラーをクロストーク対策の対象外とする。
【解決手段】データベースからレイアウトデータを読み込み、各配線の対接地容量と配線間カップリング容量と計算する。また、レイアウトデータのネットからクロストーク解析対象となるビクティム配線を抽出し、抽出した各ビクティム配線に対してアグレッサ配線の本数を求める。その後、クロストークノイズ値を計算した後、アグレッサ本数別エラーしきい値テーブルを読み込み、該アグレッサ本数に応じたエラーしきい値を抽出し、該エラーしきい値と算出したクロストークノイズ値との比較を行い、エラー判定を行う。このように、アグレッサ本数に応じたエラーしきい値を設定することにより、真のエラーを摘出することが可能となる。 （もっと読む）

【課題】半導体装置の設計方法で、信号配線チャネルを確保するとともに処理のやり直しを抑制すること。
【解決手段】設計装置は、ステップ４１において、半導体装置のコア領域に対してパワーユニットを設定し、パワーユニットに含まれるセルの消費電流値に基づいて当該パワーユニットにおける消費電流値を算出する。そして、消費電流値、及び第１電源線の抵抗モデルの抵抗値に基づいて、電源電圧の供給元から第１電源線のパワーユニットに対応する第１設定位置までの第１電圧降下量を算出する。そして、消費電流値、第１電圧降下量、及び第１配線層とは異なる第２配線層に含まれる第２電源線のパワーユニットに対応する第２設定位置に設定される許容電圧降下量に基づいて、第２設定位置に対応するコンタクト抵抗値を算出し、第１電源線と第２電源線とを接続するビアの抵抗値、及びコンタクト抵抗値の比較に基づいて、パワーユニットにおけるビア数を算出する。 （もっと読む）

【課題】ＩＲドロップの発生を抑えることができたが、スキャンテストのテスト時間が増加してしまうという課題があった。
【解決手段】スキャンサブチェーンと、スキャンチェーン選択回路と、スキャンシフト入力端子とを具備するスキャンテスト回路によって解決することができる。スキャンサブチェーンは、同一の第１種のグループに属するスキャンサブチェーンのそれぞれが、異なるスキャンシフト入力端子に接続され、かつ、異なる第１種のグループに属するスキャンサブチェーンが、一のスキャンシフト入力端子に並列に接続されている。スキャンチェーン選択回路は、同時にスキャン動作するスキャンサブチェーンが、いずれかの第１種のグループに属するものとなるように、スキャンサブチェーンを制御する。同一の第１種のグループに属するスキャンサブチェーンの全てが同時にスキャン動作しても、ＩＲドロップの許容値が満たされている。 （もっと読む）

【課題】光学式欠陥検査に適した配線パターンを自動生成できるようにする。
【解決手段】配線パターンを自動生成に必要な情報を取得する情報取得手段４ａと、前記情報取得手段４ａが取得した各情報を基に、各パッド間を全て同角の配線で接続するために必要となる補正量を算出する補正量算出手段４ｃと、一方のパッド群における各パッドからは基準方向に対して同角で傾斜する配線が延び、他方のパッド群における各パッドからは前記補正量算出手段が算出した補正量の分だけ前記基準方向との直交方向に配線が延びるように、各パッド間を導通させる配線のレイアウトパターンを決定する配線処理手段４ｄと、を備えて配線パターン生成装置を構成する。 （もっと読む）

【課題】ＳＰＩＣＥやＩＢＩＳに関する専門知識を有していなくても、不特定条件下の素子の特性を得ること。
【解決手段】解析装置１００は、入力受付部１６０ａが解析対象となる素子（回路）の解析条件を含んだ入力情報を受け付け、解析ＳＰＩＣＥファイル作成部１６０ｄが入力情報に基づいて解析ＳＰＩＣＥファイル１５０ｄを作成し、解析ＳＰＩＣＥファイル実行部１６０ｅが、解析ＳＰＩＣＥファイル１５０ｄを実行することにより、素子の特性を解析する。 （もっと読む）

【課題】本発明による半導体集積回路の設計方法、設計プログラムによれば、信頼性の高い累積故障確率の計算を行なうことができる。
【解決手段】本発明による半導体集積回路の設計方法は、半導体集積回路のレイアウト情報に基づいて、半導体集積回路全体のゲート面積を算出するステップと、経時絶縁破壊に対する累積故障確率を算出するステップと、累積故障確率を用いて半導体集積回路全体の累積故障確率を算出するステップとを具備する。 （もっと読む）

【課題】上地層における信号配線を妨げることなく電源配線パターンの強化を行うことができる、半導体集積回路及び半導体集積回路のレイアウト方法を提供する。
【解決手段】論理素子が設けられた下地層と、前記下地層上に設けられた上地層とを備える半導体集積回路のレイアウト方法において、前記上地層に複数本に延びる電源配線をレイアウトし、電源配線データを生成するステップと、前記下地層に前記論理素子をレイアウトし、論理素子データを生成するステップと、前記電源配線データ及び前記論理素子データに基づいて、前記下地層に、導電性である電源強化用パターンをレイアウトし、電源強化用パターンデータを生成するステップとを具備し、前記電源強化用パターンデータを生成するステップは、前記電源強化用パターンを、前記下地層における前記論理素子がレイアウトされていない領域に、前記複数本に延びる電源配線パターン同士が接続されるようにレイアウトするステップを備えている。 （もっと読む）

【課題】 本発明の課題は、電源のオン・オフのタイミングの異なる複数のセルアレイ領域を伝播する信号のタイミングを最適化することを目的とする。
【解決手段】 上記課題は、異なる電源制御のタイミングを有する複数のパワードメインにおいて伝播する信号のタイミングエラーを検出するエラー検出手段と、前記信号が伝播する経路におけるエラーセルに対する隣接パワードメインと該エラーセルが配置されているパワードメインとの電源制御のタイミングに基づいて該隣接パワードメインに挿入するためのセル種別を決定するセル種別決定手段と、前記セル種別決定手段によって決定されたセル種別のセルを該隣接パワードメインに挿入配置するセル挿入配置手段とを有する回路設計装置により達成される。 （もっと読む）

【課題】ＳＲＡＭ等のメモリセルを構成するトランジスタの不良を大幅に低減するトランジスタの設計方法を提供する。
【解決手段】半導体ウエハのＴＥＧに形成された測定用トランジスタを用いて定ストレス時間でのＮＢＴＩ劣化量ばらつきを評価し、ｍｅｄｉａｎ（中央値）値を取得する（Ｓ１０１）。測定用トランジスタは、ＴＥＧに形成された４０個程度のＴＥＧトランジスタが並列接続された構成からなる。そして、ＮＢＴＩ劣化量ｍｅｄｉａｎ値評価をストレス電圧を変えて行い（Ｓ１０２）、定ストレス時間におけるＮＢＴＩ劣化量ｍｅｄｉａｎ値の加速性から実使用電圧におけるＮＢＴＩ劣化量ｍｅｄｉａｎ値（ΔＶｔｈｃ）を取得する（Ｓ１０３）。続いて、ＮＢＴＩ劣化量の時間変化の傾きｎを用いて、１０年後のＮＢＴＩ劣化量を予測し（Ｓ１０４）、そのＮＢＴＩ劣化量を考慮して、ＳＲＡＭなどにおけるＲｅａｄ Ｖｔｈ Ｃｕｒｖｅを設計する（Ｓ１０５）。 （もっと読む）

【課題】必要な箇所に確実にエラー発生回路を配置する。また、ハードウェア回路の規模の増大を防止する。
【解決手段】回路設計装置１は、設計データ格納部２と、抽出部３と、回路配置部４とを有している。設計データ格納部２は、回路の設計データを格納する。抽出部３は、設計データ格納部２に格納されている設計データから、出力エラーチェックをするための機能を有する保護回路５、６を抽出する。回路配置部４は、抽出部３によって抽出された保護回路５、６にエラー検証用の検証用信号を供給するための信号供給用回路４ａを配置し、信号供給用回路に選択的に検証用信号を供給するアクセス制御回路４ｃを配置する。 （もっと読む）

【課題】論理設計の段階では共用回路を各回路ブロックに配置し、その後レイアウト設計に即した実装回路に簡単に変換すること。
【解決手段】論理設計の段階において、設計者は複数の回路ブロックに回路Ｚを配置して設計を行う。その後、レイアウト設計に即した実装回路に変換する際、制御部が回路設計プログラムを読み出して実行することにより、制御部は回路Ｚを共用回路Ｚとして各回路ブロックの共通層に配置し、各回路ブロックから回路Ｚを削除する。そして制御部は回路ブロックと共用回路Ｚの配線を行う。 （もっと読む）

【課題】信号線間のカップリング容量を低減する。
【解決手段】レイアウト設計方法は、複数の回路ブロックＢＬＫ間に跨る複数の信号のうち、相補信号からなる複数のペアを抽出する工程と、上記ペアの各々をツイストさせて配線する工程とを含む。 （もっと読む）

【課題】本発明の課題は、内部回路の待機時消費電力を抑制するための電源制御回路を用いて半導体集積回路内の電源接続・切断を行った際に半導体集積回路内に発生する電源ノイズを解析することを目的とする。
【解決手段】上記課題は、半導体集積回路のレイアウトの前段階で、電源制御回路を用いた該半導体集積回路の内部回路の電源の接続及び切断時に発生する電源ノイズを算出する電源ノイズ算出手段と、前記算出された電源ノイズが第一基準値以下であるか否かを判定する基準値判定手段とを有するノイズ解析装置により達成される。 （もっと読む）

【課題】半導体集積回路の設計の早い段階で遅延改善を行うことができ、しかも、回路素子間の配線の自己発熱による温度上昇を考慮して回路素子間の配線の正確な抵抗値を求めることができ、これにより配線に対するリピータ挿入による遅延削減を効果的に行う。
【解決手段】素子配置配線装置１００において、半導体集積回路の各配線の平均温度を考慮して該各配線での信号遅延時間を導出する信号遅延時間導出手段１０１と、該各配線での平均温度を考慮した信号遅延時間に基づいて、該配線に該配線での信号遅延時間が低減されるよう挿入されるリピータセルの最適サイズおよび最適個数を決定するリピータ最適値決定手段１００ａとを備え、半導体集積回路の基本レイアウトを、該リピータセルの挿入が必要な配線に、該決定されたサイズのリピータが該決定された個数だけ挿入されたレイアウトに変更する。 （もっと読む）

【課題】電源ピンの配置場所を短時間で決定すること、および完成した回路の、ノイズによる誤動作やタイミングマージンの減少を防止すること。
【解決手段】入力受付手段２は、電源端子に電圧を供給することにより発生するノイズ種別の入力および電源端子に印加する電圧の極性の入力を受け付ける。経路特定手段３は、入力受付手段２によって受け付けられたノイズ種別および電圧の極性に基づいて、受け付けた極性の電圧を電源端子に供給した場合に、受け付けたノイズ種別のノイズが発生する半導体装置内の電流経路を特定する。算出手段４は、所定の配置箇所に電源端子を配置した場合に、経路特定手段３によって特定された電流経路に応じて他の各信号配線に発生するノイズの量をそれぞれ算出する。表示手段５は、算出手段４の算出結果に基づいて、各信号配線へのノイズの影響を低減できる電源端子の配置箇所を表示する。 （もっと読む）

【課題】配線幅やビアの個数がＥＳＤサージが印加されたときに流れる電流に対して充分であるかを検証する際に、ＥＳＤサージが印加されたときの電流の振舞いを簡便に再現するための技術を提供する。
【解決手段】レイアウト検証装置が、半導体集積回路の回路図に対応する回路図データ１１から、前記回路図に対して変更が行われた変更後回路図に対応する変更回路図データ１２を生成する回路図エディタと、変更回路図データ１２に対して回路シミュレーションを行う回路シミュレータと、前記回路シミュレーションの結果と前記半導体集積回路のレイアウトパターンを示すレイアウトデータとから、前記半導体集積回路の配線の配線幅及び／又はビアの数の適正さを検証する検証ツール（レイアウト・回路図照合ツール、抵抗網抽出ツール、及び配線／ビア検証ツール）とを具備している。 （もっと読む）