【課題】製造工程の異なるセルを混在して配置する場合に、面積を大きくせずに配置する半導体集積回路のセル自動配置方法、自動配置装置、及びそれらのプログラムを提供する。
【解決手段】複数種類のセルの内、一種類のセルに同一種類のセルが隣接配置可能であり、異なる種類のセルの隣接配置が不可能な大きさの第１の外形を設定し、上記その他の種類のセルには、第１の外形が設定されるセルを含めセルの種類に係わらずセルを隣接配置することが可能なより大きい外形を設定するセル外形設定工程と、セル外形設定工程で設定した外形を有するセルを用いて複数種類のセルを自動配置するセル自動配置工程と、を備える。 （もっと読む）

【課題】詳細な設計レイアウトを実行する前の回路設計の自動最適化において、設計制約違反の確率を事前に判定して、実装時の誤りを低減する。
【解決手段】第１の回路設計の実装において、起こりうる設計制約違反の確率分布を決定する手段と、該決定手段の設計制約違反の確率分布に基づいて、前記第１の回路設計の１以上の部分を修正する手段とを含む。 （もっと読む）

標的デバイス上でシステムを設計するための方法を開示する。システム内の第１の複数の構成要素は、基準に基づいてコンピュータ支援設計（ＣＡＤ）ツールによって配置されるように割り当てられる。システム内の第２の複数の構成要素は、基準に基づいてハードウェア配置ユニットによって配置されるように割り当てられる。ＣＡＤツールおよびハードウェア配置ユニットからの配置結果は、標的デバイス上のシステムに対する配置解決法を生成するために使用される。他の実施形態が説明され、請求される。
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【課題】メインメモリセルアレイの不良セルをスペアセルアレイで救済する救済方法を算出する時間を短縮すること。
【解決手段】複数の制約条件から１つの制約条件を選択するステップと、その１つの制約条件に基づいて複数の救済方法を算出するステップと、その複数の救済方法から選択された最適救済方法に基づいて、スペアカラム３−１〜３−４によりメインメモリセルアレイ２を救済するステップとを備えている。このとき、その複数の制約条件は、算出される複数の救済方法の個数が互いに異なるように、形成されている。このような半導体装置製造方法によれば、その不良セルが比較的に少ないと推測されるときに、比較的厳しい制約条件を選択することができ、その結果、このような半導体装置製造方法によれば、その複数の救済方法をより高速に算出することができ、テストの時間を短縮することができる。 （もっと読む）

【課題】迅速かつ精度よくパルス幅エラーを解消することが可能な半導体装置の製造方法を提供する。
【解決手段】半導体装置の設計工程において、クロック信号の立ち上がり及び立ち下がりの遅延量を別々に調整することでクロック信号のパルス幅を調整するパルス幅調整回路を含む回路ブロックを配置し（ステップＳ２）、パルス幅を検査し（ステップＳ７，Ｓ８）、パルス幅に異常が検出された場合、パルス幅調整回路によりパルス幅を調整する（ステップＳ９）。 （もっと読む）

【課題】配線性の低下を最小限に抑えながら、信号の特性インピーダンスの変化を抑制する。
【解決手段】ビアＶに近接する特定信号配線Ｗｈがある場合、該特定信号配線Ｗｈを含む配線の配線性を評価すべき領域ＥＲの一端ＬＰを、特定信号配線Ｗｈの輪郭線Ｅ１〜Ｅ４のうちビアＶに対向する側の輪郭線Ｅ４に一致させた上で、評価関数の値を求める。 （もっと読む）

【課題】ある程度の精度を保ちながらレイアウトデータから寄生素子の寄生値を抽出する時間を短縮することを可能とする。
【解決手段】寄生素子の抽出システムは、半導体装置のレイアウトを構成する各配線層を所定の基準に基づいて上層配線層と下層配線層とに分類する分類部と、上層と下層の配線層を接続するビアを示すマーカーを生成するマーカー生成部と、第１の基準に基づいて上層配線層の寄生素子を抽出することにより上層寄生素子リストを生成する上層寄生素子リスト生成部と、第１の基準と異なる第２の基準に基づいて下層配線層の寄生素子を抽出することにより下層寄生素子リストを生成する下層寄生素子リスト生成部と、マーカーを用いて上層寄生素子リストと下層寄生素子リストとを結合することによりレイアウトの寄生素子リストを生成する寄生素子リスト生成部とを備える。 （もっと読む）

【課題】集積回路設計時における解析精度の低下、を抑制すること。
【解決手段】回路の配置及び接続関係を表す設計データと、対となる素子に対して入力されるクロックの許容される遅延差を表すクロックスキュー値を含むタイミング制約データと、を記憶した記憶手段と、上記設計データ及び上記タイミング制約データを読み出すデータ読み出し手段と、上記設計データにて表わされる回路に配置された上記対となる素子間に対応して設定された上記クロックスキュー値を上記タイミング制約データから取得するクロックスキュー値取得手段と、上記設計データに基づいて上記対となる素子間における遅延時間を算出すると共に、当該対となる素子間について上記取得したクロックスキュー値と上記算出した遅延時間とを用いて、上記対となる素子間が予め設定された設計要求を満たすか否かを表すスラック値を算出するスラック算出手段と、を備える。 （もっと読む）

【課題】ＴＡＴを短縮すること。
【解決手段】本発明では、チップレイアウトデータ（２２）に含まれる複数のゲートのうちの、アンテナ違反であるアンテナ違反ゲート群を表すアンテナ違反情報（２０）をエラー残箇所ライブラリ（１６）に格納する。チップレイアウトデータ（２２）に対してリソグラフィシミュレーションを実施し、フォトレジスト露光後の予想レイアウトデータ（２３）を生成する。エラー残箇所ライブラリ（１６）を参照して、予想レイアウトデータ（２３）に含まれる複数のゲートのうちの、アンテナ違反情報（２０）が表すアンテナ違反ゲート群を選択する。アンテナ違反ゲート群の各々の面積に対して、そのアンテナ違反ゲート群に接続される配線の面積との比を示す算出値を算出する。その算出値が第１設定値から第２設定値の範囲である場合、アンテナ違反ゲート群の大きさを調整する。 （もっと読む）

【課題】ストレスマイグレーションにより発生する不良を容易に減少させることを図ること。
【解決手段】設計支援装置は、設計対象回路の回路情報１００内の対象配線１０１の面積と当該対象配線１０１と他層の配線とを接続するビアの個数に基づいて、ビア１個あたりの対象配線１０１の面積が所定の規格値より大きいか否かを判断する。ビア１個あたりの対象配線１０１の面積が所定の規格値より大きい場合、設計支援装置は、対象配線１０１を分割し、他層の配線を介して分割された後の配線間を接続することでビアの個数を増加させ、ビア１個あたりの対象配線１０１の面積を小さくすることができる。 （もっと読む）

【課題】 本発明の課題は、半導体集積回路の論理回路をシミュレーションするする装置に関し、特に、ハードウェアとソフトウェアとの協調動作によって論理回路を検証することを目的とする。
【解決手段】 上記課題は、評価回路の論理回路部を表すハードウェアと、前記評価回路の動作モデルとして機能する動作モデル部とを用いてシミュレーションする協調シミュレーション装置であって、前記ハードウェアは、該ハードウェア内部で検出した信号の変化毎に生成した第1番号を、該信号の変化を前記ソフトウェアに通知するデータに付加する第１番号付加手段を有し、前記動作モデル部は、受信した前記データの前記第1番号と、第１期待値とを比較する比較手段として機能することにより達成される。 （もっと読む）

【課題】第１配線の端部に金属膜を埋め込みやすくする。
【解決手段】この半導体装置の設計方法は、配線データ生成工程（ステップＳ２０）、第１補正後データ生成工程（ステップＳ４０）、及びＯＰＣ処理工程（ステップＳ６０）を備える。配線データ生成工程（ステップＳ２０）では、第１配線を設計し、第１配線のレイアウトおよび形状を示す配線データを生成する。第１補正後データ生成工程（ステップＳ４０）では、第１の補正ルールに従って、第１配線データに、第１配線の端部を少なくとも幅方向に太らせるための第１の補正パターンデータを付加して第１補正後データを生成する。ＯＰＣ処理工程（ステップＳ６０）では、第１補正後データに、第２の補正ルールに従って光近接効果補正（Optical Proximity Correction：ＯＰＣ）を行い、ＯＰＣ処理後データを生成する。 （もっと読む）

【課題】 本発明の課題は、非同期クロック間のデータ伝播において、複数の信号が再収斂される受信側の再収斂信号に伝播障害が発生しない回路構造であるか否かを判断可能な回路検証方法を提供することを目的とする。
【解決手段】 上記課題は、回路検証装置における回路検証方法であって、該回路検証装置が、一の再収斂信号に収斂される複数の信号の前記信号変化の組み合わせ毎に、変化タイミングの違いによる再収斂ポイントの論理値を算出する信号値算出手順と、前記変化タイミングの違いにより前記再収斂ポイントの論理値が異なる前記信号変化の組み合わせに対して、受信側クロックの１クロックサイクル内で信号変化の発生を検証するための検証プロパティを作成する検証プロパティ作成手順と、を実行することにより達成される。 （もっと読む）

【課題】半導体集積回路の設計作業の効率化を図ること。
【解決手段】本生成手法では、対象回路のレイアウト領域上に、モニタパス内の複数のＦＦを所定の配置間隔で配置する。そして、対象回路のレイアウト領域上に、対象回路内の回路素子群を配置するとともに、モニタパス内の回路素子群のＦＦを除く残余の回路素子を配置する。このあと、レイアウト上に配置されている回路素子間を配線して、ユーザ回路およびモニタパスを生成する。つぎに、ユーザ回路のＳＴＡを実行し、さらに、モニタパスのＳＴＡを実行する。そして、ユーザ回路のタイミング解析結果Ｒ１とモニタパスのタイミング解析結果Ｒ２とを比較分析して、対象回路内で発生しているタイミングエラーの原因を特定する。 （もっと読む）

【課題】配線領域を無駄なく使用することが可能な配線レイアウト方法及び配線レイアウト装置を提供することを目的とする。
【解決手段】配線層上に設けられたグリッド線に沿って配線レイアウトを行う配線レイアウト装置であって、信号線端部の突き出し部分の長さに基づいて決定されるグリッド幅となるように、前記配線層毎にグリッド線をグループ分けして複数のグループを設定するグループ設定手段と、前記配線層毎に、選択順に従って前記グループを選択して、信号線の配線をレイアウトする配線手段と、を有する。 （もっと読む）

【課題】デバイス特性の変化量に依存することなく、ユーザにとって見やすいシミュレーション結果を出力する。
【解決手段】デバイス特性出力装置１０は、デバイス特性の実測データ、デバイス特性のターゲットを示すターゲットデータ、及びデバイス特性のシミュレーション結果を示す第１シミュレーションデータの入力を受け付ける入力部１４ａと、実測データとターゲットデータとの関係を示すリファレンスデータを生成するリファレンスデータ生成部１４ｂと、リファレンスデータに基づいて、第１シミュレーションデータを異なるスケールで表される第２シミュレーションデータに変換する変換部１４ｃと、第２シミュレーションデータを出力する出力部１４ｅと、を備える。 （もっと読む）

【課題】ＧＵＩ機能を利用しスタティックノイズの改善を効率よく行なえるようにする。
【解決手段】ノイズチェック結果に基づき回路設計を行なうものであって、表示部３０と、前記表示部３０の制御を行なう表示制御部と、注目配線を指定する指定部と、前記指定部によって指定された前記注目配線のノイズチェック対象となる配線区間を有する全ての配線を、影響配線として、配線結果を保持するデータベースから抽出する影響配線抽出部とを有している。そして、前記表示制御部は、前記注目配線と前記影響配線抽出部によって抽出された前記影響配線とを前記表示部３０で表示する制御を行なう。 （もっと読む）

【課題】 複数のテストデータを準備することなく、検証プログラムをテストすることができるテストデータを生成する技術を提供する。
【解決手段】 テストデータ生成方法は、第１平面データ生成工程と第２平面データ生成工程とテストレイアウトデータ生成工程とを備える。第１平面データ生成工程は、夫々が各レイヤに対応している擬似レイヤを有する擬似レイヤ群が一つの平面上に規則的に配置された第１平面データを生成する。第２平面データ生成工程は、擬似レイヤ群が他の一つの平面上に規則的に配置された第２平面データであり、第１平面データと重ね合わせたときに第２平面データ上の各擬似レイヤが第１平面データ上の各擬似レイヤと重なる第２平面データを生成する。テストレイアウトデータ生成工程は、第１平面データと第２平面データとが重なり合ったレイアウトデータを含むテストレイアウトデータ７０を生成する。 （もっと読む）

【課題】異なるセル列に配置されたセル間をセル間の配線に用いられる配線層を用いずにセル内配線に用いられる配線層を用いて配線する半導体装置及び半導体装置の製造方法を提供する。
【解決手段】スタンダードセルが並べて配置されたセル列であって、互いに平行に列が延びる方向の辺で接して配置された第１及び第２のセル列を備え、第１のセル列に配置された第１のセルの入力配線、出力配線、入出力配線のいずれかの配線である第１の入出力機能配線が、第２のセル列に配置された第２のセルの第２の入出力機能配線と同一の配線層で接続されている。 （もっと読む）

【課題】対象回路内のセルごとに当該セルの遅延時間を適正化することが可能な遅延時間の補正係数および出力スルーの補正係数を当該対象回路の遅延時間の算出前に用意して遅延時間の見積もり精度の向上化を図ること。
【解決手段】設計支援装置は、駆動能力の値と、集中定数容量の値と、集中定数容量の一部の値である入力容量の値と、を回路モデルに設定し、当該回路モデルをシミュレータに与え、当該シミュレータの模擬により得られた当該回路モデルの第２の遅延時間および第２の出力スルーをシミュレータから取得し、駆動能力の値および集中定数容量の値に基づく回路モデルの第１の遅延時間と第２の遅延時間との相対的な評価値を算出して遅延時間の補正係数とし、駆動能力の値および集中定数容量の値に基づく回路モデルの第１の出力スルーと第２の出力スルーとの相対的な評価値を算出して出力スルーの補正係数とする。 （もっと読む）