半導体装置製造方法および半導体装置
【課題】メインメモリセルアレイの不良セルをスペアセルアレイで救済する救済方法を算出する時間を短縮すること。
【解決手段】複数の制約条件から1つの制約条件を選択するステップと、その1つの制約条件に基づいて複数の救済方法を算出するステップと、その複数の救済方法から選択された最適救済方法に基づいて、スペアカラム3−1〜3−4によりメインメモリセルアレイ2を救済するステップとを備えている。このとき、その複数の制約条件は、算出される複数の救済方法の個数が互いに異なるように、形成されている。このような半導体装置製造方法によれば、その不良セルが比較的に少ないと推測されるときに、比較的厳しい制約条件を選択することができ、その結果、このような半導体装置製造方法によれば、その複数の救済方法をより高速に算出することができ、テストの時間を短縮することができる。
【解決手段】複数の制約条件から1つの制約条件を選択するステップと、その1つの制約条件に基づいて複数の救済方法を算出するステップと、その複数の救済方法から選択された最適救済方法に基づいて、スペアカラム3−1〜3−4によりメインメモリセルアレイ2を救済するステップとを備えている。このとき、その複数の制約条件は、算出される複数の救済方法の個数が互いに異なるように、形成されている。このような半導体装置製造方法によれば、その不良セルが比較的に少ないと推測されるときに、比較的厳しい制約条件を選択することができ、その結果、このような半導体装置製造方法によれば、その複数の救済方法をより高速に算出することができ、テストの時間を短縮することができる。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置製造方法および半導体装置に関し、特に、スペアセルを用いてメインセルの不良セルを救済する半導体装置製造方法および半導体装置に関する。
【背景技術】
【0002】
単体メモリ、及びメモリを混載したシステムLSIでは、メインのメモリセルとは別に、スペアのメモリセルを配置することが一般的であり、そのメインのメモリセルに動作不良が生じた場合、その動作不良のメモリセルをスペアのメモリセルで救済し、外見上、全てのメモリセルが正常動作しているように見せ、良品としている。
【0003】
図1は、公知の半導体チップを示している。その半導体チップ101は、8×8のアレイでXアドレスおよびYアドレスが、それぞれ0から7まで存在し、Xアドレスを救済するスペアロウを4本、Yアドレスを救済するスペアカラムを4本有する例である。
【0004】
すなわち、半導体チップ101は、メインメモリセルアレイ102と複数のスペアカラム103−1〜103−4と複数のスペアロウ104−1〜104−4とを備えている。メインメモリセルアレイ102は、複数のセル105−(0,0)〜105−(7,7)を備えている。複数のセル105−(0,0)〜105−(7,7)は、複数のYアドレスと複数のXアドレスとに対応している。すなわち、複数のセル105−(0,0)〜105−(7,7)のうちの各セル105−(x,y)は、その複数のYアドレスのうちの1つのYアドレスyに対応し、その複数のXアドレスのうちの1つのXアドレスxに対応している。複数のスペアカラム103−1〜103−4は、それぞれ、複数のセルから形成されている。その複数のセルは、その複数のXアドレスに対応している。複数のスペアロウ104−1〜104−4は、それぞれ、複数のセルから形成されている。その複数のセルは、その複数のYアドレスに対応している。
【0005】
図2は、このスペアセルによるメインセルの救済を行う流れを示している。その救済は、テスタとトリマーとにより実行される。その救済には、救済を行う専用テスト工程を専用に設けることが普通である。そのテスタは、その専用テスト工程を実行し、すなわち、プローバーを用いて動作不良のメインセルを検出し、そのメインセルの救済に使用するスペアセルの組み合わせ演算を行う(ステップS101)。このとき、スペアセルを使用しても救済することができない半導体チップは、不良となる。そのトリマーは、その結果として得られる救済の組み合わせをトリミング(レーザFuseの切断)等でデバイスに反映させる(ステップS102)。
【0006】
図3は、不良セルを検出する不良検出フローを示している。そのテスタは、Yアドレスを1つずつインクリメントし、Yアドレスが最上位アドレスである7に達した場合、Xアドレスを1つインクリメントし、Yアドレスを0にするというように動作させ、8×8の全アレイに対してテストを行う。個々のメモリセルに対しテストを行い、良品セル/不良セルを判定、その結果をテスタのフェイルメモリへ書き込む。
【0007】
すなわち、そのテスタは、まず、Xアドレスに0を代入し(ステップS111)、Yアドレスに0を代入する(ステップS112)。そのテスタは、半導体チップ101から出力される信号に基づいて、そのXアドレスとYアドレスとに対応するセルが不良セルであるどうかを判別する(ステップS113)。そのテスタは、そのセルが不良セルであるときに(ステップS113、YES)、そのテスタが備えるフェイルメモリにそのXアドレスとYアドレスとの組を書き込む(ステップS114)。
【0008】
そのテスタは、そのセルが良品セルであるときに(ステップS113、NO)、または、ステップS114が終了した後に、そのYアドレスが7であるかどうか判別する(ステップS115)。そのテスタは、そのYアドレスが7でないときに(ステップS115、NO)、そのYアドレスに1を加算した値をそのYアドレスに代入し(ステップS116)、ステップS113〜S115の処理を再度実行する。
【0009】
そのテスタは、そのYアドレスが7であるときに(ステップS115、YES)、そのXアドレスに1を加算した値をそのXアドレスに代入し(ステップS117)、そのXアドレスが7より大きいかどうかを判別する(ステップS118)。そのテスタは、そのXアドレスが7より大きくないときに(ステップS118、NO)、ステップS112〜S117の処理を再度実行する。なお、テストパターンによってはアドレッシングが変更される場合がある。
【0010】
そのテスタは、これらの情報(図2のフローの結果、図3のフローの結果)と、スペアセルの救済方式(各スペアセルが、メインセルのどこの領域を救済できるかという制約)から、救済に使用する最適なスペアセルの組み合わせを求める。すなわち、そのテスタは、図4に示されているように、まず、検出された不良セルの個数が、予め登録されている救済可能ビット数の範囲か否かを救済可否判定する(ステップS121)。そのテスタは、不良セルの個数がその救済可能ビット数以下であるときに、規則性のある不良セルを塊で救済することができるか否かを救済可否判定する(ステップS122)。そのテスタは、不良セルを塊で救済することができるときに、残るランダム性不良に対して、総当たりの考え方で、スペアセルの使用本数が最も少なくなるように救済の組み合わせ(救済解)を求める(ステップS123)。そのテスタは、不良セルの個数がその救済可能ビット数より大きいときに、または、規則性のある不良セルを塊で救済することができないときに、または、ランダム性不良を救済する組み合わせがないときに、救済不可能であると判別する。以上のように救済解を求めるが、ステップS123で総当たりの考え方をするため、組み合わせが多い場合、テスト時間が長くなることがある。
【0011】
特開2001−308151号公報には、製造工程での生産情報やテスト工程でのテスト結果を活用して、半導体装置のテストをより効率的に行い得る半導体装置のテスト方式が開示されている。その半導体装置のテスト方式は、ウェハ状態にてチップ単位でテストを行う半導体装置のテスト方式において、テストの結果を格納しておく生産情報テーブルを備え、チップ毎のテストに際して、前記生産情報テーブルに格納してあるそれまでのテスト結果を参照して一部の処理を省略するか若しくは特定の処理を優先して行うことを特徴としている。
【0012】
特開2002−133897号公報には、不良解析のアルゴリズムを容易に変更可能で、テスト効率の高い半導体測定システムが開示されている。その半導体測定装置は、内蔵するメモリセルアレイを自己診断できる機能と、自己診断したメモリセルアレイの不良セル情報を記憶する不良セル記憶手段を有する半導体装置をテストするための半導体測定装置であって、半導体装置と半導体測定装置を電気的に接続する半導体測定用治具に、上記不良セル記憶手段の不良セル情報に基づいてメモリセルの救済解析を行う不良救済解析手段を設けたことを特徴としている。
【0013】
特開平10−107096号公報には、ビットマスク処理回数と格納可能最大個数とを比較して救済可否判定処理を行うことにより、救済可否判定処理を短時間で行う半導体試験方法が開示されている。その半導体試験方法は、フェイル情報及び前記フェイル情報のアドレスに基づいて、前記フェイル情報がフェイルであるフェイルアドレスについて行方向及び列方向の両ラインで前記フェイルを消去するビットマスク処理手順と、行スペア数と列スペア数との加算値を救済可能処理回数とし、前記ビットマスク処理手順により実行したビットマスク処理回数と前記救済可能処理回数とを比較し、前記ビットマスク処理回数が前記救済可能処理回数を超えたときに救済不可と判定する救済可否判定手順とを備えている。
【0014】
特開平11−111851号公報には、ビットフェイルの救済可否判定処理に要する時間を短くできるリダンダンシ処理装置が開示されている。そのリダンダンシ処理装置は、複数の冗長回路を有する冗長回路付ICの不良個所を、前記冗長回路と置き換えることにより救済することが可能であるか否かを判定する救済可否判定処理を行うための、リダンダンシ処理装置において、救済可能な前記不良個所の配置パターンと、この配置パターンに対応する前記冗長回路の組み合わせとしての救済解とを、予め登録し、前記救済可否判定処理においては、前記登録した配置パターンから実際に発生した不良個所の配置パターンと同一のものを検索して、その同一配置パターンに対応する前記登録した救済解を用いて前記救済可否判定処理を行うための、救済処理用データベースを、格納するデータベース格納手段を、備えることを特徴としている。
【先行技術文献】
【特許文献】
【0015】
【特許文献1】特開2001−308151号公報
【特許文献2】特開2002−133897号公報
【特許文献3】特開平10−107096号公報
【特許文献4】特開平11−111851号公報
【発明の概要】
【発明が解決しようとする課題】
【0016】
スペアセルの使用状況(スペアロウ、スペアカラムの使用本数や、救済元のメインセルの領域情報等)は、製品を生産する中で変化するものと考えられる。例えば、生産初期のプロセスが成熟していない状況と、ある程度の年月を経てプロセスが成熟した状況では、前者のほうがスペアセルの使用本数が多く、後者のほうがスペアセルの使用本数が少ないと考えられる。一方で、スペアセルの救済方式(各スペアセルが、メインセルのどこの領域を救済できるかという制約)は、スペアセルの使用状況にかかわらず、1つの方式で固定されている。以上のような状況では、スペアセルの救済解を演算する際、必要以上の時間を要してしまうことがある。
【0017】
本発明の目的は、メインセルアレイをスペアセルで救済する時間を低減する半導体装置製造方法および半導体装置を提供することにある。
【課題を解決するための手段】
【0018】
以下に、発明を実施するための形態・実施例で使用される符号を括弧付きで用いて、課題を解決するための手段を記載する。この符号は、特許請求の範囲の記載と発明を実施するための形態・実施例の記載との対応を明らかにするために付加されたものであり、特許請求の範囲に記載されている発明の技術的範囲の解釈に用いてはならない。
【0019】
本発明による半導体装置製造方法は、ウェハに形成されている複数の半導体チップのうちのテスト対象半導体チップ(1)(30)が備えている複数のメインメモリセル(17−(0,0)〜17−(7,7))のうちの複数の不良セルが配置される位置を検出するステップと、テスト対象半導体チップ(1)(30)に関する救済情報に基づいて複数の制約条件から1つの制約条件を選択するステップと、その位置とその1つの制約条件とに基づいて複数の救済方法を算出するステップと、その複数の救済方法から選択された最適救済方法に基づいて、テスト対象半導体チップ(1)(30)が備えている複数のスペアメモリセルアレイ(3−1〜3−4)によりその複数の不良セルを救済するステップとを備えている。その複数の救済方法の各々は、その1つの制約条件が満足するようにその複数のスペアメモリセルアレイ(3−1〜3−4)をその複数の不良セルに割り当てる組み合わせを示している。その複数の制約条件は、その複数の制約条件のうちの第1制約条件が満足するように算出された複数の救済方法の個数がその複数の制約条件のうちのその第1制約条件と異なる第2制約条件が満足するように算出された複数の救済方法の個数より小さくなるように、形成されている。このような半導体装置製造方法によれば、その不良セルが比較的に少ないと推測されるときに、比較的厳しい制約条件を選択することができる。その結果、このような半導体装置製造方法によれば、その複数の救済方法をより高速に算出することができ、テストの時間を短縮することができる。
【0020】
本発明によるテスタ(20)は、ウェハに形成されている複数の半導体チップのうちのテスト対象半導体チップ(1)(30)が備えている複数のメインメモリセル(17−(0,0)〜17−(7,7))のうちの複数の不良セルが配置される位置を検出する不良セル検出部(23)と、テスト対象半導体チップ(1)(30)に関する救済情報に基づいて複数の制約条件から1つの制約条件を選択する救済情報分析部(24)と、その位置とその1つの制約条件とに基づいて複数の救済方法を算出する組み合わせ演算部(26)と、その複数の救済方法から選択された最適救済方法に基づいて、テスト対象半導体チップ(1)(30)が備えているスペアメモリセルアレイ(3−1〜3−4)によりその複数の不良セルを救済する救済解選択部(27)とを備えている。その複数の救済方法の各々は、その1つの制約条件が満足するようにその複数のスペアメモリセルアレイ(3−1〜3−4)をその複数の不良セルに割り当てる組み合わせを示している。その複数の制約条件は、その複数の制約条件のうちの第1制約条件が満足するように算出された複数の救済方法の個数がその複数の制約条件のうちのその第1制約条件と異なる第2制約条件が満足するように算出された複数の救済方法の個数より小さくなるように、形成されている。このようなテスタ(20)は、その不良セルが比較的に少ないと推測されるときに、比較的厳しい制約条件を選択することができ、その結果、このようなテスタ(20)は、その複数の救済方法をより高速に算出することができ、テストの時間を短縮することができる。
【0021】
本発明による半導体装置は、複数のメインメモリセル(17−(0,0)〜17−(7,7))から形成されるメインメモリセルアレイ(2)と、複数のスペアメモリセルから形成される複数のスペアメモリセルアレイ(3−1〜3−4)と、複数のメインメモリセル(17−(0,0)〜17−(7,7))から1つのセルを選択するデコーダー(6)と、複数の制約条件を記憶する救済モード記憶回路(10)(32)とを備えている。救済モード記憶回路(10)(32)は、さらに、本半導体装置に入力されたセット信号(14)に基づいてその複数の制約条件から選択された1つの制約条件を示している制約条件信号を出力する。デコーダー(6)は、本半導体装置に入力される救済信号に基づいて、その複数のメインセルのうちの不良セルの代わりにその複数のスペアセルのいずれかを選択する。その複数の制約条件は、その複数の制約条件のうちの第1制約条件が満足するように算出された複数の救済方法の個数がその複数の制約条件のうちのその第1制約条件と異なる第2制約条件が満足するように算出された複数の救済方法の個数より小さくなるように、形成されている。このような半導体装置を検査するテスタ(20)は、その不良セルが比較的に少ないと推測されるときに、比較的厳しい制約条件を容易に選択することができる。その結果、そのテスタ(20)は、その複数の救済方法をより高速に算出することができ、テストの時間を短縮することができる。
【発明の効果】
【0022】
本発明による半導体装置製造方法および半導体装置は、メインメモリセルアレイの不良セルをスペアセルアレイで救済する複数の救済方法を算出する時間を短縮することができ、その結果、テストの時間を短縮することができる。
【図面の簡単な説明】
【0023】
【図1】図1は、公知の半導体装置を示すブロック図である。
【図2】図2は、公知のテストフローを示すフローチャートである。
【図3】図3は、公知の不良検出フローを示すフローチャートである。
【図4】図4は、最適なスペアセルの組み合わせを求めるアルゴリズムを示すフローチャートである。
【図5】図5は、本発明による半導体装置を示すブロック図である。
【図6】図6は、メモリセルアレイと複数のスペアカラムと複数のスペアロウとを示す図である。
【図7】図7は、テスタを示すブロック図である。
【図8】図8は、本発明による半導体装置製造方法を示すフローチャートである。
【図9】図9は、不良セルのアドレスの例を示す図である。
【図10】図10は、第1制約条件で算出された複数の組み合わせの例を示す図である。
【図11】図11は、第2制約条件で算出された複数の組み合わせの例を示す図である。
【図12】図12は、本発明による半導体装置の実施の他の形態を示すブロック図である。
【発明を実施するための形態】
【0024】
図面を参照して、本発明による半導体装置の実施の形態を記載する。その半導体装置は、図5に示されているように、半導体チップ1に複数の回路が形成されている。半導体チップ1は、メモリセルアレイ2と複数のスペアカラム3−1〜3−4と複数のスペアロウ5−1〜5−4とカラムデコーダー6とロウデコーダー7とスペアセル救済制御回路8とを備え、図示されていない入出力インターフェース回路を備えている。
【0025】
メモリセルアレイ2は、複数のセルから形成されている。複数のスペアカラム3−1〜3−4は、それぞれ、複数のセルから形成されている。複数のスペアロウ5−1〜5−4は、それぞれ、複数のセルから形成されている。カラムデコーダー6とロウデコーダー7とは、その入出力インターフェース回路から出力されるアドレス信号に基づいて、メモリセルアレイ2の複数のセルから1つのセルを選択する。その入出力インターフェース回路は、その選択されたセルにデータを書き込み、または、その選択されたセルに書き込まれているデータを読み出す。
【0026】
スペアセル救済制御回路8は、救済モード記憶回路10と救済モード設定回路11と救済モード読出回路12とを備えている。半導体チップ1は、さらに、図示されていない複数の端子を備えている。救済モード記憶回路10は、複数の救済モードに対応する複数の制約条件が記録されている。救済モード設定回路11は、その端子を介して入力されるセット信号14が示す救済モードを記録する。このとき、救済モード記憶回路10は、さらに、その端子を介して読出信号が入力されたときに、その端子を介して制約条件信号を出力する。その制約条件信号は、その複数の制約条件のうちの救済モード設定回路11により記録された救済モードに対応する1つの制約条件を示している。救済モード読出回路12は、その端子を介してテスト信号15が入力されたときに、その端子を介してアウト信号16を出力する。アウト信号16は、救済モード設定回路11により記録された救済モードを示している。
【0027】
図6は、メモリセルアレイ2と複数のスペアカラム3−1〜3−4と複数のスペアロウ5−1〜5−4とを示している。メインメモリセルアレイ2は、複数のセル17−(0,0)〜17−(7,7)を備えている。複数のセル17−(0,0)〜17−(7,7)は、複数のYアドレスと複数のXアドレスとに対応している。すなわち、複数のセル17−(0,0)〜17−(7,7)のうちの各セル17−(x,y)は、その複数のYアドレスのうちの1つのYアドレスyに対応し、その複数のXアドレスのうちの1つのXアドレスxに対応している。
【0028】
このとき、カラムデコーダー6は、その入出力インターフェース回路から出力されるアドレス信号に基づいて、その複数のYアドレスから1つのYアドレスを選択する。ロウデコーダー7は、そのアドレス信号に基づいて、その複数のXアドレスから1つのXアドレスを選択する。すなわち、カラムデコーダー6とロウデコーダー7とは、カラムデコーダー6が1つのYアドレスyを選択し、ロウデコーダー7が1つのXアドレスxを選択することにより、複数のセル17−(0,0)〜17−(7,7)のうちの1つのセル17−(x,y)を選択する。
【0029】
複数のスペアカラム3−1〜3−4は、それぞれ、複数のセルから形成されている。その複数のセルは、その複数のXアドレスに対応している。複数のスペアロウ5−1〜5−4は、それぞれ、複数のセルから形成されている。その複数のセルは、その複数のYアドレスに対応している。
【0030】
カラムデコーダー6は、図示されていない複数のフューズを備えている。カラムデコーダー6は、半導体チップ1の所定の部位に所定のレーザが照射されることにより、その複数のフューズのうちの所定のフューズが切断される。カラムデコーダー6は、そのフューズが切断されることにより、メインメモリセルアレイ2の複数のセル17−(0,0)〜17−(7,7)のうちの1つのYアドレスに対応するセルを選択しないで、代わりに複数のスペアカラム3−1〜3−4のうちの1つのスペアカラムのセルを選択するようになる。
【0031】
ロウデコーダー7は、図示されていない複数のフューズを備えている。ロウデコーダー7は、半導体チップ1の所定の部位に所定のレーザが照射されることにより、その複数のフューズのうちの所定のフューズが切断される。ロウデコーダー7は、そのフューズが切断されることにより、メインメモリセルアレイ2の複数のセル17−(0,0)〜17−(7,7)のうちの1つのXアドレスに対応するセルを選択しないで、代わりに複数のスペアロウ5−1〜5−4のうちの1つのスペアロウのセルを選択するようになる。
【0032】
複数のスペアカラム3−1〜3−4を形成する複数のセルと複数のスペアロウ5−1〜5−4を形成する複数のセルとは、複数のセル17−(0,0)〜17−(7,7)と同様に動作する。すなわち、その複数のセルのうちのカラムデコーダー6とロウデコーダー7とにより選択されたセルは、その入出力インターフェース回路により、データが書き込まれ、または、その書き込まれたデータが読み出される。
【0033】
このとき、救済モード記憶回路10に記録されている複数の制約条件は、互いに異なり、それぞれ、複数のスペアカラム3−1〜3−4の各々がメインメモリセルアレイ2のどこの領域を救済することができるかということを示し、複数のスペアロウ5−1〜5−4の各々がメインメモリセルアレイ2のどこの領域を救済することができるかということを示している。すなわち、その複数の制約条件は、それぞれ、複数のスペアカラム3−1〜3−4の各々が救済することができるセルのYアドレスを示し、複数のスペアロウ5−1〜5−4の各々が救済することができるセルのXアドレスを示している。その複数の制約条件は、さらに、メインメモリセルアレイ2の不良セルを複数のスペアカラム3−1〜3−4と複数のスペアロウ5−1〜5−4とで救済する救済方法の個数が互いに異なるように、形成されている。
【0034】
図7は、本発明による半導体装置製造方法を実行するテスタを示している。そのテスタ20は、プローバー21を備えている。プローバー21は、テスタ20に制御されることにより、ウェハをハンドリングする。そのウェハは、ダイシングされることにより、複数の半導体チップ1に形成される。プローバー21は、さらに、テスタ20に制御されることにより、その切り離される前の複数の半導体チップの各々の所定の端子に電気信号を出力し、その切り離される前の半導体チップの所定の端子から出力される電気信号が示す情報をテスタ20に出力する。そのトリマー22は、テスタ20により生成される情報に基づいて、そのウェハをハンドリングし、その切り離される前の複数の半導体チップの所定のフューズが切断されるように、そのウェハの所定の部位にレーザを照射する。
【0035】
テスタ20は、コンピュータであり、図示されていないCPUと記憶装置とリムーバルメモリドライブと入力装置と出力装置とインターフェースとを備えている。そのCPUは、テスタ20にインストールされるコンピュータプログラムを実行して、その記憶装置と入力装置と出力装置とインターフェースとを制御する。その記憶装置は、そのコンピュータプログラムを記録し、そのCPUにより生成される情報を一時的に記録する。そのリムーバルメモリドライブは、記録媒体が挿入されたときに、その記録媒体に記録されているデータを読み出すことに利用される。そのリムーバルメモリドライブは、特に、コンピュータプログラムが記録されている記録媒体が挿入されたときに、そのコンピュータプログラムをテスタ20にインストールするときに利用される。その記録媒体としては、フラッシュメモリ、磁気ディスク(フレキシブルディスク、ハードディスク)、磁気テープ(ビデオテープ)、光ディスク(CD、DVD)、光磁気ディスクが例示される。その入力装置は、ユーザに操作されることにより情報を生成し、その情報をそのCPUに出力する。その出力装置は、そのCPUにより生成される画像をユーザに認識可能に表示する。そのインターフェースは、テスタ20に接続される外部機器により生成される情報をそのCPUに出力し、そのCPUにより生成された情報をその外部機器に出力する。その外部機器は、プローバー21とトリマー22とを含んでいる。
【0036】
テスタ20にインストールされるテストプログラムは、テスタ20に複数の機能を実現させるための複数のコンピュータプログラムから形成されている。その複数の機能は、不良セル検出部23と救済情報分析部24と救済モード切替部25と組み合わせ演算部26と救済解選択部27とを含んでいる。そのテストプログラムは、プローバー21とトリマー22とに取り扱われるウェハごとに一部が作成され、そのウェハに形成される半導体チップが備えるスペアカラムの本数とスペアロウの本数とをさらに示している。
【0037】
不良セル検出部23は、その切り離される前の複数の半導体チップのうちの1つの半導体チップ(以下、「テスト対象」と記載される。)の所定の端子に所定の電気信号を出力するように、プローバー21を制御する。不良セル検出部23は、さらに、プローバー21を介して、そのテスト対象がその電気信号に応答して所定の端子から出力する電気信号が所定の信号であるか否かを判定することにより、そのテスト対象のメモリセルアレイ2の複数のセル17−(0,0)〜17−(7,7)から不良セルを検出する。不良セル検出部23は、その検出結果に基づいて位置情報を生成する。その位置情報は、その検出された不良セルのアドレスを示している。
【0038】
救済情報分析部24は、救済情報に基づいてそのテスト対象に不良セルがどれくらい発生するかを推測する。その救済情報は、そのテスト対象が備えるスペアカラムの本数とスペアロウの本数とを示し、不良セル検出部23により生成される位置情報を示している。その救済情報は、さらに、その入力装置を介して入力される情報を示している。すなわち、その救済情報は、ウェハ製造工程でそのテスト対象に異常が発生したかどうかを示し、たとえば、そのテスト対象がそのウェハのうちの拡散で問題があった領域から形成されているかどうかを示している。その救済情報は、さらに、そのテスト対象と異なる他の参照テスト対象の製造に関する複数の情報とを示している。その参照テスト対象は、そのテスト対象が形成されているウェハに形成されている複数の半導体チップのうちのそのテスト対象と異なる半導体チップであり、または、そのウェハを含むロットのうちの他のウェハに形成される半導体チップである。たとえば、その救済情報は、その参照テスト対象で不良セルがどのくらい発見されたか(すなわち、そのウェハに形成される他の半導体チップで不良セルがどのくらい発見されたか、または、そのウェハを含むロットの他のウェハで不良セルがどのくらい発見されたか)を示し、救済によるその参照テスト対象のスペアセルの使用頻度を示し、そのテスト対象を生産するプロセスが成熟しているかどうかを示している。救済情報分析部24は、さらに、その救済情報を記憶装置に蓄積する。
【0039】
救済情報分析部24は、さらに、その推測結果に基づいて複数の救済モードから1つの救済モードを選択する。その複数の救済モードは、第1救済モードと第2救済モードとを含んでいる。その第1救済モードは、不良セルが比較的に少ないと推測されるときに、選択される。その第2救済モードは、不良セルが比較的に多いと推測されるときに、選択される。たとえば、救済情報分析部24は、ウェハ製造工程でそのテスト対象に異常が発生したときに、または、その参照テスト対象で不良セルが所定の個数より多く発見されたときに(すなわち、そのテスト対象を生産するプロセスが成熟していないときに)、第2救済モードを選択する。
【0040】
救済モード切替部25は、さらに、プローバー21を介して、そのテスト対象に、救済情報分析部24により選択された救済モードを示すセット信号を出力する。
【0041】
組み合わせ演算部26は、プローバー21を介して、そのテスト対象の救済モード記憶回路10から、その複数の制約条件のうちの救済モード設定回路11により記録された救済モードに対応する1つの制約条件を読み出す。組み合わせ演算部26は、さらに、その読み出された制約条件と不良セル検出部23により生成された位置情報とに基づいて、複数の救済方法を算出する。その複数の救済方法は、それぞれ、複数のYアドレスのうちの複数のスペアカラム3−1〜3−4により救済されるYアドレスと複数のXアドレスのうちの複数のスペアロウ5−1〜5−4により救済されるXアドレスとを示している。
【0042】
救済解選択部27は、組み合わせ演算部26により算出された複数の救済方法から最適な1つの救済方法を算出する。その最適な救済方法は、たとえば、複数のスペアカラム3−1〜3−4のうちの救済に用いられるスペアカラムの個数と複数のスペアロウ5−1〜5−4のうちの救済に用いられるスペアロウの個数とが最小であるものが選択される。救済解選択部27は、さらに、その最適な救済方法をトリマー22に出力する。このとき、トリマー22は、その最適な救済方法が示すYアドレスに対応する複数のセルが複数のスペアカラム3−1〜3−4により救済されるように、カラムデコーダー6の所定のフューズを切断し、その最適な救済方法が示すXアドレスに対応する複数のセルが複数のスペアロウ5−1〜5−4により救済されるように、ロウデコーダー7の所定のフューズを切断する。
【0043】
なお、救済情報分析部24は、テスタ20により実現されないで、別途に構築されたシステムにより実現されることもできる。すなわち、そのテストプログラムにより実現される複数の機能は、互いに異なる複数のコンピュータにより実現されることもできる。
【0044】
本発明による半導体装置製造方法の実施の形態は、ウェハテストとパッケージ製品テストとを備えている。
【0045】
図8は、そのウェハテストを示している。ユーザは、まず、半導体チップ1に形成されるテスト対象が複数形成されているウェハをテスタ20のプローバー21にセットする。テスタ20は、プローバー21を介して、そのテスト対象に所定の電気信号を出力することにより、そのテスト対象のメモリセルアレイ2の複数のセル17−(0,0)〜17−(7,7)から不良セルを検出し、位置情報を生成する(ステップS1)。その位置情報は、その検出された不良セルのアドレスを示している。
【0046】
ユーザは、そのテスト対象に対応するテストプログラムをテスタ20にインストールする。そのテストプログラムは、不良セル検出部23と救済情報分析部24と救済モード切替部25と組み合わせ演算部26と救済解選択部27とをコンピュータに実現させるための複数のコンピュータプログラムから形成され、さらに、そのテスト対象が備えるスペアカラムの本数とスペアロウの本数とを示している。ユーザは、さらに、入力装置を介して、ウェハ製造工程でそのテスト対象に異常が発生したかどうかをテスタ20に入力する。テスタ20は、そのテスト対象と異なる参照テスト対象に関して生成された位置情報とその入力された情報とに基づいて救済情報を生成する(ステップS3)。その参照テスト対象は、そのテスト対象に関連する半導体チップであり、たとえば、そのテスト対象が形成されているウェハに形成されている複数の半導体チップのうちのそのテスト対象と異なる半導体チップであり、または、そのウェハを含むロットのうちの他のウェハに形成される半導体チップである。
【0047】
テスタ20は、その救済情報に基づいて複数の救済モードから1つの救済モードを選択する。すなわち、テスタ20は、そのテスト対象に発見される不良セルが比較的に少ないと推測されるときに第1救済モードを選択し、そのテスト対象に発見される不良セルが比較的に多いと推測されるときに第2救済モードを選択する。テスタ20は、さらに、プローバー21を介して、そのテスト対象の半導体チップ1に、その選択された救済モードを示すセット信号14を入力する(ステップS4)。このとき、テスタ20は、さらに、そのテスト対象に発見される不良セルの全部が複数のスペアカラム3−1〜3−4と複数のスペアロウ5−1〜5−4とにより救済されることができないときに、その半導体チップを不良とする。
【0048】
テスタ20は、プローバー21を介して、そのテスト対象の半導体チップ1に読出信号を出力する。そのテスト対象の半導体チップ1の救済モード読出回路12は、その読出信号を受信すると、制約条件信号を出力する。その制約条件信号は、救済モード記憶回路10に記録されている複数の制約条件のうちのセット信号14が示す救済モードに対応する1つの制約条件を示している。すなわち、その1つの制約条件は、その選択された救済モードが第1救済モードであるときに第1制約条件を示し、その選択された救済モードが第2救済モードであるときに第2制約条件を示している。その第2制約条件は、その第1制約条件より易しい。
【0049】
テスタ20は、その制約条件とそのテスト対象に関して生成された位置情報とに基づいて、複数の救済方法を算出する(ステップS1)。その複数の救済方法は、それぞれ、複数のYアドレスのうちの複数のスペアカラム3−1〜3−4により救済されるYアドレスと複数のXアドレスのうちの複数のスペアロウ5−1〜5−4により救済されるXアドレスとを示している。
【0050】
テスタ20は、その算出された複数の救済方法から最適な1つの救済方法を算出する。その最適な救済方法は、たとえば、複数のスペアカラム3−1〜3−4のうちの救済に用いられるスペアカラムの個数と複数のスペアロウ5−1〜5−4のうちの救済に用いられるスペアロウの個数とが最小であるものが選択される。テスタ20は、さらに、プローバー21を介して、その最適な救済方法が示すYアドレスに対応する複数のセルが複数のスペアカラム3−1〜3−4により救済されるように、カラムデコーダー6の所定のフューズを切断し、その最適な救済方法が示すXアドレスに対応する複数のセルが複数のスペアロウ5−1〜5−4により救済されるように、ロウデコーダー7の所定のフューズを切断する(ステップS2)。ステップS2が実行されると、次工程が実行される。その次工程としては、ダイシング・パッケージングが例示される。
【0051】
複数のテスト対象を連続して救済する場合、あるテスト対象の複数の救済方法の算出とその次のテスト対象の不良セルの検出とは、並行して行われることもできる。その不良セルの検出とその複数の救済方法の算出とが並行して行われることによれば、テストの時間は、より短縮されることができる。
【0052】
ステップS4で選択された救済モードは、そのテスト対象を含むロットの他のテスト対象でも適用されることができる。
【0053】
図9は、メモリセルアレイ2に複数の不良セルが配置された例を示している。その例では、セル17−(0,0)とセル17−(1,0)とセル17−(1,1)とセル17−(1,2)とセル17−(1,3)とセル17−(1,4)とセル17−(1,5)とセル17−(1,6)とセル17−(1,7)とセル17−(2,1)とセル17−(3,1)とセル17−(3,2)とセル17−(3,3)とセル17−(4,1)とセル17−(5,1)とセル17−(6,1)とセル17−(6,6)とセル17−(7,1)とが不良セルである。
【0054】
図10は、第1制約条件が満足するように算出された複数の救済方法を示している。その第1制約条件は、スペアカラム3−1が救済することができるセルのYアドレスが0〜3であり、スペアカラム3−2が救済することができるセルのYアドレスが0〜3であり、スペアカラム3−3が救済することができるセルのYアドレスが4〜7であり、スペアカラム3−4が救済することができるセルのYアドレスが4〜7であり、複数のスペアロウ5−1〜5−4の各々が救済することができるセルのYアドレスが0〜7であることを示している。
【0055】
このとき、その複数の救済方法は、6通りが算出される。その複数の救済方法のうちの第1救済方法は、複数のスペアカラム3−1〜3−4により救済されるセルのYアドレスが1と6とであり、複数のスペアロウ5−1〜5−4により救済されるセルのXアドレスが1と3とである。その複数の救済方法のうちの第2救済方法は、複数のスペアカラム3−1〜3−4により救済されるセルのYアドレスが1であり、複数のスペアロウ5−1〜5−4により救済されるセルのXアドレスが1と3と6とである。その複数の救済方法のうちの第3救済方法は、複数のスペアカラム3−1〜3−4により救済されるセルのYアドレスが1と2と6とであり、複数のスペアロウ5−1〜5−4により救済されるセルのXアドレスが1と3とである。その複数の救済方法のうちの第4救済方法は、複数のスペアカラム3−1〜3−4により救済されるセルのYアドレスが1と2とであり、複数のスペアロウ5−1〜5−4により救済されるセルのXアドレスが1と3と6とである。その複数の救済方法のうちの第5救済方法は、複数のスペアカラム3−1〜3−4により救済されるセルのYアドレスが1と3と6とであり、複数のスペアロウ5−1〜5−4により救済されるセルのXアドレスが1と3とである。その複数の救済方法のうちの第6救済方法は、複数のスペアカラム3−1〜3−4により救済されるセルのYアドレスが1と3とであり、複数のスペアロウ5−1〜5−4により救済されるセルのXアドレスが1と3と6とである。
【0056】
図11は、第2制約条件が満足するように算出された複数の救済方法を示している。その第2制約条件は、第1制約条件より易しく、複数のスペアカラム3−1〜3−4の各々が救済することができるセルのYアドレスが0〜7であり、複数のスペアロウ5−1〜5−4の各々が救済することができるセルのYアドレスが0〜7であることを示している。
【0057】
このとき、その複数の救済方法は、8通りが算出される。その複数の救済方法のうちの第1救済方法は、複数のスペアカラム3−1〜3−4により救済されるセルのYアドレスが1と6とであり、複数のスペアロウ5−1〜5−4により救済されるセルのXアドレスが1と3とである。その複数の救済方法のうちの第2救済方法は、複数のスペアカラム3−1〜3−4により救済されるセルのYアドレスが1であり、複数のスペアロウ5−1〜5−4により救済されるセルのXアドレスが1と3と6とである。その複数の救済方法のうちの第3救済方法は、複数のスペアカラム3−1〜3−4により救済されるセルのYアドレスが1と2と6とであり、複数のスペアロウ5−1〜5−4により救済されるセルのXアドレスが1と3とである。その複数の救済方法のうちの第4救済方法は、複数のスペアカラム3−1〜3−4により救済されるセルのYアドレスが1と2とであり、複数のスペアロウ5−1〜5−4により救済されるセルのXアドレスが1と3と6とである。その複数の救済方法のうちの第5救済方法は、複数のスペアカラム3−1〜3−4により救済されるセルのYアドレスが1と3と6とであり、複数のスペアロウ5−1〜5−4により救済されるセルのXアドレスが1と3とである。その複数の救済方法のうちの第6救済方法は、複数のスペアカラム3−1〜3−4により救済されるセルのYアドレスが1と3とであり、複数のスペアロウ5−1〜5−4により救済されるセルのXアドレスが1と3と6とである。その複数の救済方法のうちの第7救済方法は、複数のスペアカラム3−1〜3−4により救済されるセルのYアドレスが1と2と3と6とであり、複数のスペアロウ5−1〜5−4により救済されるセルのXアドレスが1である。その複数の救済方法のうちの第8救済方法は、複数のスペアカラム3−1〜3−4により救済されるセルのYアドレスが1と2と3とであり、複数のスペアロウ5−1〜5−4により救済されるセルのXアドレスが1と6とである。
【0058】
図10と図12とは、その制約条件が易しいときに、テスタ20により算出される複数の救済方法の個数が多いことを示している。テスタ20は、その不良セルが比較的に少ないと推測されるときに、第1制約条件を選択し、その不良セルが比較的に多いと推測されるときに、第2制約条件を選択する。その不良セルが比較的に多いと推測される場合としては、そのテスト対象の半導体チップ1がウェハのうちの拡散で問題があった領域から形成された場合、そのテスト対象を含むロットの他のテスト対象で不良セルが比較的多く発見された場合、そのテスト対象の半導体チップ1を生産するプロセスが成熟していない場合が例示される。このような選択によれば、その不良セルが比較的に多いと推測されるときに比較して、その不良セルが比較的に少ないと推測されるときに、算出される救済方法の個数が少なく、その救済方法を算出する時間を短縮することができる。その結果、このような半導体装置製造方法によれば、その複数の救済方法をより高速に算出することができ、テストの時間を短縮することができる。
【0059】
その救済方法は、第1制約条件が選択された場合で、その不良セルが十分に多いときに、算出されないことがある。本発明による半導体装置製造方法によれば、テスタ20は、その不良セルが比較的に多いと推測されるときに第2制約条件が選択されることにより、その救済方法をより確実に算出することができる。
【0060】
なお、その複数の制約条件は、算出される複数の救済方法の個数が互いに異なる他の条件に置換されることもできる。その条件としては、複数のYアドレスの各々が救済されることができるスペアカラムを制限し、複数のXアドレスの各々が救済されることができるスペアロウを制限するものが例示される。このような制約条件が適用された半導体装置製造方法は、既述の実施の形態における半導体装置製造方法と同様にして、複数の救済方法をより高速に算出することができ、ウェハテストの時間を短縮することができる。
【0061】
そのパッケージ製品テストは、そのウェハが複数の半導体チップにダイシングされ、その半導体チップがパッケージ製品にパッケージングされた後に、そのパッケージ製品に対して実行される。ユーザは、そのパッケージ製品を形成する半導体チップ1にテスト信号15を出力する。そのパッケージ製品の半導体チップ1の救済モード読出回路12は、半導体チップ1にテスト信号15が入力されたときに、アウト信号16を出力する。アウト信号16は、図8のステップS4で救済モード設定回路11により記録された救済モードを示している。
【0062】
ユーザは、アウト信号16に基づいて、複数のパッケージ製品を第1パッケージ製品と第2パッケージ製品とに分類する。その第1パッケージ製品は、アウト信号16が第1救済モード示すパッケージ製品であり、その第2パッケージ製品は、アウト信号16が第2救済モード示すパッケージ製品である。このとき、その第2パッケージ製品は、その第1パッケージ製品と別途にテストされ、その第1パッケージ製品に比較して、より厳しいストレスが印加されながらテストされる。このようなパッケージ製品テストによれば、その不良セルが比較的に多いと推測された半導体チップは、その半導体チップから形成されたパッケージ製品の品質に問題ないことがより確実に確認される。
【0063】
そのパッケージ製品テストでは、一般に、ウェハのうちの拡散で問題があった領域から形成された半導体チップで、ウェハテストで良品となる半導体チップは、通常の半導体チップと区別され、より厳しいストレスが印加されながらテストされることが望まれている。このようなパッケージ製品テストによれば、特定の半導体チップと通常の半導体チップとは、組立工程(ダイシング・パッケージング)の後で分類されることができ、その組立工程で分類されることが不要である。このため、このような半導体チップ1によれば、その組立工程は、ウェハテスト時に分類された特定の半導体チップと通常の半導体チップとを分類する工程を備える必要がなく、パッケージ製品テストのコストを低減することができる。
【0064】
カラムデコーダー6とロウデコーダー7とが備えるフューズは、レーザの照射により切断されるフューズと異なる他のフューズに置換されることもできる。そのフューズとしては、半導体チップ1の所定の端子に所定の電気信号が入力されることにより切断されるフューズが例示される。このようなフューズによれば、テスタ20は、プローバー21を用いて所定のフューズを切断することができ、テスト対象が形成されたウェハをプローバー21からトリマー22に移動する必要がなく、そのテスト対象をより容易に救済することができる。
【0065】
図12は、本発明による半導体装置の実施の他の形態を示している。その半導体装置は、半導体チップ30に複数の回路が形成されている。半導体チップ30は、既述の実施の形態における半導体チップ1のスペアセル救済制御回路8が他のスペアセル救済制御回路31に置換されている。スペアセル救済制御回路31は、救済モード記憶回路32と救済モード読出回路33とを備えている。半導体チップ30は、さらに、図示されていない複数の端子を備えている。救済モード記憶回路32は、複数のフューズを備え、複数の救済モードに対応する複数の制約条件が記録されている。救済モード記憶回路32は、その端子から所定のセット信号が入力されることにより、その複数のフューズのうちの所定のフューズが切断される。救済モード記憶回路32は、そのフューズが切断されることにより、その複数の制約条件のうちの1つの制約条件が選択される。救済モード記憶回路32は、その端子から所定の読出信号が入力されたときに、その端子を介して制約条件信号を出力する。その制約条件信号は、その選択された制約条件を示している。救済モード読出回路33は、その端子を介してテスト信号が入力されたときに、その端子を介してアウト信号を出力する。そのアウト信号は、その選択された制約条件に対応する1つの救済モードを示している。
【0066】
このとき、テスタ20の救済モード切替部25は、救済情報分析部24により生成された救済情報に基づいて選択された救済モードに対応する制約条件が選択されるように、プローバー21を介して救済モード記憶回路32の所定のフューズを切断する。
【0067】
このような半導体装置によれば、既述の実施の形態における半導体チップ1を備える半導体装置と同様にして、テストの時間を短縮することができる。このようなテスタ20によれば、さらに、半導体装置は、半導体チップが救済モード設定回路11を備える必要がなく、回路構成を低減することができる。その結果、半導体チップは、レイアウトを節約することができ、入力信号を節約することができ、チップレイアウトの面積のロスを低減することができる。
【0068】
なお、アウト信号16は、その救済モードに対応する制約条件を示す他のアウト信号に置換されることもできる。このとき、ユーザは、そのアウト信号が示す制約条件に基づいてその救済モードを算出し、その算出された救済モードに基づいてその複数のパッケージ製品を第1パッケージ製品と第2パッケージ製品とに分類する。このようなアウト信号が適用された半導体装置製造方法は、既述の実施の形態におけるパッケージ製品テストと同様にして、ウェハテスト時に分類された特定の半導体チップと通常の半導体チップとをパッケージングの後で容易に分類することができ、パッケージ製品テストのコストを低減することができる。
【0069】
本発明による半導体装置の実施のさらに他の形態は、既述の実施の形態における半導体チップ1がスペアセル救済制御回路8を備えていない他の半導体チップに置換されている。このとき、テスタ20の組み合わせ演算部26は、複数の制約条件を記憶装置に記録し、救済モード切替部25により選択された救済モードに対応する1つの制約条件をその複数の制約条件から選択し、その選択された制約条件に基づいて複数の組み合わせを算出する。
【0070】
このような動作によれば、既述の実施の形態における半導体チップ1を備える半導体装置と同様にして、テストの時間を短縮することができる。このようなテスタ20によれば、さらに、半導体装置は、既述の実施の形態における半導体チップ30と比較して、回路構成をより低減することができる。その結果、半導体チップは、レイアウトをより節約することができ、入力信号をより節約することができ、チップレイアウトの面積のロスをより低減することができる。
【符号の説明】
【0071】
1 :半導体チップ
2 :メモリセルアレイ
3−1〜3−4:複数のスペアカラム
5−1〜5−4:複数のスペアロウ
6 :カラムデコーダー
7 :ロウデコーダー
8 :スペアセル救済制御回路
10:救済モード記憶回路
11:救済モード設定回路
12:救済モード読出回路
14:セット信号
15:テスト信号
16:アウト信号
17−(0,0)〜17−(7,7):複数のセル
20:テスタ
21:プローバー
22:トリマー
23:不良セル検出部
24:救済情報分析部
25:救済モード切替部
26:組み合わせ演算部
27:救済解選択部
30:半導体チップ
31:スペアセル救済制御回路
32:救済モード記憶回路
33:救済モード読出回路
【技術分野】
【0001】
本発明は、半導体装置製造方法および半導体装置に関し、特に、スペアセルを用いてメインセルの不良セルを救済する半導体装置製造方法および半導体装置に関する。
【背景技術】
【0002】
単体メモリ、及びメモリを混載したシステムLSIでは、メインのメモリセルとは別に、スペアのメモリセルを配置することが一般的であり、そのメインのメモリセルに動作不良が生じた場合、その動作不良のメモリセルをスペアのメモリセルで救済し、外見上、全てのメモリセルが正常動作しているように見せ、良品としている。
【0003】
図1は、公知の半導体チップを示している。その半導体チップ101は、8×8のアレイでXアドレスおよびYアドレスが、それぞれ0から7まで存在し、Xアドレスを救済するスペアロウを4本、Yアドレスを救済するスペアカラムを4本有する例である。
【0004】
すなわち、半導体チップ101は、メインメモリセルアレイ102と複数のスペアカラム103−1〜103−4と複数のスペアロウ104−1〜104−4とを備えている。メインメモリセルアレイ102は、複数のセル105−(0,0)〜105−(7,7)を備えている。複数のセル105−(0,0)〜105−(7,7)は、複数のYアドレスと複数のXアドレスとに対応している。すなわち、複数のセル105−(0,0)〜105−(7,7)のうちの各セル105−(x,y)は、その複数のYアドレスのうちの1つのYアドレスyに対応し、その複数のXアドレスのうちの1つのXアドレスxに対応している。複数のスペアカラム103−1〜103−4は、それぞれ、複数のセルから形成されている。その複数のセルは、その複数のXアドレスに対応している。複数のスペアロウ104−1〜104−4は、それぞれ、複数のセルから形成されている。その複数のセルは、その複数のYアドレスに対応している。
【0005】
図2は、このスペアセルによるメインセルの救済を行う流れを示している。その救済は、テスタとトリマーとにより実行される。その救済には、救済を行う専用テスト工程を専用に設けることが普通である。そのテスタは、その専用テスト工程を実行し、すなわち、プローバーを用いて動作不良のメインセルを検出し、そのメインセルの救済に使用するスペアセルの組み合わせ演算を行う(ステップS101)。このとき、スペアセルを使用しても救済することができない半導体チップは、不良となる。そのトリマーは、その結果として得られる救済の組み合わせをトリミング(レーザFuseの切断)等でデバイスに反映させる(ステップS102)。
【0006】
図3は、不良セルを検出する不良検出フローを示している。そのテスタは、Yアドレスを1つずつインクリメントし、Yアドレスが最上位アドレスである7に達した場合、Xアドレスを1つインクリメントし、Yアドレスを0にするというように動作させ、8×8の全アレイに対してテストを行う。個々のメモリセルに対しテストを行い、良品セル/不良セルを判定、その結果をテスタのフェイルメモリへ書き込む。
【0007】
すなわち、そのテスタは、まず、Xアドレスに0を代入し(ステップS111)、Yアドレスに0を代入する(ステップS112)。そのテスタは、半導体チップ101から出力される信号に基づいて、そのXアドレスとYアドレスとに対応するセルが不良セルであるどうかを判別する(ステップS113)。そのテスタは、そのセルが不良セルであるときに(ステップS113、YES)、そのテスタが備えるフェイルメモリにそのXアドレスとYアドレスとの組を書き込む(ステップS114)。
【0008】
そのテスタは、そのセルが良品セルであるときに(ステップS113、NO)、または、ステップS114が終了した後に、そのYアドレスが7であるかどうか判別する(ステップS115)。そのテスタは、そのYアドレスが7でないときに(ステップS115、NO)、そのYアドレスに1を加算した値をそのYアドレスに代入し(ステップS116)、ステップS113〜S115の処理を再度実行する。
【0009】
そのテスタは、そのYアドレスが7であるときに(ステップS115、YES)、そのXアドレスに1を加算した値をそのXアドレスに代入し(ステップS117)、そのXアドレスが7より大きいかどうかを判別する(ステップS118)。そのテスタは、そのXアドレスが7より大きくないときに(ステップS118、NO)、ステップS112〜S117の処理を再度実行する。なお、テストパターンによってはアドレッシングが変更される場合がある。
【0010】
そのテスタは、これらの情報(図2のフローの結果、図3のフローの結果)と、スペアセルの救済方式(各スペアセルが、メインセルのどこの領域を救済できるかという制約)から、救済に使用する最適なスペアセルの組み合わせを求める。すなわち、そのテスタは、図4に示されているように、まず、検出された不良セルの個数が、予め登録されている救済可能ビット数の範囲か否かを救済可否判定する(ステップS121)。そのテスタは、不良セルの個数がその救済可能ビット数以下であるときに、規則性のある不良セルを塊で救済することができるか否かを救済可否判定する(ステップS122)。そのテスタは、不良セルを塊で救済することができるときに、残るランダム性不良に対して、総当たりの考え方で、スペアセルの使用本数が最も少なくなるように救済の組み合わせ(救済解)を求める(ステップS123)。そのテスタは、不良セルの個数がその救済可能ビット数より大きいときに、または、規則性のある不良セルを塊で救済することができないときに、または、ランダム性不良を救済する組み合わせがないときに、救済不可能であると判別する。以上のように救済解を求めるが、ステップS123で総当たりの考え方をするため、組み合わせが多い場合、テスト時間が長くなることがある。
【0011】
特開2001−308151号公報には、製造工程での生産情報やテスト工程でのテスト結果を活用して、半導体装置のテストをより効率的に行い得る半導体装置のテスト方式が開示されている。その半導体装置のテスト方式は、ウェハ状態にてチップ単位でテストを行う半導体装置のテスト方式において、テストの結果を格納しておく生産情報テーブルを備え、チップ毎のテストに際して、前記生産情報テーブルに格納してあるそれまでのテスト結果を参照して一部の処理を省略するか若しくは特定の処理を優先して行うことを特徴としている。
【0012】
特開2002−133897号公報には、不良解析のアルゴリズムを容易に変更可能で、テスト効率の高い半導体測定システムが開示されている。その半導体測定装置は、内蔵するメモリセルアレイを自己診断できる機能と、自己診断したメモリセルアレイの不良セル情報を記憶する不良セル記憶手段を有する半導体装置をテストするための半導体測定装置であって、半導体装置と半導体測定装置を電気的に接続する半導体測定用治具に、上記不良セル記憶手段の不良セル情報に基づいてメモリセルの救済解析を行う不良救済解析手段を設けたことを特徴としている。
【0013】
特開平10−107096号公報には、ビットマスク処理回数と格納可能最大個数とを比較して救済可否判定処理を行うことにより、救済可否判定処理を短時間で行う半導体試験方法が開示されている。その半導体試験方法は、フェイル情報及び前記フェイル情報のアドレスに基づいて、前記フェイル情報がフェイルであるフェイルアドレスについて行方向及び列方向の両ラインで前記フェイルを消去するビットマスク処理手順と、行スペア数と列スペア数との加算値を救済可能処理回数とし、前記ビットマスク処理手順により実行したビットマスク処理回数と前記救済可能処理回数とを比較し、前記ビットマスク処理回数が前記救済可能処理回数を超えたときに救済不可と判定する救済可否判定手順とを備えている。
【0014】
特開平11−111851号公報には、ビットフェイルの救済可否判定処理に要する時間を短くできるリダンダンシ処理装置が開示されている。そのリダンダンシ処理装置は、複数の冗長回路を有する冗長回路付ICの不良個所を、前記冗長回路と置き換えることにより救済することが可能であるか否かを判定する救済可否判定処理を行うための、リダンダンシ処理装置において、救済可能な前記不良個所の配置パターンと、この配置パターンに対応する前記冗長回路の組み合わせとしての救済解とを、予め登録し、前記救済可否判定処理においては、前記登録した配置パターンから実際に発生した不良個所の配置パターンと同一のものを検索して、その同一配置パターンに対応する前記登録した救済解を用いて前記救済可否判定処理を行うための、救済処理用データベースを、格納するデータベース格納手段を、備えることを特徴としている。
【先行技術文献】
【特許文献】
【0015】
【特許文献1】特開2001−308151号公報
【特許文献2】特開2002−133897号公報
【特許文献3】特開平10−107096号公報
【特許文献4】特開平11−111851号公報
【発明の概要】
【発明が解決しようとする課題】
【0016】
スペアセルの使用状況(スペアロウ、スペアカラムの使用本数や、救済元のメインセルの領域情報等)は、製品を生産する中で変化するものと考えられる。例えば、生産初期のプロセスが成熟していない状況と、ある程度の年月を経てプロセスが成熟した状況では、前者のほうがスペアセルの使用本数が多く、後者のほうがスペアセルの使用本数が少ないと考えられる。一方で、スペアセルの救済方式(各スペアセルが、メインセルのどこの領域を救済できるかという制約)は、スペアセルの使用状況にかかわらず、1つの方式で固定されている。以上のような状況では、スペアセルの救済解を演算する際、必要以上の時間を要してしまうことがある。
【0017】
本発明の目的は、メインセルアレイをスペアセルで救済する時間を低減する半導体装置製造方法および半導体装置を提供することにある。
【課題を解決するための手段】
【0018】
以下に、発明を実施するための形態・実施例で使用される符号を括弧付きで用いて、課題を解決するための手段を記載する。この符号は、特許請求の範囲の記載と発明を実施するための形態・実施例の記載との対応を明らかにするために付加されたものであり、特許請求の範囲に記載されている発明の技術的範囲の解釈に用いてはならない。
【0019】
本発明による半導体装置製造方法は、ウェハに形成されている複数の半導体チップのうちのテスト対象半導体チップ(1)(30)が備えている複数のメインメモリセル(17−(0,0)〜17−(7,7))のうちの複数の不良セルが配置される位置を検出するステップと、テスト対象半導体チップ(1)(30)に関する救済情報に基づいて複数の制約条件から1つの制約条件を選択するステップと、その位置とその1つの制約条件とに基づいて複数の救済方法を算出するステップと、その複数の救済方法から選択された最適救済方法に基づいて、テスト対象半導体チップ(1)(30)が備えている複数のスペアメモリセルアレイ(3−1〜3−4)によりその複数の不良セルを救済するステップとを備えている。その複数の救済方法の各々は、その1つの制約条件が満足するようにその複数のスペアメモリセルアレイ(3−1〜3−4)をその複数の不良セルに割り当てる組み合わせを示している。その複数の制約条件は、その複数の制約条件のうちの第1制約条件が満足するように算出された複数の救済方法の個数がその複数の制約条件のうちのその第1制約条件と異なる第2制約条件が満足するように算出された複数の救済方法の個数より小さくなるように、形成されている。このような半導体装置製造方法によれば、その不良セルが比較的に少ないと推測されるときに、比較的厳しい制約条件を選択することができる。その結果、このような半導体装置製造方法によれば、その複数の救済方法をより高速に算出することができ、テストの時間を短縮することができる。
【0020】
本発明によるテスタ(20)は、ウェハに形成されている複数の半導体チップのうちのテスト対象半導体チップ(1)(30)が備えている複数のメインメモリセル(17−(0,0)〜17−(7,7))のうちの複数の不良セルが配置される位置を検出する不良セル検出部(23)と、テスト対象半導体チップ(1)(30)に関する救済情報に基づいて複数の制約条件から1つの制約条件を選択する救済情報分析部(24)と、その位置とその1つの制約条件とに基づいて複数の救済方法を算出する組み合わせ演算部(26)と、その複数の救済方法から選択された最適救済方法に基づいて、テスト対象半導体チップ(1)(30)が備えているスペアメモリセルアレイ(3−1〜3−4)によりその複数の不良セルを救済する救済解選択部(27)とを備えている。その複数の救済方法の各々は、その1つの制約条件が満足するようにその複数のスペアメモリセルアレイ(3−1〜3−4)をその複数の不良セルに割り当てる組み合わせを示している。その複数の制約条件は、その複数の制約条件のうちの第1制約条件が満足するように算出された複数の救済方法の個数がその複数の制約条件のうちのその第1制約条件と異なる第2制約条件が満足するように算出された複数の救済方法の個数より小さくなるように、形成されている。このようなテスタ(20)は、その不良セルが比較的に少ないと推測されるときに、比較的厳しい制約条件を選択することができ、その結果、このようなテスタ(20)は、その複数の救済方法をより高速に算出することができ、テストの時間を短縮することができる。
【0021】
本発明による半導体装置は、複数のメインメモリセル(17−(0,0)〜17−(7,7))から形成されるメインメモリセルアレイ(2)と、複数のスペアメモリセルから形成される複数のスペアメモリセルアレイ(3−1〜3−4)と、複数のメインメモリセル(17−(0,0)〜17−(7,7))から1つのセルを選択するデコーダー(6)と、複数の制約条件を記憶する救済モード記憶回路(10)(32)とを備えている。救済モード記憶回路(10)(32)は、さらに、本半導体装置に入力されたセット信号(14)に基づいてその複数の制約条件から選択された1つの制約条件を示している制約条件信号を出力する。デコーダー(6)は、本半導体装置に入力される救済信号に基づいて、その複数のメインセルのうちの不良セルの代わりにその複数のスペアセルのいずれかを選択する。その複数の制約条件は、その複数の制約条件のうちの第1制約条件が満足するように算出された複数の救済方法の個数がその複数の制約条件のうちのその第1制約条件と異なる第2制約条件が満足するように算出された複数の救済方法の個数より小さくなるように、形成されている。このような半導体装置を検査するテスタ(20)は、その不良セルが比較的に少ないと推測されるときに、比較的厳しい制約条件を容易に選択することができる。その結果、そのテスタ(20)は、その複数の救済方法をより高速に算出することができ、テストの時間を短縮することができる。
【発明の効果】
【0022】
本発明による半導体装置製造方法および半導体装置は、メインメモリセルアレイの不良セルをスペアセルアレイで救済する複数の救済方法を算出する時間を短縮することができ、その結果、テストの時間を短縮することができる。
【図面の簡単な説明】
【0023】
【図1】図1は、公知の半導体装置を示すブロック図である。
【図2】図2は、公知のテストフローを示すフローチャートである。
【図3】図3は、公知の不良検出フローを示すフローチャートである。
【図4】図4は、最適なスペアセルの組み合わせを求めるアルゴリズムを示すフローチャートである。
【図5】図5は、本発明による半導体装置を示すブロック図である。
【図6】図6は、メモリセルアレイと複数のスペアカラムと複数のスペアロウとを示す図である。
【図7】図7は、テスタを示すブロック図である。
【図8】図8は、本発明による半導体装置製造方法を示すフローチャートである。
【図9】図9は、不良セルのアドレスの例を示す図である。
【図10】図10は、第1制約条件で算出された複数の組み合わせの例を示す図である。
【図11】図11は、第2制約条件で算出された複数の組み合わせの例を示す図である。
【図12】図12は、本発明による半導体装置の実施の他の形態を示すブロック図である。
【発明を実施するための形態】
【0024】
図面を参照して、本発明による半導体装置の実施の形態を記載する。その半導体装置は、図5に示されているように、半導体チップ1に複数の回路が形成されている。半導体チップ1は、メモリセルアレイ2と複数のスペアカラム3−1〜3−4と複数のスペアロウ5−1〜5−4とカラムデコーダー6とロウデコーダー7とスペアセル救済制御回路8とを備え、図示されていない入出力インターフェース回路を備えている。
【0025】
メモリセルアレイ2は、複数のセルから形成されている。複数のスペアカラム3−1〜3−4は、それぞれ、複数のセルから形成されている。複数のスペアロウ5−1〜5−4は、それぞれ、複数のセルから形成されている。カラムデコーダー6とロウデコーダー7とは、その入出力インターフェース回路から出力されるアドレス信号に基づいて、メモリセルアレイ2の複数のセルから1つのセルを選択する。その入出力インターフェース回路は、その選択されたセルにデータを書き込み、または、その選択されたセルに書き込まれているデータを読み出す。
【0026】
スペアセル救済制御回路8は、救済モード記憶回路10と救済モード設定回路11と救済モード読出回路12とを備えている。半導体チップ1は、さらに、図示されていない複数の端子を備えている。救済モード記憶回路10は、複数の救済モードに対応する複数の制約条件が記録されている。救済モード設定回路11は、その端子を介して入力されるセット信号14が示す救済モードを記録する。このとき、救済モード記憶回路10は、さらに、その端子を介して読出信号が入力されたときに、その端子を介して制約条件信号を出力する。その制約条件信号は、その複数の制約条件のうちの救済モード設定回路11により記録された救済モードに対応する1つの制約条件を示している。救済モード読出回路12は、その端子を介してテスト信号15が入力されたときに、その端子を介してアウト信号16を出力する。アウト信号16は、救済モード設定回路11により記録された救済モードを示している。
【0027】
図6は、メモリセルアレイ2と複数のスペアカラム3−1〜3−4と複数のスペアロウ5−1〜5−4とを示している。メインメモリセルアレイ2は、複数のセル17−(0,0)〜17−(7,7)を備えている。複数のセル17−(0,0)〜17−(7,7)は、複数のYアドレスと複数のXアドレスとに対応している。すなわち、複数のセル17−(0,0)〜17−(7,7)のうちの各セル17−(x,y)は、その複数のYアドレスのうちの1つのYアドレスyに対応し、その複数のXアドレスのうちの1つのXアドレスxに対応している。
【0028】
このとき、カラムデコーダー6は、その入出力インターフェース回路から出力されるアドレス信号に基づいて、その複数のYアドレスから1つのYアドレスを選択する。ロウデコーダー7は、そのアドレス信号に基づいて、その複数のXアドレスから1つのXアドレスを選択する。すなわち、カラムデコーダー6とロウデコーダー7とは、カラムデコーダー6が1つのYアドレスyを選択し、ロウデコーダー7が1つのXアドレスxを選択することにより、複数のセル17−(0,0)〜17−(7,7)のうちの1つのセル17−(x,y)を選択する。
【0029】
複数のスペアカラム3−1〜3−4は、それぞれ、複数のセルから形成されている。その複数のセルは、その複数のXアドレスに対応している。複数のスペアロウ5−1〜5−4は、それぞれ、複数のセルから形成されている。その複数のセルは、その複数のYアドレスに対応している。
【0030】
カラムデコーダー6は、図示されていない複数のフューズを備えている。カラムデコーダー6は、半導体チップ1の所定の部位に所定のレーザが照射されることにより、その複数のフューズのうちの所定のフューズが切断される。カラムデコーダー6は、そのフューズが切断されることにより、メインメモリセルアレイ2の複数のセル17−(0,0)〜17−(7,7)のうちの1つのYアドレスに対応するセルを選択しないで、代わりに複数のスペアカラム3−1〜3−4のうちの1つのスペアカラムのセルを選択するようになる。
【0031】
ロウデコーダー7は、図示されていない複数のフューズを備えている。ロウデコーダー7は、半導体チップ1の所定の部位に所定のレーザが照射されることにより、その複数のフューズのうちの所定のフューズが切断される。ロウデコーダー7は、そのフューズが切断されることにより、メインメモリセルアレイ2の複数のセル17−(0,0)〜17−(7,7)のうちの1つのXアドレスに対応するセルを選択しないで、代わりに複数のスペアロウ5−1〜5−4のうちの1つのスペアロウのセルを選択するようになる。
【0032】
複数のスペアカラム3−1〜3−4を形成する複数のセルと複数のスペアロウ5−1〜5−4を形成する複数のセルとは、複数のセル17−(0,0)〜17−(7,7)と同様に動作する。すなわち、その複数のセルのうちのカラムデコーダー6とロウデコーダー7とにより選択されたセルは、その入出力インターフェース回路により、データが書き込まれ、または、その書き込まれたデータが読み出される。
【0033】
このとき、救済モード記憶回路10に記録されている複数の制約条件は、互いに異なり、それぞれ、複数のスペアカラム3−1〜3−4の各々がメインメモリセルアレイ2のどこの領域を救済することができるかということを示し、複数のスペアロウ5−1〜5−4の各々がメインメモリセルアレイ2のどこの領域を救済することができるかということを示している。すなわち、その複数の制約条件は、それぞれ、複数のスペアカラム3−1〜3−4の各々が救済することができるセルのYアドレスを示し、複数のスペアロウ5−1〜5−4の各々が救済することができるセルのXアドレスを示している。その複数の制約条件は、さらに、メインメモリセルアレイ2の不良セルを複数のスペアカラム3−1〜3−4と複数のスペアロウ5−1〜5−4とで救済する救済方法の個数が互いに異なるように、形成されている。
【0034】
図7は、本発明による半導体装置製造方法を実行するテスタを示している。そのテスタ20は、プローバー21を備えている。プローバー21は、テスタ20に制御されることにより、ウェハをハンドリングする。そのウェハは、ダイシングされることにより、複数の半導体チップ1に形成される。プローバー21は、さらに、テスタ20に制御されることにより、その切り離される前の複数の半導体チップの各々の所定の端子に電気信号を出力し、その切り離される前の半導体チップの所定の端子から出力される電気信号が示す情報をテスタ20に出力する。そのトリマー22は、テスタ20により生成される情報に基づいて、そのウェハをハンドリングし、その切り離される前の複数の半導体チップの所定のフューズが切断されるように、そのウェハの所定の部位にレーザを照射する。
【0035】
テスタ20は、コンピュータであり、図示されていないCPUと記憶装置とリムーバルメモリドライブと入力装置と出力装置とインターフェースとを備えている。そのCPUは、テスタ20にインストールされるコンピュータプログラムを実行して、その記憶装置と入力装置と出力装置とインターフェースとを制御する。その記憶装置は、そのコンピュータプログラムを記録し、そのCPUにより生成される情報を一時的に記録する。そのリムーバルメモリドライブは、記録媒体が挿入されたときに、その記録媒体に記録されているデータを読み出すことに利用される。そのリムーバルメモリドライブは、特に、コンピュータプログラムが記録されている記録媒体が挿入されたときに、そのコンピュータプログラムをテスタ20にインストールするときに利用される。その記録媒体としては、フラッシュメモリ、磁気ディスク(フレキシブルディスク、ハードディスク)、磁気テープ(ビデオテープ)、光ディスク(CD、DVD)、光磁気ディスクが例示される。その入力装置は、ユーザに操作されることにより情報を生成し、その情報をそのCPUに出力する。その出力装置は、そのCPUにより生成される画像をユーザに認識可能に表示する。そのインターフェースは、テスタ20に接続される外部機器により生成される情報をそのCPUに出力し、そのCPUにより生成された情報をその外部機器に出力する。その外部機器は、プローバー21とトリマー22とを含んでいる。
【0036】
テスタ20にインストールされるテストプログラムは、テスタ20に複数の機能を実現させるための複数のコンピュータプログラムから形成されている。その複数の機能は、不良セル検出部23と救済情報分析部24と救済モード切替部25と組み合わせ演算部26と救済解選択部27とを含んでいる。そのテストプログラムは、プローバー21とトリマー22とに取り扱われるウェハごとに一部が作成され、そのウェハに形成される半導体チップが備えるスペアカラムの本数とスペアロウの本数とをさらに示している。
【0037】
不良セル検出部23は、その切り離される前の複数の半導体チップのうちの1つの半導体チップ(以下、「テスト対象」と記載される。)の所定の端子に所定の電気信号を出力するように、プローバー21を制御する。不良セル検出部23は、さらに、プローバー21を介して、そのテスト対象がその電気信号に応答して所定の端子から出力する電気信号が所定の信号であるか否かを判定することにより、そのテスト対象のメモリセルアレイ2の複数のセル17−(0,0)〜17−(7,7)から不良セルを検出する。不良セル検出部23は、その検出結果に基づいて位置情報を生成する。その位置情報は、その検出された不良セルのアドレスを示している。
【0038】
救済情報分析部24は、救済情報に基づいてそのテスト対象に不良セルがどれくらい発生するかを推測する。その救済情報は、そのテスト対象が備えるスペアカラムの本数とスペアロウの本数とを示し、不良セル検出部23により生成される位置情報を示している。その救済情報は、さらに、その入力装置を介して入力される情報を示している。すなわち、その救済情報は、ウェハ製造工程でそのテスト対象に異常が発生したかどうかを示し、たとえば、そのテスト対象がそのウェハのうちの拡散で問題があった領域から形成されているかどうかを示している。その救済情報は、さらに、そのテスト対象と異なる他の参照テスト対象の製造に関する複数の情報とを示している。その参照テスト対象は、そのテスト対象が形成されているウェハに形成されている複数の半導体チップのうちのそのテスト対象と異なる半導体チップであり、または、そのウェハを含むロットのうちの他のウェハに形成される半導体チップである。たとえば、その救済情報は、その参照テスト対象で不良セルがどのくらい発見されたか(すなわち、そのウェハに形成される他の半導体チップで不良セルがどのくらい発見されたか、または、そのウェハを含むロットの他のウェハで不良セルがどのくらい発見されたか)を示し、救済によるその参照テスト対象のスペアセルの使用頻度を示し、そのテスト対象を生産するプロセスが成熟しているかどうかを示している。救済情報分析部24は、さらに、その救済情報を記憶装置に蓄積する。
【0039】
救済情報分析部24は、さらに、その推測結果に基づいて複数の救済モードから1つの救済モードを選択する。その複数の救済モードは、第1救済モードと第2救済モードとを含んでいる。その第1救済モードは、不良セルが比較的に少ないと推測されるときに、選択される。その第2救済モードは、不良セルが比較的に多いと推測されるときに、選択される。たとえば、救済情報分析部24は、ウェハ製造工程でそのテスト対象に異常が発生したときに、または、その参照テスト対象で不良セルが所定の個数より多く発見されたときに(すなわち、そのテスト対象を生産するプロセスが成熟していないときに)、第2救済モードを選択する。
【0040】
救済モード切替部25は、さらに、プローバー21を介して、そのテスト対象に、救済情報分析部24により選択された救済モードを示すセット信号を出力する。
【0041】
組み合わせ演算部26は、プローバー21を介して、そのテスト対象の救済モード記憶回路10から、その複数の制約条件のうちの救済モード設定回路11により記録された救済モードに対応する1つの制約条件を読み出す。組み合わせ演算部26は、さらに、その読み出された制約条件と不良セル検出部23により生成された位置情報とに基づいて、複数の救済方法を算出する。その複数の救済方法は、それぞれ、複数のYアドレスのうちの複数のスペアカラム3−1〜3−4により救済されるYアドレスと複数のXアドレスのうちの複数のスペアロウ5−1〜5−4により救済されるXアドレスとを示している。
【0042】
救済解選択部27は、組み合わせ演算部26により算出された複数の救済方法から最適な1つの救済方法を算出する。その最適な救済方法は、たとえば、複数のスペアカラム3−1〜3−4のうちの救済に用いられるスペアカラムの個数と複数のスペアロウ5−1〜5−4のうちの救済に用いられるスペアロウの個数とが最小であるものが選択される。救済解選択部27は、さらに、その最適な救済方法をトリマー22に出力する。このとき、トリマー22は、その最適な救済方法が示すYアドレスに対応する複数のセルが複数のスペアカラム3−1〜3−4により救済されるように、カラムデコーダー6の所定のフューズを切断し、その最適な救済方法が示すXアドレスに対応する複数のセルが複数のスペアロウ5−1〜5−4により救済されるように、ロウデコーダー7の所定のフューズを切断する。
【0043】
なお、救済情報分析部24は、テスタ20により実現されないで、別途に構築されたシステムにより実現されることもできる。すなわち、そのテストプログラムにより実現される複数の機能は、互いに異なる複数のコンピュータにより実現されることもできる。
【0044】
本発明による半導体装置製造方法の実施の形態は、ウェハテストとパッケージ製品テストとを備えている。
【0045】
図8は、そのウェハテストを示している。ユーザは、まず、半導体チップ1に形成されるテスト対象が複数形成されているウェハをテスタ20のプローバー21にセットする。テスタ20は、プローバー21を介して、そのテスト対象に所定の電気信号を出力することにより、そのテスト対象のメモリセルアレイ2の複数のセル17−(0,0)〜17−(7,7)から不良セルを検出し、位置情報を生成する(ステップS1)。その位置情報は、その検出された不良セルのアドレスを示している。
【0046】
ユーザは、そのテスト対象に対応するテストプログラムをテスタ20にインストールする。そのテストプログラムは、不良セル検出部23と救済情報分析部24と救済モード切替部25と組み合わせ演算部26と救済解選択部27とをコンピュータに実現させるための複数のコンピュータプログラムから形成され、さらに、そのテスト対象が備えるスペアカラムの本数とスペアロウの本数とを示している。ユーザは、さらに、入力装置を介して、ウェハ製造工程でそのテスト対象に異常が発生したかどうかをテスタ20に入力する。テスタ20は、そのテスト対象と異なる参照テスト対象に関して生成された位置情報とその入力された情報とに基づいて救済情報を生成する(ステップS3)。その参照テスト対象は、そのテスト対象に関連する半導体チップであり、たとえば、そのテスト対象が形成されているウェハに形成されている複数の半導体チップのうちのそのテスト対象と異なる半導体チップであり、または、そのウェハを含むロットのうちの他のウェハに形成される半導体チップである。
【0047】
テスタ20は、その救済情報に基づいて複数の救済モードから1つの救済モードを選択する。すなわち、テスタ20は、そのテスト対象に発見される不良セルが比較的に少ないと推測されるときに第1救済モードを選択し、そのテスト対象に発見される不良セルが比較的に多いと推測されるときに第2救済モードを選択する。テスタ20は、さらに、プローバー21を介して、そのテスト対象の半導体チップ1に、その選択された救済モードを示すセット信号14を入力する(ステップS4)。このとき、テスタ20は、さらに、そのテスト対象に発見される不良セルの全部が複数のスペアカラム3−1〜3−4と複数のスペアロウ5−1〜5−4とにより救済されることができないときに、その半導体チップを不良とする。
【0048】
テスタ20は、プローバー21を介して、そのテスト対象の半導体チップ1に読出信号を出力する。そのテスト対象の半導体チップ1の救済モード読出回路12は、その読出信号を受信すると、制約条件信号を出力する。その制約条件信号は、救済モード記憶回路10に記録されている複数の制約条件のうちのセット信号14が示す救済モードに対応する1つの制約条件を示している。すなわち、その1つの制約条件は、その選択された救済モードが第1救済モードであるときに第1制約条件を示し、その選択された救済モードが第2救済モードであるときに第2制約条件を示している。その第2制約条件は、その第1制約条件より易しい。
【0049】
テスタ20は、その制約条件とそのテスト対象に関して生成された位置情報とに基づいて、複数の救済方法を算出する(ステップS1)。その複数の救済方法は、それぞれ、複数のYアドレスのうちの複数のスペアカラム3−1〜3−4により救済されるYアドレスと複数のXアドレスのうちの複数のスペアロウ5−1〜5−4により救済されるXアドレスとを示している。
【0050】
テスタ20は、その算出された複数の救済方法から最適な1つの救済方法を算出する。その最適な救済方法は、たとえば、複数のスペアカラム3−1〜3−4のうちの救済に用いられるスペアカラムの個数と複数のスペアロウ5−1〜5−4のうちの救済に用いられるスペアロウの個数とが最小であるものが選択される。テスタ20は、さらに、プローバー21を介して、その最適な救済方法が示すYアドレスに対応する複数のセルが複数のスペアカラム3−1〜3−4により救済されるように、カラムデコーダー6の所定のフューズを切断し、その最適な救済方法が示すXアドレスに対応する複数のセルが複数のスペアロウ5−1〜5−4により救済されるように、ロウデコーダー7の所定のフューズを切断する(ステップS2)。ステップS2が実行されると、次工程が実行される。その次工程としては、ダイシング・パッケージングが例示される。
【0051】
複数のテスト対象を連続して救済する場合、あるテスト対象の複数の救済方法の算出とその次のテスト対象の不良セルの検出とは、並行して行われることもできる。その不良セルの検出とその複数の救済方法の算出とが並行して行われることによれば、テストの時間は、より短縮されることができる。
【0052】
ステップS4で選択された救済モードは、そのテスト対象を含むロットの他のテスト対象でも適用されることができる。
【0053】
図9は、メモリセルアレイ2に複数の不良セルが配置された例を示している。その例では、セル17−(0,0)とセル17−(1,0)とセル17−(1,1)とセル17−(1,2)とセル17−(1,3)とセル17−(1,4)とセル17−(1,5)とセル17−(1,6)とセル17−(1,7)とセル17−(2,1)とセル17−(3,1)とセル17−(3,2)とセル17−(3,3)とセル17−(4,1)とセル17−(5,1)とセル17−(6,1)とセル17−(6,6)とセル17−(7,1)とが不良セルである。
【0054】
図10は、第1制約条件が満足するように算出された複数の救済方法を示している。その第1制約条件は、スペアカラム3−1が救済することができるセルのYアドレスが0〜3であり、スペアカラム3−2が救済することができるセルのYアドレスが0〜3であり、スペアカラム3−3が救済することができるセルのYアドレスが4〜7であり、スペアカラム3−4が救済することができるセルのYアドレスが4〜7であり、複数のスペアロウ5−1〜5−4の各々が救済することができるセルのYアドレスが0〜7であることを示している。
【0055】
このとき、その複数の救済方法は、6通りが算出される。その複数の救済方法のうちの第1救済方法は、複数のスペアカラム3−1〜3−4により救済されるセルのYアドレスが1と6とであり、複数のスペアロウ5−1〜5−4により救済されるセルのXアドレスが1と3とである。その複数の救済方法のうちの第2救済方法は、複数のスペアカラム3−1〜3−4により救済されるセルのYアドレスが1であり、複数のスペアロウ5−1〜5−4により救済されるセルのXアドレスが1と3と6とである。その複数の救済方法のうちの第3救済方法は、複数のスペアカラム3−1〜3−4により救済されるセルのYアドレスが1と2と6とであり、複数のスペアロウ5−1〜5−4により救済されるセルのXアドレスが1と3とである。その複数の救済方法のうちの第4救済方法は、複数のスペアカラム3−1〜3−4により救済されるセルのYアドレスが1と2とであり、複数のスペアロウ5−1〜5−4により救済されるセルのXアドレスが1と3と6とである。その複数の救済方法のうちの第5救済方法は、複数のスペアカラム3−1〜3−4により救済されるセルのYアドレスが1と3と6とであり、複数のスペアロウ5−1〜5−4により救済されるセルのXアドレスが1と3とである。その複数の救済方法のうちの第6救済方法は、複数のスペアカラム3−1〜3−4により救済されるセルのYアドレスが1と3とであり、複数のスペアロウ5−1〜5−4により救済されるセルのXアドレスが1と3と6とである。
【0056】
図11は、第2制約条件が満足するように算出された複数の救済方法を示している。その第2制約条件は、第1制約条件より易しく、複数のスペアカラム3−1〜3−4の各々が救済することができるセルのYアドレスが0〜7であり、複数のスペアロウ5−1〜5−4の各々が救済することができるセルのYアドレスが0〜7であることを示している。
【0057】
このとき、その複数の救済方法は、8通りが算出される。その複数の救済方法のうちの第1救済方法は、複数のスペアカラム3−1〜3−4により救済されるセルのYアドレスが1と6とであり、複数のスペアロウ5−1〜5−4により救済されるセルのXアドレスが1と3とである。その複数の救済方法のうちの第2救済方法は、複数のスペアカラム3−1〜3−4により救済されるセルのYアドレスが1であり、複数のスペアロウ5−1〜5−4により救済されるセルのXアドレスが1と3と6とである。その複数の救済方法のうちの第3救済方法は、複数のスペアカラム3−1〜3−4により救済されるセルのYアドレスが1と2と6とであり、複数のスペアロウ5−1〜5−4により救済されるセルのXアドレスが1と3とである。その複数の救済方法のうちの第4救済方法は、複数のスペアカラム3−1〜3−4により救済されるセルのYアドレスが1と2とであり、複数のスペアロウ5−1〜5−4により救済されるセルのXアドレスが1と3と6とである。その複数の救済方法のうちの第5救済方法は、複数のスペアカラム3−1〜3−4により救済されるセルのYアドレスが1と3と6とであり、複数のスペアロウ5−1〜5−4により救済されるセルのXアドレスが1と3とである。その複数の救済方法のうちの第6救済方法は、複数のスペアカラム3−1〜3−4により救済されるセルのYアドレスが1と3とであり、複数のスペアロウ5−1〜5−4により救済されるセルのXアドレスが1と3と6とである。その複数の救済方法のうちの第7救済方法は、複数のスペアカラム3−1〜3−4により救済されるセルのYアドレスが1と2と3と6とであり、複数のスペアロウ5−1〜5−4により救済されるセルのXアドレスが1である。その複数の救済方法のうちの第8救済方法は、複数のスペアカラム3−1〜3−4により救済されるセルのYアドレスが1と2と3とであり、複数のスペアロウ5−1〜5−4により救済されるセルのXアドレスが1と6とである。
【0058】
図10と図12とは、その制約条件が易しいときに、テスタ20により算出される複数の救済方法の個数が多いことを示している。テスタ20は、その不良セルが比較的に少ないと推測されるときに、第1制約条件を選択し、その不良セルが比較的に多いと推測されるときに、第2制約条件を選択する。その不良セルが比較的に多いと推測される場合としては、そのテスト対象の半導体チップ1がウェハのうちの拡散で問題があった領域から形成された場合、そのテスト対象を含むロットの他のテスト対象で不良セルが比較的多く発見された場合、そのテスト対象の半導体チップ1を生産するプロセスが成熟していない場合が例示される。このような選択によれば、その不良セルが比較的に多いと推測されるときに比較して、その不良セルが比較的に少ないと推測されるときに、算出される救済方法の個数が少なく、その救済方法を算出する時間を短縮することができる。その結果、このような半導体装置製造方法によれば、その複数の救済方法をより高速に算出することができ、テストの時間を短縮することができる。
【0059】
その救済方法は、第1制約条件が選択された場合で、その不良セルが十分に多いときに、算出されないことがある。本発明による半導体装置製造方法によれば、テスタ20は、その不良セルが比較的に多いと推測されるときに第2制約条件が選択されることにより、その救済方法をより確実に算出することができる。
【0060】
なお、その複数の制約条件は、算出される複数の救済方法の個数が互いに異なる他の条件に置換されることもできる。その条件としては、複数のYアドレスの各々が救済されることができるスペアカラムを制限し、複数のXアドレスの各々が救済されることができるスペアロウを制限するものが例示される。このような制約条件が適用された半導体装置製造方法は、既述の実施の形態における半導体装置製造方法と同様にして、複数の救済方法をより高速に算出することができ、ウェハテストの時間を短縮することができる。
【0061】
そのパッケージ製品テストは、そのウェハが複数の半導体チップにダイシングされ、その半導体チップがパッケージ製品にパッケージングされた後に、そのパッケージ製品に対して実行される。ユーザは、そのパッケージ製品を形成する半導体チップ1にテスト信号15を出力する。そのパッケージ製品の半導体チップ1の救済モード読出回路12は、半導体チップ1にテスト信号15が入力されたときに、アウト信号16を出力する。アウト信号16は、図8のステップS4で救済モード設定回路11により記録された救済モードを示している。
【0062】
ユーザは、アウト信号16に基づいて、複数のパッケージ製品を第1パッケージ製品と第2パッケージ製品とに分類する。その第1パッケージ製品は、アウト信号16が第1救済モード示すパッケージ製品であり、その第2パッケージ製品は、アウト信号16が第2救済モード示すパッケージ製品である。このとき、その第2パッケージ製品は、その第1パッケージ製品と別途にテストされ、その第1パッケージ製品に比較して、より厳しいストレスが印加されながらテストされる。このようなパッケージ製品テストによれば、その不良セルが比較的に多いと推測された半導体チップは、その半導体チップから形成されたパッケージ製品の品質に問題ないことがより確実に確認される。
【0063】
そのパッケージ製品テストでは、一般に、ウェハのうちの拡散で問題があった領域から形成された半導体チップで、ウェハテストで良品となる半導体チップは、通常の半導体チップと区別され、より厳しいストレスが印加されながらテストされることが望まれている。このようなパッケージ製品テストによれば、特定の半導体チップと通常の半導体チップとは、組立工程(ダイシング・パッケージング)の後で分類されることができ、その組立工程で分類されることが不要である。このため、このような半導体チップ1によれば、その組立工程は、ウェハテスト時に分類された特定の半導体チップと通常の半導体チップとを分類する工程を備える必要がなく、パッケージ製品テストのコストを低減することができる。
【0064】
カラムデコーダー6とロウデコーダー7とが備えるフューズは、レーザの照射により切断されるフューズと異なる他のフューズに置換されることもできる。そのフューズとしては、半導体チップ1の所定の端子に所定の電気信号が入力されることにより切断されるフューズが例示される。このようなフューズによれば、テスタ20は、プローバー21を用いて所定のフューズを切断することができ、テスト対象が形成されたウェハをプローバー21からトリマー22に移動する必要がなく、そのテスト対象をより容易に救済することができる。
【0065】
図12は、本発明による半導体装置の実施の他の形態を示している。その半導体装置は、半導体チップ30に複数の回路が形成されている。半導体チップ30は、既述の実施の形態における半導体チップ1のスペアセル救済制御回路8が他のスペアセル救済制御回路31に置換されている。スペアセル救済制御回路31は、救済モード記憶回路32と救済モード読出回路33とを備えている。半導体チップ30は、さらに、図示されていない複数の端子を備えている。救済モード記憶回路32は、複数のフューズを備え、複数の救済モードに対応する複数の制約条件が記録されている。救済モード記憶回路32は、その端子から所定のセット信号が入力されることにより、その複数のフューズのうちの所定のフューズが切断される。救済モード記憶回路32は、そのフューズが切断されることにより、その複数の制約条件のうちの1つの制約条件が選択される。救済モード記憶回路32は、その端子から所定の読出信号が入力されたときに、その端子を介して制約条件信号を出力する。その制約条件信号は、その選択された制約条件を示している。救済モード読出回路33は、その端子を介してテスト信号が入力されたときに、その端子を介してアウト信号を出力する。そのアウト信号は、その選択された制約条件に対応する1つの救済モードを示している。
【0066】
このとき、テスタ20の救済モード切替部25は、救済情報分析部24により生成された救済情報に基づいて選択された救済モードに対応する制約条件が選択されるように、プローバー21を介して救済モード記憶回路32の所定のフューズを切断する。
【0067】
このような半導体装置によれば、既述の実施の形態における半導体チップ1を備える半導体装置と同様にして、テストの時間を短縮することができる。このようなテスタ20によれば、さらに、半導体装置は、半導体チップが救済モード設定回路11を備える必要がなく、回路構成を低減することができる。その結果、半導体チップは、レイアウトを節約することができ、入力信号を節約することができ、チップレイアウトの面積のロスを低減することができる。
【0068】
なお、アウト信号16は、その救済モードに対応する制約条件を示す他のアウト信号に置換されることもできる。このとき、ユーザは、そのアウト信号が示す制約条件に基づいてその救済モードを算出し、その算出された救済モードに基づいてその複数のパッケージ製品を第1パッケージ製品と第2パッケージ製品とに分類する。このようなアウト信号が適用された半導体装置製造方法は、既述の実施の形態におけるパッケージ製品テストと同様にして、ウェハテスト時に分類された特定の半導体チップと通常の半導体チップとをパッケージングの後で容易に分類することができ、パッケージ製品テストのコストを低減することができる。
【0069】
本発明による半導体装置の実施のさらに他の形態は、既述の実施の形態における半導体チップ1がスペアセル救済制御回路8を備えていない他の半導体チップに置換されている。このとき、テスタ20の組み合わせ演算部26は、複数の制約条件を記憶装置に記録し、救済モード切替部25により選択された救済モードに対応する1つの制約条件をその複数の制約条件から選択し、その選択された制約条件に基づいて複数の組み合わせを算出する。
【0070】
このような動作によれば、既述の実施の形態における半導体チップ1を備える半導体装置と同様にして、テストの時間を短縮することができる。このようなテスタ20によれば、さらに、半導体装置は、既述の実施の形態における半導体チップ30と比較して、回路構成をより低減することができる。その結果、半導体チップは、レイアウトをより節約することができ、入力信号をより節約することができ、チップレイアウトの面積のロスをより低減することができる。
【符号の説明】
【0071】
1 :半導体チップ
2 :メモリセルアレイ
3−1〜3−4:複数のスペアカラム
5−1〜5−4:複数のスペアロウ
6 :カラムデコーダー
7 :ロウデコーダー
8 :スペアセル救済制御回路
10:救済モード記憶回路
11:救済モード設定回路
12:救済モード読出回路
14:セット信号
15:テスト信号
16:アウト信号
17−(0,0)〜17−(7,7):複数のセル
20:テスタ
21:プローバー
22:トリマー
23:不良セル検出部
24:救済情報分析部
25:救済モード切替部
26:組み合わせ演算部
27:救済解選択部
30:半導体チップ
31:スペアセル救済制御回路
32:救済モード記憶回路
33:救済モード読出回路
【特許請求の範囲】
【請求項1】
ウェハに形成されている複数の半導体チップのうちのテスト対象半導体チップが備える複数のメインメモリセルのうちの複数の不良セルが配置される位置を検出するステップと、
前記テスト対象半導体チップに関する救済情報に基づいて複数の制約条件から1つの制約条件を選択するステップと、
前記位置と前記1つの制約条件とに基づいて複数の救済方法を算出するステップと、
前記複数の救済方法から選択された最適救済方法に基づいて、前記テスト対象半導体チップが備える複数のスペアメモリセルアレイにより前記複数の不良セルを救済するステップとを具備し、
前記複数の救済方法の各々は、前記1つの制約条件が満足するように前記複数のスペアメモリセルアレイを前記複数の不良セルに割り当てる組み合わせを示し、
前記複数の制約条件は、前記複数の制約条件のうちの第1制約条件が満足するように算出された複数の救済方法の個数が前記複数の制約条件のうちの前記第1制約条件と異なる第2制約条件が満足するように算出された複数の救済方法の個数より小さくなるように、形成されている
半導体装置製造方法。
【請求項2】
請求項1において、
前記複数の半導体チップを複数のパッケージ製品にそれぞれパッケージングするステップと、
前記複数のパッケージ製品のうちのテスト対象パッケージ製品にテスト信号を出力することにより、前記テスト対象パッケージ製品からアウト信号を受信するステップと、
前記アウト信号に基づいて前記テスト対象パッケージ製品をテストするステップとを具備し、
前記アウト信号が第1制約条件に対応するときに前記テスト対象パッケージ製品に実施される第1テストは、前記アウト信号が第2制約条件に対応するときに前記テスト対象パッケージ製品に実施される第2テストと異なる
半導体装置製造方法。
【請求項3】
請求項1または請求項2のいずれかにおいて、
前記ウェハのうちの通常領域から前記テスト対象半導体チップが形成されたときに前記第1制約条件が前記複数の制約条件から選択され、前記ウェハのうちの前記通常領域と異なる問題領域から前記テスト対象半導体チップが形成されたときに前記第2制約条件が前記複数の制約条件から選択される
半導体装置製造方法。
【請求項4】
請求項1〜請求項3のいずれかにおいて、
前記救済情報は、前記複数の半導体チップのうちの前記テスト対象半導体チップを除く半導体チップで検出された不良セルにさらに基づいて生成される
半導体装置製造方法。
【請求項5】
請求項4において、
前記救済情報は、前記ウェハを含むロットのうちの他のウェハに形成される半導体チップで検出された不良セルにさらに基づいて生成される
半導体装置製造方法。
【請求項6】
請求項1〜請求項5のいずれかにおいて、
前記救済情報に基づいて生成されたセット信号を前記テスト対象半導体チップに出力するステップと、
前記複数の制約条件のうちの前記セット信号に対応する前記1つの制約条件を示す制約条件信号を前記テスト対象半導体チップから受信するステップ
とをさらに具備する半導体装置製造方法。
【請求項7】
ウェハに形成されている複数の半導体チップのうちのテスト対象半導体チップが備える複数のメインメモリセルのうちの複数の不良セルが配置される位置を検出する不良セル検出部と、
前記テスト対象半導体チップに関する救済情報に基づいて複数の制約条件から1つの制約条件を選択する救済情報分析部と、
前記位置と前記1つの制約条件とに基づいて複数の救済方法を算出する組み合わせ演算部と、
前記複数の救済方法から選択された最適救済方法に基づいて、前記テスト対象半導体チップが備える複数のスペアメモリセルアレイにより前記複数の不良セルを救済する救済解選択部とを具備し、
前記複数の救済方法の各々は、前記1つの制約条件が満足するように前記複数のスペアメモリセルアレイを前記複数の不良セルに割り当てる組み合わせを示し、
前記複数の制約条件は、前記複数の制約条件のうちの第1制約条件が満足するように算出された複数の救済方法の個数が前記複数の制約条件のうちの前記第1制約条件と異なる第2制約条件が満足するように算出された複数の救済方法の個数より小さくなるように、形成されている
テスタ。
【請求項8】
請求項7において、
前記ウェハのうちの通常領域から前記テスト対象半導体チップが形成されたときに前記第1制約条件が前記複数の制約条件から選択され、前記ウェハのうちの前記通常領域と異なる問題領域から前記テスト対象半導体チップが形成されたときに前記第2制約条件が前記複数の制約条件から選択される
テスタ。
【請求項9】
請求項7または請求項8のいずれかにおいて、
前記救済情報は、前記複数の半導体チップのうちの前記テスト対象半導体チップを除く半導体チップで検出された不良セルにさらに基づいて生成される
テスタ。
【請求項10】
請求項7〜請求項9のいずれかにおいて、
前記救済情報は、前記ウェハを含むロットのうちの他のウェハに形成される半導体チップで検出された不良セルにさらに基づいて生成される
テスタ。
【請求項11】
請求項7〜請求項10のいずれかにおいて、
前記組み合わせ演算部は、前記救済情報に基づいて生成されたセット信号を前記テスト対象半導体チップに出力することにより、前記複数の制約条件のうちの前記セット信号に対応する前記1つの制約条件を示す制約条件信号を前記テスト対象半導体チップから受信する
テスタ。
【請求項12】
複数のメインメモリセルから形成されるメインメモリセルアレイと、
複数のスペアメモリセルから形成される複数のスペアメモリセルアレイと、
前記複数のメインメモリセルから1つのセルを選択するデコーダーと、
複数の制約条件を記憶する救済モード記憶回路とを具備し、
前記救済モード記憶回路は、さらに、本半導体装置に入力されたセット信号に基づいて前記複数の制約条件から選択された1つの制約条件を示す制約条件信号を出力し、
前記デコーダーは、本半導体装置に入力される救済信号に基づいて、前記複数のメインセルのうちの不良セルの代わりに前記複数のスペアセルのいずれかを選択し、
前記複数の制約条件は、前記複数の制約条件のうちの第1制約条件が満足するように算出された複数の救済方法の個数が前記複数の制約条件のうちの前記第1制約条件と異なる第2制約条件が満足するように算出された複数の救済方法の個数より小さくなるように、形成されている
半導体装置。
【請求項13】
請求項12において、
本半導体装置にテスト信号が入力されたときに、前記1つの制約条件に対応するアウト信号を出力する救済モード読出回路
をさらに具備する半導体装置。
【請求項14】
請求項12または請求項13のいずれかにおいて、
前記救済モード記憶回路は、複数のフューズを備え、前記セット信号により前記複数のフューズのうちの所定のフューズが切断されることにより、前記制約条件信号を出力する
半導体装置。
【請求項1】
ウェハに形成されている複数の半導体チップのうちのテスト対象半導体チップが備える複数のメインメモリセルのうちの複数の不良セルが配置される位置を検出するステップと、
前記テスト対象半導体チップに関する救済情報に基づいて複数の制約条件から1つの制約条件を選択するステップと、
前記位置と前記1つの制約条件とに基づいて複数の救済方法を算出するステップと、
前記複数の救済方法から選択された最適救済方法に基づいて、前記テスト対象半導体チップが備える複数のスペアメモリセルアレイにより前記複数の不良セルを救済するステップとを具備し、
前記複数の救済方法の各々は、前記1つの制約条件が満足するように前記複数のスペアメモリセルアレイを前記複数の不良セルに割り当てる組み合わせを示し、
前記複数の制約条件は、前記複数の制約条件のうちの第1制約条件が満足するように算出された複数の救済方法の個数が前記複数の制約条件のうちの前記第1制約条件と異なる第2制約条件が満足するように算出された複数の救済方法の個数より小さくなるように、形成されている
半導体装置製造方法。
【請求項2】
請求項1において、
前記複数の半導体チップを複数のパッケージ製品にそれぞれパッケージングするステップと、
前記複数のパッケージ製品のうちのテスト対象パッケージ製品にテスト信号を出力することにより、前記テスト対象パッケージ製品からアウト信号を受信するステップと、
前記アウト信号に基づいて前記テスト対象パッケージ製品をテストするステップとを具備し、
前記アウト信号が第1制約条件に対応するときに前記テスト対象パッケージ製品に実施される第1テストは、前記アウト信号が第2制約条件に対応するときに前記テスト対象パッケージ製品に実施される第2テストと異なる
半導体装置製造方法。
【請求項3】
請求項1または請求項2のいずれかにおいて、
前記ウェハのうちの通常領域から前記テスト対象半導体チップが形成されたときに前記第1制約条件が前記複数の制約条件から選択され、前記ウェハのうちの前記通常領域と異なる問題領域から前記テスト対象半導体チップが形成されたときに前記第2制約条件が前記複数の制約条件から選択される
半導体装置製造方法。
【請求項4】
請求項1〜請求項3のいずれかにおいて、
前記救済情報は、前記複数の半導体チップのうちの前記テスト対象半導体チップを除く半導体チップで検出された不良セルにさらに基づいて生成される
半導体装置製造方法。
【請求項5】
請求項4において、
前記救済情報は、前記ウェハを含むロットのうちの他のウェハに形成される半導体チップで検出された不良セルにさらに基づいて生成される
半導体装置製造方法。
【請求項6】
請求項1〜請求項5のいずれかにおいて、
前記救済情報に基づいて生成されたセット信号を前記テスト対象半導体チップに出力するステップと、
前記複数の制約条件のうちの前記セット信号に対応する前記1つの制約条件を示す制約条件信号を前記テスト対象半導体チップから受信するステップ
とをさらに具備する半導体装置製造方法。
【請求項7】
ウェハに形成されている複数の半導体チップのうちのテスト対象半導体チップが備える複数のメインメモリセルのうちの複数の不良セルが配置される位置を検出する不良セル検出部と、
前記テスト対象半導体チップに関する救済情報に基づいて複数の制約条件から1つの制約条件を選択する救済情報分析部と、
前記位置と前記1つの制約条件とに基づいて複数の救済方法を算出する組み合わせ演算部と、
前記複数の救済方法から選択された最適救済方法に基づいて、前記テスト対象半導体チップが備える複数のスペアメモリセルアレイにより前記複数の不良セルを救済する救済解選択部とを具備し、
前記複数の救済方法の各々は、前記1つの制約条件が満足するように前記複数のスペアメモリセルアレイを前記複数の不良セルに割り当てる組み合わせを示し、
前記複数の制約条件は、前記複数の制約条件のうちの第1制約条件が満足するように算出された複数の救済方法の個数が前記複数の制約条件のうちの前記第1制約条件と異なる第2制約条件が満足するように算出された複数の救済方法の個数より小さくなるように、形成されている
テスタ。
【請求項8】
請求項7において、
前記ウェハのうちの通常領域から前記テスト対象半導体チップが形成されたときに前記第1制約条件が前記複数の制約条件から選択され、前記ウェハのうちの前記通常領域と異なる問題領域から前記テスト対象半導体チップが形成されたときに前記第2制約条件が前記複数の制約条件から選択される
テスタ。
【請求項9】
請求項7または請求項8のいずれかにおいて、
前記救済情報は、前記複数の半導体チップのうちの前記テスト対象半導体チップを除く半導体チップで検出された不良セルにさらに基づいて生成される
テスタ。
【請求項10】
請求項7〜請求項9のいずれかにおいて、
前記救済情報は、前記ウェハを含むロットのうちの他のウェハに形成される半導体チップで検出された不良セルにさらに基づいて生成される
テスタ。
【請求項11】
請求項7〜請求項10のいずれかにおいて、
前記組み合わせ演算部は、前記救済情報に基づいて生成されたセット信号を前記テスト対象半導体チップに出力することにより、前記複数の制約条件のうちの前記セット信号に対応する前記1つの制約条件を示す制約条件信号を前記テスト対象半導体チップから受信する
テスタ。
【請求項12】
複数のメインメモリセルから形成されるメインメモリセルアレイと、
複数のスペアメモリセルから形成される複数のスペアメモリセルアレイと、
前記複数のメインメモリセルから1つのセルを選択するデコーダーと、
複数の制約条件を記憶する救済モード記憶回路とを具備し、
前記救済モード記憶回路は、さらに、本半導体装置に入力されたセット信号に基づいて前記複数の制約条件から選択された1つの制約条件を示す制約条件信号を出力し、
前記デコーダーは、本半導体装置に入力される救済信号に基づいて、前記複数のメインセルのうちの不良セルの代わりに前記複数のスペアセルのいずれかを選択し、
前記複数の制約条件は、前記複数の制約条件のうちの第1制約条件が満足するように算出された複数の救済方法の個数が前記複数の制約条件のうちの前記第1制約条件と異なる第2制約条件が満足するように算出された複数の救済方法の個数より小さくなるように、形成されている
半導体装置。
【請求項13】
請求項12において、
本半導体装置にテスト信号が入力されたときに、前記1つの制約条件に対応するアウト信号を出力する救済モード読出回路
をさらに具備する半導体装置。
【請求項14】
請求項12または請求項13のいずれかにおいて、
前記救済モード記憶回路は、複数のフューズを備え、前記セット信号により前記複数のフューズのうちの所定のフューズが切断されることにより、前記制約条件信号を出力する
半導体装置。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【公開番号】特開2011−81854(P2011−81854A)
【公開日】平成23年4月21日(2011.4.21)
【国際特許分類】
【出願番号】特願2009−230923(P2009−230923)
【出願日】平成21年10月2日(2009.10.2)
【出願人】(302062931)ルネサスエレクトロニクス株式会社 (8,021)
【Fターム(参考)】
【公開日】平成23年4月21日(2011.4.21)
【国際特許分類】
【出願日】平成21年10月2日(2009.10.2)
【出願人】(302062931)ルネサスエレクトロニクス株式会社 (8,021)
【Fターム(参考)】
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