【課題】論理ゲートや論理ゲートの入出力端子の配置にかかわらず、信号配線の引き出し端子を密集させることなく配置すること。
【解決手段】本発明は、複数の論理ゲート３０９に接続された配線層３０１〜３０３を、論理ゲート出力端子３０６と論理ゲート入力端子３０７又は論理ゲート出力端子３０６及び論理ゲート入力端子３０７と配線分岐点３０８とを結ぶ線分に分割する。続いて、この線分において、この線分よりも上層の配線層に配置された配線が最も少ない点を、仮想分割点として抽出する。そして、この線分を仮想分割点にて分割することにより、仮想分割配線４０１を生成する。続いて、仮想分割配線４０１を構成する配線層と、配線層３０３とを接続する追加配線５０１を配置する。追加配線５０１は、仮想分割点の直上を避けて配置される。 （もっと読む）

【課題】詳細な各基本素子に関する情報を論理シミュレーションの処理結果として出力することなく、回路の様々な動作モードに応じた消費電流解析を可能とする論理シミュレーションの手段を提供する。
【解決手段】ネットリストに埋め込む基本素子の動作モデルとして所定のハードウェア記述言語により記述され、前記ネットリストの回路に対する計算機による論理シミュレーションにおいて前記基本素子として動作するプログラムは、前記基本素子の論理動作を規定する論理動作部と、前記基本素子の入出力端子における信号レベルの変化を検出する変化検出部と、前記信号レベルの変化の組み合わせに応じた位置のデータが読み出されるデータ格納部とを含むことを特徴とする。 （もっと読む）

【課題】配線層の溶出、および酸化を抑制する半導体装置、およびその設計方法を提供する。
【解決手段】接続コンタクトに接続される金属配線の配置を決定するステップと、接続コンタクトを設けるためのスルーホールの配置を決定するステップとを具備する半導体装置に設計方法を適用する。ここで、金属配線の配置を決定するステップは、（ａ）スルーホールによって露出する金属配線の領域を特定するステップと、（ｂ）金属配線に付帯する容量を特定するステップと、（ｃ）容量が蓄える電荷が、領域を介して金属配線から極性溶媒に移動したときの領域の損傷を抑制するように、金属配線の配置を決定するステップとを含むものとする。 （もっと読む）

【課題】少数の離散的な電荷によって生じるトランジスタ特性のばらつきを考慮した半導体集積回路の設計方法を提供する。
【解決手段】単一の電荷が付加されることにより生じるトランジスタ特性の変位ｘの確率密度関数Ｐ１（ｘ）を決定する工程と、Ｐ１（ｘ）と、付加される電荷の個数ｎの出現確率と、を元に回路設計上想定すべき設計余裕Ｍを決定する工程と、を備える。単一の電荷が特性に影響を与えるほど微細なトランジスタを有する半導体集積回路においても、正確にばらつきが計算できる。 （もっと読む）

【課題】タイミングドリブン配置された順序セルのタイミングを維持しながら消費電力の低減化を図ること。
【解決手段】まず、初期情報を取得する（Ｓ１８０１）。つぎに、順序セルがタイミングドリブン配置されたセル配置可能領域に、所定数のＲＯＷ領域候補を設定する（Ｓ１８０２）。そして、ランキング処理を実行して（Ｓ１８０３）、ＲＯＷ領域候補ｒｉの優先順位を付ける。このあと、実際にチップに使用するＲＯＷ領域の必要個数Ｎを算出する（Ｓ１８０３）。ＲＯＷ領域候補の中からＲＯＷ領域を決定する（Ｓ１８０５）。そして、順序セルの整列化処理を実行する（Ｓ１８０６）。 （もっと読む）

【課題】論理モジュールチップとメモリアレイチップとから成る三次元集積回路を高性能に実現する設計装置を提供する。
【解決手段】設計装置１００は、論理モジュールに関する論理モジュール情報を入力する入力部１０１と、論理モジュール情報に基づいて、メモリブロックの構成を示すメモリブロック構成情報を生成するメモリブロック構成部１０３と、論理モジュール情報に基づいて論理モジュールを論理モジュールチップ上に配置する論理モジュール配置部１０２と、メモリブロック構成部１０３により生成されたメモリブロック構成情報に基づいて、メモリアレイチップに実装される複数のメモリエレメントにメモリブロックを割り当てるメモリブロック割当部１０４と、論理モジュールの配置とメモリブロックの割当とを設計結果として出力する出力部１０５と、を備える。 （もっと読む）

【課題】電子デバイスを製造する際に、設計段階において、素子を構成する全層に共通する相対的な基準値（第１の値）を用いて極めて効率良く迅速にホットスポットを抽出することを可能とし、信頼性の高い電子デバイスを実現する。
【解決手段】グルーピング部２で分類されたデザイン図形に対して露光シミュレーションを行い、各デザイン図形のシミュレーション図形を作成し、作成されたシミュレーション図形のスペース及び幅を測定し、各デザイン図形について、シミュレーション図形の測定されたスペース及び幅に基づいてヒストグラムを作成し、ヒストグラムに基づいてホットスポットを判定して、デザイン図形のホットスポット周辺のレイアウトを修正する。 （もっと読む）

【課題】ビアの冗長化率を向上させる。
【解決手段】前記論理接続情報に基づいて半導体基板上に配線を行うとともに、前記配線が第１の配線層と第２の配線層間の配線である場合に、前記第１の配線層と前記第２の配線層の間に単一のビアである単一ビアを配置し、前記配線した前記半導体基板上の配線が有するビアについて、前記ビアが接続する第１の配線の第１の線幅と第２の配線の第２の線幅に基づいて、前記第１の線幅に応じた複数のビアが必要である場合に、前記単一ビアのみが配置されているときは、前記単一ビアを孤立ビアエラーとして検出し、前記孤立ビアエラーとして検出した前記単一ビアを、複数のビアを有する孤立ビアエラー対策用ビアに変換し、前記孤立ビアエラー対策用ビアへの変換後に、前記配線した前記半導体基板上の配線が有するビアのうち前記単一ビアを、複数のビアを有する冗長ビアに変換するステップを実行させる。 （もっと読む）

【課題】効率的に消費電力を低減して省エネルギー性を向上させることのできるプログラマブル論理回路を提供する。
【解決手段】外部からのアクセスによりその論理演算処理が変更可能な複数の論理ブロック（１ａ〜１ｉ）と、該論理ブロックの間の接続を外部からのアクセスにより変更可能な配線領域２と、各論理ブロック毎に電源をオン・オフ可能なオン・オフ手段（電源オン・オフ部３）と、システムの動作モードに対応させた動作データを導入する導入手段（動作データ導入部５）と、導入された動作データに基づいて指定された論理ブロックの電源をオン・オフさせる制御手段（オン・オフ制御部４）と、電源がオンされた論理ブロックについて、配線領域における各論理ブロック間の配線状態を動作データに含まれる回路データに基づいて変更する配線変更手段（配線変更部６）とを少なくとも備える。 （もっと読む）

【課題】低コストで半導体集積回路の製造が可能な半導体集積回路のレイアウト装置を提供する。
【解決手段】半導体集積回路内の回路部分の配置及び配線を行う半導体集積回路のレイアウト装置において、ライブラリ、デザインルール、レイアウト、ネットリストを読み込む入力部と、ライブラリ、デザインルール、レイアウト、ネットリストの情報をもとに、表示部にレイアウト表示を行うための処理を行い、また、操作部からの操作により制御が行われる本体部と、本体部を制御するための操作を行う操作部と、表示画面においてレイアウト表示するとともに、表示画面には表示されないものであって、レイアウト表示されている配線と電気的に接続される回路情報を表示するための表示部を有することを特徴とする半導体集積回路のレイアウト装置を提供することにより上記課題を解決する。 （もっと読む）

【課題】信頼性の高いＥＳＤ保護検証を高速に実行する。
【解決手段】本発明の例に関わるＥＳＤ保護検証装置は、第１のパッドに接続された素子を抽出する素子抽出部１１と、抽出された素子の中から第１のパッドに第１の端子が接続された１つ以上の素子を判別し、その素子の寸法情報に基づく第１の演算値を算出する第１の素子情報調査／演算部１２と、第１の基準値と第１の演算値とを比較し、素子が所定のＥＳＤ耐圧を有するか否か判定する第１のエラー検出部１３と、第１のパッドに第１の端子が接続された素子の中から第２の端子が第２のパッドに接続された１つ以上の素子を判別し、その素子の寸法情報に基づく第２の演算値を算出する第２の素子情報調査／演算部１４と、第２の基準値と第２の演算値とを比較して、素子が所定のＥＳＤ耐圧を有するか否か判定する第２のエラー検出部１５と、を備える。 （もっと読む）

【課題】試験／動作項目の種類を認識することなく検証すること。
【解決手段】レイアウト検証装置４００は、レイアウトデータ内の複数の端子とそれらの入力電圧を含む試験／動作項目の集合を記憶するテーブルにアクセスし、試験／動作項目の集合内から対象項目を選択部４０１により選択し、対象項目内の複数の端子の中から一対の端子を抽出部４０２により抽出し、抽出された一対の端子の入力電圧の異同を判断部４０３により判断し、一対の端子の一方の端子に接続されている一方の素子群と他方の端子に接続されている他方の素子群との間隔に適用する設計基準を、判断結果に応じた設計基準に決定部４０４により決定し、一方の素子群と他方の素子群との間隔を検出部４０５により検出し、検出した間隔が、決定された設計基準を遵守しているか否かを検証部４０６により検証し、検証結果を出力部４０７により出力する。 （もっと読む）

【課題】半導体集積回路の各レイヤの３次元構造を考慮しつつ、半導体集積回路を作製するために用いられるパターンデータを検証する。
【解決手段】スペック設定部１５ａは、半導体集積回路の各レイヤの３次元構造に基づいて、各レイヤに配置されるレイアウトパターンのレイアウトに関するスペックを設定し、検証処理部１５ｂは、半導体集積回路の各レイヤのレイアウトパターンがスペックを満たしているかどうかを検証する。 （もっと読む）

【課題】クロックスキューの低減と消費電力の低減を実現できるメッシュクロック構造を生成する。
【解決手段】メッシュクロック構造生成装置は、複数のノードを生成するノード生成部と、各々が複数のノードにクロック信号を供給するメッシュ構造のクロック配線を示す複数のメッシュクロック構造候補を生成するメッシュドライバ構造生成部とを備える。メッシュドライバ構造生成部は、複数のメッシュクロック構造候補の各々について消費電力の評価値を算出する消費電力評価部と、複数のメッシュクロック構造候補の各々についてクロック信号の遅延時間差の評価値を算出する遅延解析部とを備える。 （もっと読む）

【課題】タイミング情報及びレイアウト情報に基づいて、修正回路の最適な挿入ポイントを検出し、タイミング収束時間の短縮化を行う。
【解決手段】タイミング収束装置１は、レイアウトDB１２２から違反パスの重複情報を含むタイミング情報を抽出するとともに、タイミング制約情報に違反しているタイミング違反部分を取得する論理タイミング情報取得部１１と、タイミング違反部分に対応するレイアウトの配置情報を取得するレイアウト情報取得部１２とを有する。また、タイミング収束装置１は、違反パスの重複情報及びレイアウトの配置情報から、タイミング違反を修正するための修正回路の修正候補毎のコストを算出する回路変更コスト算出部１３と、算出された修正候補毎のコストのうち、コストが最も低い修正候補を表示部１１２ａに表示あるいはファイルに出力できる回路変更指示出力部１５とを有する。 （もっと読む）

【課題】集積回路パッケージにおける配線経路の作成を適切に支援する。
【解決手段】集積回路パッケージの少なくとも各ピン、各水平ピン間、各垂直ピン間、及び各対角ピン間を配線のボトルネック箇所とし、各ボトルネック箇所に配線容量を付与する手順と、ボトルネック箇所ごとに入り口ノード及び出口ノードの二つのノードを生成する手順と、それぞれのボトルネック箇所について、ボトルネック箇所内の入り口ノードから出口ノードへの有向枝を生成し、隣接するボトルネック箇所間において一方の出口ノードから他方の入り口ノードへの有向枝を相互に生成し、対角ピン間のボトルネック箇所と当該対角ピン間の全ての斜め隣のボトルネック箇所との間において一方の出口ノードから他方の入り口ノードへの有向枝を相互に生成し、生成された全ての有向枝に、ボトルネック箇所に割り当てられた配線容量の最小値を枝容量として付与する手順とを有する。 （もっと読む）

【課題】クリティカルパス（セットアップ遅延マージンが小さい回路領域）に観測ポイントを配置する。
【解決手段】集積回路の故障解析を実行するときの解析容易性改善効果の高い部分を観測点位置として特定する観測点特定部を備える回路設計支援装置を構成する。その回路設計支援装置は、前記観測点位置に関する情報に基づいて、前記観測点位置に配置される素子を、故障解析装置による前記故障解析を適切に行うことが可能な解析対象素子に置換する素子置換実行部を具備する。 （もっと読む）

【課題】タイミング検証が必要なタイミング検証対象パスに対してもれなくタイミング検証を行うことができるタイミング検証方法およびその装置を提供する。
【解決手段】集積回路の接続情報を解析し、複数のタイミング検証対象パスを抽出するタイミング検証対象パス抽出工程と、複数のタイミング検証対象パスに対して、集積回路の製造条件および動作条件を含む代表タイミング検証条件に基づいて、信号の遅延関連情報を求め、当該遅延関連情報から複数のタイミング検証対象パスの信号遅延時間を求めて複数のタイミング検証対象パスを伝搬する信号のタイミング解析を行う第1のタイミング解析工程と、複数のタイミング検証対象パスから特定の判別条件を入力する工程と、特定の判別条件に合致する一部のパスを特定パスとして選択する特定パス選択工程と、特定パスを伝搬する信号のタイミング解析を行う第2のタイミング解析工程とを有するタイミング検証方法。 （もっと読む）

【課題】クロックゲーティング回路の配置位置に依存しない適切なクロックパスを配線し、クロックスキューの調整の容易化を図ること。
【解決手段】設計支援装置４００は、第１のレイアウトデータ２００の中から選択されたクロックゲーティング回路の出力先ＦＦを特定部４０１により特定し、クロックゲーティング回路が削除されてクロックツリーが構築された第２のレイアウトデータ４１０を取得部４０２により取得し、第２のレイアウトデータ４１０内の特定されたＦＦごとに、ＦＦの出力元のクロックバッファを探索部４０５により探索し、特定されたＦＦの中から探索されたクロックバッファごとに出力先ＦＦ群を選択部４０６により選択し、ＦＦ群ごとにクロックバッファの配置位置情報を出力部４０７により出力する。 （もっと読む）

【課題】伝搬遅延時間の適正化を図ること。
【解決手段】ネットリスト１００の中から、パス（データパス、クロックパス）Ｐを抽出する。つぎに、抽出されたパスＰごとに、パス分割をおこなう。そして、分割パスｐごとに、分割パスばらつき値γおよびその補正値βを計算する。分割パスばらつき値γは、分割パス固有のばらつき値である。また、分割パスについての第１の分割パス伝搬遅延時間Ｔ１を計算する。そして、分割パスｐごとの分割パスばらつき値γ、補正値βおよび第１の伝搬遅延時間Ｔ１から第２の分割パス伝搬遅延時間Ｔ２を計算する。第２の分割パス伝搬遅延時間Ｔ２は、分割パスばらつき値γを考慮した伝搬遅延時間である。最後に、分割パスｐごとの第２の分割パス伝搬遅延時間Ｔ２をマージすることにより、分割元パスＰの分割元パス伝搬遅延時間Ｔ３を得る。 （もっと読む）