【課題】検証精度を高めることのできるエレクトロマイグレーション検証装置を提供する。
【解決手段】前記複数の矩形図形が段差状に接続されている部分をオフセット接続部として識別し、前記オフセット接続部を示すオフセット接続部データを生成する、識別部と、前記オフセット接続部データに基づいて、前記オフセット接続部における最小配線幅を算出し、前記最小配線幅を示す最小幅データを生成する、最小幅算出部と、前記オフセット接続部を流れる電流値と、前記最小配線幅とに基づいて、前記オフセット接続部における電流密度を算出し、算出された電流密度を示す電流密度データを生成する、電流密度算出部と、前記電流密度データに基づいて、前記電流密度を予め設定された基準値と比較し、比較結果に基づいて、エレクトロマイグレーションが発生するか否かを判定する、判定部と、を具備する。 （もっと読む）

【課題】リングゲート型ＭＯＳトランジスタ間の領域だけでなく、リング内の領域においてもディッシング現象の発生を抑止する。
【解決手段】半導体装置１は、基板１０と、基板１０上に形成されたリング形状のゲート電極２１を有するトランジスタ２０ｂと、ゲート電極２１の外側に配置され、ゲート電極２１と同層に設けられる複数の外部ダミーパターン４０と、ゲート電極２１の内側に配置され、ゲート電極２１と同層に設けられる少なくとも１つの内部ダミーパターン４１とを備える。 （もっと読む）

【課題】中間ノード直下に形成される空乏層による影響を再現してシミュレーション精度の向上を図ること。
【解決手段】検証装置は、ＮＭＯＳに関する回路モデルである等価回路４００内から、接合抵抗ＲＪＬＧ_Sおよび接合容量ＣＪＧ_Sと、接合抵抗ＲＪＬＧ_Dおよび接合容量ＣＪＧ_Dとを備える並列回路と、並列回路と基板電極とを接続する接続抵抗Ｒｄｅｐを検出する。つぎに、検証装置は、接合抵抗ＲＪＬＧ_Sおよび接合抵抗ＲＪＬＧ_Dと、接続抵抗Ｒｄｅｐとが振幅の変化に与える影響を示す第１の係数を算出し、接合容量ＣＪＧ_SとＣＪＧ_Dと接続抵抗Ｒｄｅｐとが位相の変化に与える影響を示す第２の係数を算出する。そして、第１の係数と第２の係数との合計値により接合容量ＣＪＧ（＝ＣＪＧ_S＝ＣＪＧ_D）を補正する。 （もっと読む）

【課題】ＴＡＴの増加を抑えることのできる、半導体集積回路のレイアウト装置を提供する。
【解決手段】色分けスタンダードセルデータに基づいて、前記複数のパターン部分のなかからセルの外周部に配置された外周パターン部分を識別し、前記外周パターン部分が他のパターンの形成に影響を与える範囲を示す制約エリアを設定し、前記制約エリアを前記各フォトマスクと対応付けて示す制約データを生成し、前記制約データを前記スタンダードセルと対応付けて前記セルライブラリに登録する、制約データ生成部と、セルライブラリを参照し、半導体チップ上に複数の前記スタンダードセルをレイアウトし、チップレイアウトデータを生成する、チップ配置設計部と、前記チップレイアウトデータ及び前記制約データを取得し、前記チップレイアウトデータにおいて、同一のフォトマスクにおいて前記制約エリアが重なるか否かを判定する、色分け隣接評価部と、前記制約エリアが重なった場合に、前記チップレイアウトデータを修正する、隣接配置修正部とを具備する。 （もっと読む）

【課題】ハードマクロのレイアウト設計時に空き領域を削減して、ハードマクロのサイズを小さくすること。
【解決手段】半導体集積回路のハードマクロのレイアウト設計方法において、コンピュータが、中継用セルを配置する領域を規定するとともに該中継用セルが有する入出力端子に相当する箇所を配線禁止領域として含むレイアウトセルをハードマクロ上に配置する工程と、前記ハードマクロを構成する機能ブロックを配置する工程と、前記配線禁止領域を回避しつつ前記機能ブロックに対する配線を配置する工程と、を含む。 （もっと読む）

【課題】クロックツリー設計において、簡潔なスキュー調整をすることができるレイアウト装置及びレイアウト方法を提供すること。
【解決手段】本発明にかかるレイアウト装置１は、想定スキュー値記憶部１４１、遅延挿入部１３３、遅延調整部１３４を備える。想定スキュー値記憶部１４１は、クロックツリーの段数に応じて予め定められた想定スキュー値を格納する。遅延挿入部１３３は、想定スキュー値が要求スキュー値以下である場合、当該クロックツリーの最上位側に遅延調整バッファ２０６を挿入する。遅延調整部１３４は、クロックツリーのスキュー値が要求スキュー値以下となるように、クロックツリーの配線後に、遅延調整バッファ２０６の遅延を調整する。 （もっと読む）

【課題】半導体集積回路の電源パッドの配置を決定するためのＴＡＴをより短縮した半導体集積装置の設計方法を提供する。
【解決手段】半導体集積回路の設計方法としてのＣＡＤ設計ツール５は、半導体チップに電源電位を供給する電源パッドの供給可能電流量に基づき、各電源パッドに対し、それぞれ供給する電力の基準値となる電力基準値としての消費電力基準値を設定し、半導体チップ領域を、当該領域が消費電力基準値以下の消費電力の分割領域となるまで分割し、半導体チップの内部回路に電源電位を供給する電源配線のうち、分割領域としての確定エリアの中心に最も近い電源配線の上に電源パッドを配置する。 （もっと読む）

【課題】設計工数の増大や設計の後戻りが発生していた。
【解決手段】既存スキャンパスの複数のＦＦの接続情報を含む論理接続情報と、追加ＦＦと論理接続情報のＦＦのレイアウト、スキャンイン端子、スキャンアウト端子とを接続するネットの情報を含むレイアウト情報と、ネットの単位配線長当たりの遅延時間を計算する情報を含む遅延ライブラリ情報と、ネットの遅延を制約する遅延制約情報とを入力し、それら情報を参照し、追加ＦＦの挿入先を決定する追加先決定手段と、追加された追加ＦＦを既存スキャンパスに挿入するように論理接続情報を更新する論理接続情報更新手段と、更新された論理接続情報を参照し、接続が変更されたスキャンイン端子、スキャンアウト端子間の配線を行いレイアウト情報を更新する再配線手段と、それら更新された情報を出力するするＦＦ追加システム。 （もっと読む）

【課題】半導体製品の開発における人の介在による時間的損失を抑制する
【解決手段】既開発製品データベース（６）と、既開発製品データベース（６）に格納された対策を実行シェルの形態に自動生成する第１のプログラム（１３）と、実行シェルを自動で起動する第２のプログラム（１４）とを具備する半導体集積回路自動開発システム（１）を構築する。ここにおいて、半導体集積回路自動開発システム（１）は、配置配線設計の工程を実行した結果に対する結果検証し、結果検証の結果で問題があった場合に、既開発製品データベース（６）と自動照合を行う。そして。自動照合の結果に対応した対策である実行シェルを、第１のプログラム（１３）により生成し、生成された実行シェルを、問題の生じた工程に戻って第２のプログラム（１４）により実行する。 （もっと読む）

【課題】計算負荷を低減でき、計算時間を低減できる半導体デバイスパターン検証方法および検証プログラムを提供する。
【解決手段】半導体デバイスパターン検証方法は、マスクパターンを算出する第１工程<ST11>、半導体基板上に形成されるフォトレジストの形状を算出する第２工程<ST12>、図形演算処理を用いて一律リサイズを行い、擬似的な仮加工形状に限定して算出する第３工程<ST13>、設計パターンが前記半導体基板上に形成されるか否かについて図形検証を行い、危険箇所候補を検出する第４工程<ST14>、危険箇所候補の加工シミュレーションを行い、部分加工形状を算出する第５工程<ST15>を具備する。 （もっと読む）

【課題】異なる電源系統の論理回路が交互に接続されている場合であっても、同一電源系統の論理回路で構成した場合と同様に、レイアウト面積を削減することができる半導体装置を提供する。
【解決手段】半導体装置は、交互に接続された電源系統（電源線Ｌ１、電源線Ｌ２、ＧＮＤ線ＬＳ１、ＧＮＤ線ＬＳ２）が異なる複数の論理回路（インバータ回路）のうち、同一の電源系統に接続される論理回路が隣接してレイアウト配置され、当該隣接した一方の論理回路を形成する素子と他方の論理回路を形成する素子との電源に接続される拡散層が共有化されている。 （もっと読む）

【課題】記憶容量およびポート位置が可変な再構成可能メモリを利用して、小面積かつ高性能な半導体集積回路を実現する。
【解決手段】論理モジュールとメモリブロックからなるネットリストに関する情報と、排他的に利用されるメモリブロックに関する情報とで構成される、共有可能なメモリブロックの集合に関する情報を入力する入力部１０１と、ネットリストに関する情報に基づいて、論理モジュールとメモリブロックの配置位置を決定するフロアプランニング部１０２と、メモリ共有化指標設定部１０３と、共有化メモリ選択部１０４と、遅延および配線性評価・判定部１０６と、非共有化メモリ選択部１０７と、ネットリスト更新部１０５と、ネットリスト更新部１０５によって更新されたネットリストと、フロアプランニング結果とを設計結果として出力する出力部１０８と、を備える半導体集積回路の設計装置１００。 （もっと読む）

【課題】製造バラつきの下で、クロックスキューの最小化しつつ、クロック信号部での消費電力を最小化する半導体集積回路の設計方法、設計装置および、コンピュータプログラムを提供する。
【解決手段】メッシュ配線構造を駆動するバッファツリーを生成するグローバルクロック構造生成部１０４と、クロック素子の配置分布とクロックゲーティング構造を考慮してクラスタを生成するクロック素子クラスタ生成部１０６と、そのクラスタに含まれるクロック素子が属するゲーティッド回路にクロック信号を分配するゲーティングセルを複製して、クラスタを駆動するゲーティングセルとして挿入するゲーティングセル複製・挿入部１０７と、ローカルクロック構造生成部１０９と、タイミング解析結果に基づき、クロック素子クラスタを駆動するゲーティングセルの駆動能力を調整するゲーティングセル駆動能力調整部１１１と、を備える。 （もっと読む）

【課題】ピーク電流を抑えつつ、クロックツリーの生成のやり直しを減らし、設計ＴＡＴを短縮すること。
【解決手段】本発明の第１の態様にかかる半導体集積回路の回路設計方法は、一のクロックルートからクロックが分配される複数の順序回路の配置情報に基づき、当該複数の順序回路のそれぞれのクロック分配遅延時間を算出し、算出されたクロック分配遅延時間に応じて、複数の順序回路を、予め遅延時間の範囲を定義した複数のグループに組み分けし、グループごとに設定された基準遅延時間となるように、グループごとに当該グループに組み分けされた順序回路に対するクロックのクロックツリーを生成する。 （もっと読む）

【課題】レイアウト変更に有効利用できる空き領域を効率的に確保する。
【解決手段】本発明による半導体集積回路の設計方法は、事前に設計されたレイアウトパタンデータから縮小対象の第１セルを選択するステップと、第１セルに隣接する空き領域の面積を算出するステップと、空き領域の面積に応じて選択された一辺を固定し、前記一辺に対向する他の辺を変動させて前記第１セルを縮小するステップとを具備する。 （もっと読む）

【課題】スタンダードセルを利用して機能回路ブロックをレイアウトする際、供給電源の品質を動作レベルに保ちながら、製造品質を左右する各配線層の占有率のばらつきを少なくする。
【解決手段】スタンダードセル１を、これを構成するセル構成トランジスタを有し、全スタンダードセルに共通接続される電源供給配線及び接地供給配線、および個々のスタンダードセルの機能を実現するための信号配線を含まず、かつ各スタンダードセルの機能を該セル構成トランジスタにより決定する最小限の配置配線、および該セル構成トランジスタの直近に配置され、該スタンダードセルの信号端子を含むよう構成した。 （もっと読む）

【課題】配線リソースを確保した上で、マクロ間隔を最小にすることができる自動配置配線方法及び自動配置配線プログラムを提供する。
【解決手段】マクロ３、４の配置、セル５、６、７、８の配置及び配線のレイアウトを自動で行う自動配置配線方法であって、マクロ３、４及びセル５、６、７、８の配置及び配線のレイアウトを行った後、マクロ３とマクロ４との間のスリット状の処理領域９内の配線グリッドの交点の数と処理領域９内において必要な配線リソースとに基づいて、マクロ３とマクロ４とのマクロ間隔を算出し、当該マクロ間隔を満たすように、マクロ３とマクロ４との少なくとも一方を移動させる自動配置配線方法。 （もっと読む）

【課題】対象回路の遅延とリーク電流の相関解析にかかる処理時間の短縮化を図ること。
【解決手段】本解析手法では、対象回路内の各パスを、パス内のセルが直列に接続された直列回路としてモデル化する。具体的には、たとえば、本解析手法では、パスＰｉの第一遅延バラツキをパスＰｉ内の各セルＣｊの第一遅延バラツキの足し算となるように構成する。これにより、対象回路の遅延とリーク電流の相関解析の処理内容が簡単化され、相関解析にかかる処理時間を短縮できる。ただし、単純に対象回路内の各パスを直列回路としてモデル化すると、相関解析の精度が低下してしまう。そこで、本解析手法では、パスＰｉの第一遅延バラツキｄ_{ｉｎｔｒａ}を、既存のＳＳＴＡ手法を用いて得られるパスＰｉの第一遅延分布の平均Ｍと標準偏差Ｓと一致するように再構成する。 （もっと読む）

【課題】疑似エラーの発生を抑制する。
【解決手段】設計装置は、設計データ２１に含まれる回路パターンの光学的近接効果に対するアウターセリフパターンとインナーセリフパターンを生成し、それらを含む中間データ２３を描画データ２４に変換する。設計装置は、アウターセリフパターン，インナーセリフパターンを回路パターンと分離して配置した。そして、設計装置は、アウターセリフパターン，インナーセリフパターンを描画データ２４から除去したチェック用描画データ２６を生成し、そのチェック用描画データ２６に含まれる描画用パターンの形状を検証ルールに従って検証する。 （もっと読む）

【課題】設計記述の最適化判定のための判定情報を提供する。
【解決手段】半導体集積回路の動作を記述した動作レベルの設計記述を文字入力手段１１から入力する。設計記述に対する制約条件を文字入力手段１１から入力する。文字入力手段１１から出力される設計記述及び制約条件を設計環境ツール１３を介して動作合成部１４に入力して設計記述についての動作合成を行って設計記述の最適化判定のための判定情報を動作合成部１４から出力する。出力される判定情報を出力部１８の画面に表示する。 （もっと読む）