【課題】高いパッケージ密度を有し、高い生産性を有するトランジスタを、シンプルな製造工程によって製造する。
【解決手段】上面を有する半導体基板に形成されたトランジスタは、第１および第２ソース／ドレイン領域と、第１および第２ソース／ドレイン領域を接続するチャネルと、チャネル内を流れる電流を制御するゲート電極とを含んでいる。ゲート電極は、ゲート溝の中に配されており、半導体基板の上面に形成されたゲート溝の下方部分に配されている。ゲート溝の上方部分は、絶縁物質によって充填されている。チャネルは、ひれ状部を含んでおり、当該ひれ状部は、畝状の形状を有している。当該畝は、第１および第２ソース／ドレイン領域を結ぶ線によって規定される方向に垂直な断面において上面と２つの側面とを有している。ゲート電極は、チャネルの上面側および２つの側面において当該チャネルを囲んでいる。 （もっと読む）

【課題】トレンチゲート構造の半導体装置及びその製造方法の提供を課題とする。
【解決手段】本発明の半導体装置は、半導体基板に形成された溝と、前記溝の内部側にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極の近傍に前記ゲート絶縁膜を介して配置されたソース及びドレインとを具備してなるトレンチゲートトランジスタを備え、該トレンチゲートトランジスタが半導体基板に複数整列形成されてなり、前記トレンチゲートトランジスタが複数整列形成された半導体基板に、前記各トレンチゲートトランジスタの個々の活性領域のみに対応するように前記溝が単独穴型に形成されている。 （もっと読む）

【課題】接合リークの改良されたＤＲＡＭ等の集積メモリセルアレイを提供する。
【解決手段】 集積メモリセルアレイは、半導体基板１と複数のセルトランジスタデバイスとを備える。セルトランジスタデバイスは、基板１に形成されたピラー１ａと、ピラーを包囲するゲートトレンチと、ピラー上部領域に形成された第１のソース／ドレイン領域Ｓと、ゲートトレンチ底部に形成されかつピラー下部領域を包囲するゲート絶縁体４０と、ゲートトレンチ内のゲート絶縁体に形成されかつピラー下部領域を包囲するゲート５０と、ゲートトレンチに隣接する半導体基板上部領域に形成される第２のソース／ドレイン領域Ｄ１，Ｄ２とを備える。セルトランジスタデバイスはさらに、複数のビット線ＢＬと、複数のワード線ＷＬと、セルトランジスタデバイスのソース／ドレイン領域に接続される複数のセルキャパシタとを備える。 （もっと読む）

【課題】ＤＲＡＭのセルトランジスタを構成する溝型ゲートトランジスタにおける良好なスイッチング特性と、デバイスの高速パフォーマンスとを両立させる半導体装置を提供する。
【解決手段】半導体装置の溝型ゲートトランジスタは、溝内に形成されるゲート電極１６と、ストレージノードに接続する第１の拡散層１９と、ビット線に接続され、第１の拡散層１９よりも深さが小さい第２の拡散層１８とを有する。ゲート酸化膜は、第１の拡散層１９に接する厚膜部１５と、第２の拡散層１８及びチャネル領域２７に接する薄膜部１４とを有する。 （もっと読む）

【課題】リセスチャンネル構造及びフィン構造を有するトランジスタ、これを採用する半導体素子及びその製造方法を提供する。
【解決手段】半導体基板に活性領域を画定する素子分離膜を形成する。その活性領域を横切る上部ゲートトレンチを形成する。そのトレンチの底面を部分エッチングして、そのトレンチと両端が重畳してそのトレンチの側壁と離隔されるようにそのトレンチより小さい幅を有する下部ゲートトレンチを形成する。下部ゲートトレンチの底面及び側壁に隣接する活性領域の側壁を露出するように下部ゲートトレンチに隣接する素子分離膜を部分エッチングする。下部ゲートトレンチを埋め込み、露出した下部ゲートトレンチの底面及び側壁に隣接する活性領域の側壁を覆うと共に、上部ゲートトレンチの側壁と離隔されるように、上部ゲートトレンチの底面を部分的に覆うゲートパターンを形成する。 （もっと読む）

半導体基板 (22) 上に形成された複数のメモリセル (20) を含んだメモリアレイ。これらのメモリセルの各々は、第一の電界効果トランジスタ (24) および第二の電界効果トランジスタ (26) を含む。このトランジスタはそれぞれが、ゲート (28/30) と、チャネル領域と、ソース／ドレイン領域の対と、を有する。第一の電界効果トランジスタのゲートおよび第二の電界効果トランジスタのゲートは、基板の開口部内に形成され、ともに結線されている。導電データは、基板の開口部内に形成されており、また配線はソース／ドレイン領域群のうちの二つに接続されている。蓄電装置は、その二つ以外のソース／ドレイン領域のうちのひとつ以上に結線されている。
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【課題】低消費電力、高速動作、高信頼性を実現できるＤＲＡＭを提供する。
【解決手段】ＤＲＡＭのメモリセルトランジスタを構成するゲート電極７は、ｎ型の多結晶シリコン膜７ｎとその上に積層したＷ膜８で構成されている。多結晶シリコン膜７ｎの一部は、メモリセルトランジスタの実効的なチャネル長を長くために、シリコン基板１に形成された溝１３の内部に埋め込まれている。多結晶シリコン膜７ｎの他部は、溝１３の上方に突出し、その上面は、シリコン基板１（ｐ型ウエル３）の表面よりも上方に位置しているので、Ｗ膜８とソース、ドレイン（ｎ型半導体領域９ａ、９ｂ）との距離が確保されている。 （もっと読む）

【課題】近傍の素子分離用トレンチを規定することによって能動領域を規定する工程と、上記素子分離用トレンチを規定した後にゲート電極を形成する工程とを含んでいる、トランジスタを形成するための方法を提供する。
【解決手段】ゲート電極は、能動領域内のゲート溝を上記素子分離用トレンチに充填されている絶縁材に対して選択的にエッチングする工程と、最上面と２つの側面とを有する隆線形状をしたチャネル部分が覆われないように、当該チャネルに隣接した部分において素子分離用トレンチに充填されている絶縁材をエッチングする工程と、最上面上および上記２つの側面にゲート絶縁材を備える工程と、チャネルの最上面および２つの側面に沿ってゲート電極が配置されるように、ゲート絶縁層上に導電性材料を備える工程とによって形成される。 （もっと読む）

【課題】活性領域（１０１）の長軸端（１０４）で望ましくないダミーサドル型フィンが形成されることを防止できるフィンマスク及びそれを用いたサドル型フィン構造のトランジスタの製造方法を提供すること。
【解決手段】フィンマスクとして、ライン状の第１のフィンマスク（ＦＭ１）と島状の第２のフィンマスク（ＦＭ２）との組み合わせ、ライン状の第１のフィンマスクとダンベル型の第２のフィンマスクとの組み合わせ、若しくは、ライン状の第１のフィンマスクとジグソーパズルのピース形状の開口を有する第２のフィンマスクとの組み合わせを利用するか、又はサドル型フィンが形成される領域が開放される島状の開口を有するフィンマスクを単独で用いる。これにより、サドル型フィンが形成される領域のみを局部的に開放し、残りの領域を全てカバーして、近接する活性領域の長軸端におけるダミーサドル型フィンの形成を防止できるという効果がある。 （もっと読む）

【課題】トレンチの底部付近でのシリコン電極層の不純物の濃度を高めた溝型ＭＯＳＦＥＴを有する半導体装置の製造方法を提供する。
【解決手段】シリコン基板１１の表面にトレンチ１３を形成する工程と、トレンチ１３の表面にゲート絶縁膜１４を形成する工程と、トレンチ１３内のゲート絶縁膜１４上に、トレンチ１３の表面に平行な酸素混入層が形成されたシリコン電極層１７を堆積する工程と、シリコン電極層１７に不純物を注入する工程と、シリコン電極層１７を熱処理して不純物を拡散する工程と、を順次に有する。 （もっと読む）

【課題】 半導体装置の微細化に伴うトランジスタのショートチャネル対策として、トレンチゲートＴｒが開発されている。しかしながら、トレンチゲートＴｒはゲート電極と基板間の対向面積が増加するため、ゲート電極の寄生容量が大きくなるという問題がある。
【解決手段】 本発明のトレンチゲートＴｒは、溝の内部に第１のゲート電極と第２のゲート電極とを備えている。Ｔｒのチャネルとなる溝下部には、基板との間にゲート酸化膜を介した第１のゲート電極を備える。Ｔｒの不純物拡散層と対向する溝部上部には、ゲート酸化膜と溝サイドウォール膜とを介した第２のゲート電極を備える。溝部上部のゲート電極と基板間をゲート酸化膜と溝サイドウォールとの複合膜とすることでゲート電極の寄生容量を小さくできる。 （もっと読む）

【課題】シリコン電極層から半導体基板内への不純物の拡散を抑制しつつ、トレンチの底部付近におけるシリコン電極層の不純物濃度の低下を抑制可能な溝型ＭＯＳＦＥＴを有する半導体装置の製造方法を提供する。
【解決手段】メモリアレイ領域１０Ａ内のシリコン基板１１上にトレンチ１４を形成する工程と、トレンチ１４を含むシリコン基板１１の表面に、Ｎ型の不純物ドープシリコンから成る下層膜１６ａ、及び、ノンドープシリコンから成る上層膜１６ｂを順次に堆積して、シリコン電極層１６を形成する工程と、シリコン基板１１上のメモリアレイ領域１０Ａ及びＮＭＯＳＦＥＴ領域１０Ｂ内のシリコン電極層１６にＮ型の不純物を注入する工程と、シリコン基板１１上のＰＭＯＳＦＥＴ領域１０Ｃ内のシリコン電極層１６にＰ型の不純物を注入する工程と、Ｎ型及びＰ型の不純物注入工程に後続してシリコン電極層１６を熱処理する工程とを有する。 （もっと読む）

【課題】選択的無電解蒸着法を利用した埋め込みビットラインの形成方法を提供する。
【解決手段】埋め込みビットラインの形成方法は、基板をエッチングして形成されたビットライン用溝に無電解金属層を選択的に形成し、シリサイド工程を行ってビットライン用溝の内部にシリサイド膜を形成する。 （もっと読む）

【課題】トランジスタの浮遊ボディ効果が避けられ、且つ高密度な集積回路装置を提供。
【解決手段】縦型ＭＯＳトランジスタにおいて、第１導電型の基板１上に配置された一連の層ＳＦ、ＳＦ*を備え、前記一連の層は、第１のソース・ドレイン領域用の下層Ｕ、第１導電型でドープされ、チャンネル領域となる中間層Ｍおよび第２のソース・ドレイン領域用の上層Ｏからなる。第１導電型でドープされた接続構造体Ｖが、チャンネル領域を基板１と電気的に接続するために前記一連の層ＳＦ、ＳＦ*の第１の表面上に配置される。トランジスタのゲート電極が、前記一連の層ＳＦ、ＳＦ*の第２の表面上に配置される。接続構造体Ｖは、一連の層ＳＦ、ＳＦ*と、同一の又は別の一連の層ＳＦ、ＳＦ*との間に配置できる。接続構造体Ｖ等の寸法は、リソグラフィ寸法以下となり得る。製作された回路は、記憶セル配列に好適。 （もっと読む）

本発明は、電界効果トランジスタを形成する方法、電界効果トランジスタゲートを形成する方法、トランジスタゲートアレイとゲートアレイ周辺回路を含む集積回路を形成する方法、第一のゲートと第二の接地絶縁ゲートを含むトランジスタゲートアレイを含む集積回路を形成する方法を含む。一実施例では、電界効果トランジスタを形成する方法は、基板（11）の半導電性材料の上にマスキング材料（22, 24, 26）を形成するステップを含む。トレンチ（30）がマスキング材料（22, 24, 26）を通って半導電性材料（11）の中に形成される。ゲート誘電体材料（32）が半導電性材料（11）中のトレンチ（30）内に形成される。ゲート材料（34）が、マスキング材料（22, 24, 26）中のトレンチ（30）内、および半導電性材料（11）中のトレンチ（30）内で、ゲート誘電体材料（32）の上に堆積される。ソース／ドレイン領域が形成される。他の態様と実施例が検討される。 （もっと読む）

【課題】 高アスペクト比の筒状コンデンサにおいては、コンデンサホールのストレート部の有効開口径が小さくなる。有効開口径が小さいことから反応ガスが流れにくく、局所的にホール内部の上部電極膜が形成されない。そのため下部電極のＨＳＧ表面が有効活用されずに、セルキャパシタンスが小さくなるという問題がある。
【解決手段】 筒状コンデンサのストレート部の不純物を高濃度とし、ストレート部のＨＳＧ粒径を小さくすることで有効開口径を大きくする。ストレート部の有効開口径を大きくし、反応ガスの流れを改善する。上部電極膜の段差被覆性を改善し、ＨＳＧ化された下部電極の全表面を有効活用することでセルキャパシタンスを確保する。 （もっと読む）

第一の基板領域（308）内に、複数の平行なディープトレンチ（400）とシャロウトレンチ（404）を形成するステップであって、ここで、少なくとも一つのシャロウトレンチは二つのディープトレンチの間に配置されるステップを含む、ソース／ドレイン領域（502、504）およびチャネル（506）を備える、U型トランジスタ（500）を形成する方法。導電性材料の層（454）が、前記第一の領域（308）および第二の基板領域（310）を覆って堆積されてから、第一の領域（308）上のギャップによって分離される複数のライン（470）および、第二の領域（310）上の複数のアクティブ素子を画定するようにエッチングされる。第二の領域（310）がマスクされている間に、前記複数のラインは前記第一の領域から除去され、複数の露出した領域（476）をつくってそこに複数の細長いトレンチがエッチングされる。 （もっと読む）

【課題】 半導体素子の微細化にともない半導体基板の斜面を使用したＭＯＳトランジスタにおいては、斜面の上端に近い箇所と下端に近い箇所とでゲート電極膜の膜厚が異なることになり、ドライエッチングによるパターニングが困難になるという問題点がある。
【解決手段】 斜面上にゲート電極を有するＭＯＳトランジスタは、最初に斜面の下端に近い箇所の下層ゲート電極膜のパターニングを行う。さらにそのゲート電極間のスペースを基板の主表面まで埋設させ主表面と高さを同一とした後、上層のゲート電極膜を成膜しゲート電極膜のパターニングを行う。このためにコンタクトホール開口時のアスペクト比が小さくなり、微細パターンのパターニングが可能となる。 （もっと読む）

【課題】半導体素子及びその製造方法に関し、特に所定の活性領域とこれと隣接した素子分離構造を露出するアイランド型リセスゲートマスクを利用してリセスチャンネル領域とその下部にフィン型チャンネル領域を形成するよう半導体素子を設計することにより、素子の書込み及び読取り速度を向上させることができ、素子のリフレッシュ特性を改善することができる技術を提供する。
【解決手段】半導体基板１１０に活性領域を画成する素子分離構造１２０と、アイランド型リセスゲートマスクにより露出された活性領域とこれと隣接した素子分離構造を所定厚さに食刻して形成されたリセスと、リセス下部の半導体基板に形成されたフィン型チャネル領域１５５と、フィン型チャネル領域１５５とリセスを含む活性領域上部に形成されるゲート絶縁膜１６０と、フィン型チャネル領域とリセスを埋め込み、ゲート領域のゲート絶縁膜上部に形成されるゲート電極１９７を含む。 （もっと読む）

【課題】ショートチャンネル効果と接合漏洩電流を減少させ素子の性能を改良する。
【解決手段】 本発明は半導体素子の製造方法に関し、特にデザインルールの減少に伴うチャンネル長の縮小にもパンチスルー、電界及びボディ効果を効果的に改良するためゲート下部に絶縁膜を埋め込み、SOIチャンネル領域を形成するよう半導体素子を設計することにより、ショートチャンネル効果と接合漏洩電流を減少させ素子の性能を改良することができる技術である。 （もっと読む）