【課題】トレンチゲート型トランジスタのサブスレショルド特性の向上を図りつつ、ゲートトレンチの幅が縮小された高性能な半導体装置を提供する。
【解決手段】ゲートトレンチ１６の底部１６ｂは、ＳＴＩ１４から相対的に遠い第１の底部１６ｂ_１と、ＳＴＩ１４から相対的に近い第２の底部１６ｂ_２を有している。そして、活性領域１０ａのうち、ゲートトレンチの第２の底部１６ｂ_２を構成する部分は、側壁チャネル領域１０ｄを構成し、ゲート電極１８とＳＴＩ１４との間に挟まれた薄膜ＳＯＩ構造を有している。一方、ゲートトレンチの第１の底部１６ｂ_１を構成する部分は、副チャネル領域１０ｅとして機能する。第２の底部１６ｂ_２の曲率半径は第１の底部１６ｂ_１の曲率半径よりも大きい。ゲートトレンチ１６の幅方向の略中央部分においては、トレンチの底面が略平坦であるのに対し、幅方向の端部においては、トレンチの底面がほぼ全体的に湾曲している。 （もっと読む）

【課題】特別なプロセス、構造、工程を必要とせずに各種使用電圧に対応することのできる縦型ＳＧＴ構造を備えた半導体装置とその製造方法を提供する。
【解決手段】本発明の半導体装置は、同一基板上に高耐圧トランジスタと低耐圧トランジスタとを混載してなる半導体装置であって、低耐圧トランジスタは、基板１上に立設された半導体の基柱５と、基柱５の外周面に設けられたゲート電極１１と、基柱５の上下に設けられたソース拡散層１６及びドレイン拡散層９と、を備えた単一の単位トランジスタ５０によって形成され、高耐圧トランジスタは、低耐圧トランジスタを構成する単位トランジスタ５０の基柱５の高さと同じ高さの半導体の基柱５を有する複数の単位トランジスタ５０のソース拡散層１６とドレイン拡散層９を直列に接続し、且つ複数の単位トランジスタ５０のゲート電極１１同士を電気的に接続することによって形成されている。 （もっと読む）

【課題】厚さが減少した半導体素子、これを採用する電子製品及びその製造方法を提供する。
【解決手段】この半導体素子の製造方法は第１及び第２活性領域を有する半導体基板を準備する工程を含む。前記第１活性領域に第１ゲートパターン及び第１不純物領域を含む第１トランジスタを形成する。前記第２活性領域に第２ゲートパターン及び第２不純物領域を含む第２トランジスタを形成する。前記第１トランジスタ上に第１導電性パターンを形成する。前記第１導電性パターンの少なくとも一部と前記第２ゲートパターンの少なくとも一部は前記半導体基板の上部表面から同一距離に配置される。前記第１導電性パターンは前記第２ゲートパターンを形成する間に形成される。 （もっと読む）

【課題】ゲート誘起ドレインリーク電流が少ない電界効果トランジスタ、および、ゲート電極とソース／ドレイン領域との間に薄い絶縁体構造物を含む集積回路を提供する。
【解決手段】トランジスタ５４２のゲート電極は、ゲート電極とチャネル領域５１２との間の第１のフラットバンド電圧を決定する主部５３２と第１の側部５３５とを含む。この第１の側部は、上記主部に接触すると共に、上記ゲート電極と第１のソース／ドレイン領域５１４，５１６との間の第２のフラットバンド電圧を決定する。上記第１のフラットバンド電圧および上記第２のフラットバンド電圧は、少なくとも０．１ｅＶだけ異なる。 （もっと読む）

【課題】活性領域及び素子分離領域に形成される複数のゲートトレンチの溝幅がほぼ設計通りであり、素子の微細化が可能な半導体装置及びその製造方法を提供する。
提供する。
【解決手段】ハードマスク１０５ｈを形成する前に第１のポリシリコン膜１０４を形成し、且つハードマスク１０５ｈを除去する前に第１及び第２のゲートトレンチ１０６及び１０７内にゲート電極となる第２のポリシリコン膜１０９を埋め込む。その後、ハードマスク１０５ｈを除去するための熱リン酸によるウェットエッチングを行う。このとき、第１のゲートトレンチ１０６内は第２のポリシリコン膜１０９で保護され、半導体基板１００上は第１のポリシリコン膜１０４で保護された状態となっている。 （もっと読む）

【課題】トレンチゲートトランジスタにおいて、溝に埋め込まれたゲート電極とゲート絶縁膜との界面にボイドが形成されることを防止する。
【解決手段】半導体基板１に埋め込まれた素子分離絶縁膜３により絶縁分離された活性領域４と、ゲート絶縁膜５を介して活性領域４上を跨ぐように形成されたゲート電極６と、ゲート電極６を挟んだ両側の活性領域４に形成されたソース領域７ａ及びドレイン領域７ｂとを有し、活性領域４に溝８が設けられて、この溝８の内側にゲート絶縁膜５を介してゲート電極６の一部が埋め込まれてなるトレンチゲートトランジスタ５１を備える半導体装置であって、溝８が少なくとも上端開口部よりも下部側において幅広となる形状を有し、溝８に埋め込まれたゲート電極６内に外殻層１３ａで覆われた中空部（ボイド）１４が設けられている。 （もっと読む）

【課題】溝型トランジスタとＰＮゲートで構成されるプレーナ型トランジスタとが共存する半導体装置において、溝型トランジスタの溝ゲートの空乏化現象によるオン電流の低下を抑制し、溝型トランジスタと異なる導電型のＰ又はＮゲートで構成されるプレーナ型トランジスタの閾値電圧のバラツキ増加を防止する。
【解決手段】溝型トランジスタのゲート電極であるポリシリコン膜中に高濃度不純物拡散材料９が埋設された構造を有する。 （もっと読む）

【課題】本発明は、エラーレートが低く、高速で応答すると共に、低コストで製造することが可能なメモリーデバイスを提供することを目的とする。
【解決手段】メモリーデバイス１００Ａは、基板１０１上に、ゲート電極１０２が絶縁層１０３で覆われている凸部が形成されており、凸部の頂部に、導電層１０４ｂが形成されており、基板１０１上の凸部に対して一方の側に、ソース電極１０４ａが形成されており、基板１０１上の凸部に対してソース電極１０４ａが形成されていない側に、ドレイン電極１０４ｃが形成されており、導電層１０４ｂとソース電極１０４ａ及び導電層１０４ｂとドレイン電極１０４ｃの間に存在する絶縁層１０３上に半導体層１０５が形成されているトランジスタを有する。 （もっと読む）

【課題】十分な信頼性を有しながら微細化に適した素子構造を有する半導体装置を提供する。
【解決手段】半導体基板と、この半導体基板上に設けられた第１の電界効果トランジスタを含むメモリセルを複数有するメモリセルアレーと、前記半導体基板上に設けられた、前記メモリセル内のメモリセルを動作させるための第２の電界効果トランジスタとを有する半導体装置であって、第１の電界効果トランジスタは、第１の溝と、第１の溝内に設けられた第１のゲート絶縁膜と、第１の溝を埋め込むように設けられた第１のゲート電極と、第１の拡散領域とを有し、第２の電界効果トランジスタは、第１の溝と同じ深さをもつ第２の溝と、第２の溝内に設けられた第２のゲート絶縁膜と、第２の溝を埋め込むように設けられた第２のゲート電極と、第２の拡散領域とを有する半導体装置。 （もっと読む）

【課題】フィン下部でのＶthの上昇が得られると共に、サブチャネルによるソース領域とドレイン領域との間のリーク電流を抑えることを可能とした半導体装置及びその製造方法を提供する。
【解決手段】基板２に埋め込まれた素子分離絶縁膜３により絶縁分離された活性領域４と、活性領域４上に形成されたゲート絶縁膜５と、ゲート絶縁膜５を介して活性領域４上を跨ぐように形成されたゲート電極６とを備え、活性領域４の両側に溝１５が設けられ、この溝１５の内側にゲート絶縁膜５を介してゲート電極６の一部が埋め込まれることによって、溝１５の間で立ち上がり形成されたフィン１６をゲート電極６が跨ぐように形成されたフィン型のチャネル構造を有するフィン型ＦＥＴ１において、ゲート絶縁膜５の溝１５の底面１５ａに接する部分の膜厚Ｓ_Ｂをフィン１６の上面１６ｂに接する部分の膜厚Ｓ_Ｔよりも厚くする。 （もっと読む）

【課題】素子特性の優れた半導体装置を簡便に製造する。
【解決手段】第１の溝内の素子分離膜と活性領域を有する半導体基板を用意する工程と、この半導体基板上にマスク形成用膜を形成する工程と、活性領域を横切る開口を有する第１のマスクを形成する工程と、第１のマスクを用いて異方性エッチングを行って、前記マスク形成用膜からなる第２のマスクと、活性領域内に、対向する素子分離膜露出面を有し且つ第１の溝より浅い第２の溝を形成する工程と、第２の溝内の半導体基板表面と素子分離膜露出面との境界を含む領域に酸素イオンが照射されるように、第２のマスクを用いて酸素イオンを斜めに注入する工程と、第２の溝内の酸素イオンが注入された領域を酸化して酸化領域を形成する工程と、この酸化領域を除去する工程を有する半導体装置の製造方法。 （もっと読む）

【課題】溝を加工する際に生じるバリを効率的に除去しながら溝の形状を最適化し、寄生チャネルやリーク電流を生じない半導体装置及びその製造方法を提供することを目的とする。
【解決手段】溝１１は、活性領域Ｋ側に位置し開口部１１ａと連結している一対の第２内壁１１ｃの断面輪郭線を略直線状に形成し、水素ベーク処理によりバリ１１ｅを除去もしくは低減する第１バリ除去工程と、酸化処理によって溝１１の表面に保護膜１４を形成する保護膜形成工程と、保護膜１４が形成された溝１１の表面に水素ベーク処理を行い、第２内壁１１ｃの断面輪郭線を略直線状に保ちながら、残存しているバリ１１ｅを更に除去もしくは低減する第２バリ除去工程とを有することを特徴とする。 （もっと読む）

【課題】トランジスタ、集積回路、および、集積回路形成方法を提供する。
【解決手段】半導体基板１内に形成されたゲート溝２７内にゲート誘電体２４を介してゲート電極２３が配置された構成を有する。該ゲート電極２３は、導電性炭素材を有している。 （もっと読む）

【課題】メモリセルアレイを備えた集積回路、および集積回路の形成方法を提供する。
【解決手段】第１方向６２に沿って伸びる各ビット線６１と、第１方向６２とは実質的に直交する第２方向６３に沿って伸びる各ワード線６０と、各能動領域４０と、各ビット線コンタクト５７とを提供する。各ビット線コンタクト５７は、第２方向６３に沿って伸びる各列と、第１方向６２に沿って伸びる各行とに配置されている。隣り合う各ビット線６１間の距離をｄＬとし、隣り合う各ビット線コンタクト５７間における第１方向６２に対して平行な距離をｄＣとすると、１／２．２５≦ｄＬ／ｄＣ≦１／１．７５という関係が成り立っている。 （もっと読む）

【課題】自己整合方式でリセスゲートＭＯＳトランジスタ素子を製作する方法を提供する。
【解決手段】本発明による方法で製作されたＭＯＳトランジスタ素子は、側壁と底部を有するゲート溝を備える基板と、ゲート溝の側壁に設けられるドレイン／ソースドープ領域と、ゲート溝の底部に設けられるゲートチャネル領域と、ゲート溝の側壁と底部に設けられ、ゲート溝の側壁における第一膜厚とゲート溝の底部における第二膜厚が相違するゲート酸化膜と、ゲート溝に埋め込まれるゲート導体とを含む。 （もっと読む）

【課題】特性異常の発生を低減することのできるリセスチャネル構造を有するトランジスタを含む半導体装置およびその製造方法を提供すること。
【解決手段】半導体シリコン基板の活性領域に設けられた第一のリセスおよび素子分離領域に設けられた第二のリセスと、リセスチャネル構造を有するトランジスタと、を少なくとも有する半導体装置であって、
前記トランジスタは、前記第一のリセス内部に設けられたゲート電極を有し、
前記ゲート電極は、前記第一のリセス内部に設けられた部分に加えて、前記第二のリセス内部に設けられた部分を有し、
前記第一のリセス内部に設けられた前記ゲート電極の部分と、前記第二のリセス内部に設けられた前記ゲート電極の部分とは、前記活性領域と前記素子分離領域との境界面と同一の面で互いに電気的に接続されていることを特徴とする半導体装置およびその製造方法。 （もっと読む）

【課題】溝型トランジスタと高耐圧トランジスタのエクステンション領域の形成となるイオン注入工程を同一のフォトリソグラフィ工程中において行える製造方法の提供を目的とする。
【解決手段】溝型セルトランジスタ領域に溝を形成し、半導体基板上にゲート絶縁膜とゲート材料層を形成し、溝型セルトランジスタ領域と、高耐圧トランジスタ領域のエクステンション領域形成部とを露出させたフォトレジスト層を半導体基板上に形成し、溝型セルトランジスタ領域の半導体基板表面と高耐圧トランジスタ領域へイオン注入を行って各領域のエクステンション領域を形成した後、さらにゲートをパターニング後、溝型セルトランジスタ領域と高耐圧トランジスタ領域とをフォトレジスト層で覆って通常耐圧トランジスタ領域へイオン注入を行って該領域のエクステンション領域を形成する。 （もっと読む）

【課題】ＤＲＡＭ等に代表される半導体装置の高集積化、微細構造化が進展した場合であっても、量産に適した構造を有するリセスチャネル構造を有するトランジスタを含む半導体装置を提供すること。
【解決手段】半導体シリコン基板の一部の表面上に成長された選択エピタキシャルシリコン層と、ゲート電極に対応したソース領域およびドレイン領域とを少なくとも有し、
前記ソース領域は、前記半導体シリコン基板の表面領域に形成され、
前記ドレイン領域は、前記選択エピタキシャルシリコン層および前記選択エピタキシャルシリコン層下部の前記半導体シリコン基板の表面領域に形成されているリセスチャネル構造を有する非対称型トランジスタ、を含むことを特徴とする半導体装置。 （もっと読む）

【課題】ゲート電極上に積層するポリサイド層、バリアメタル層、メタル層、絶縁膜ハードマスクの膜剥がれを抑制する効果を発揮させた半導体装置およびその製造方法を提供することを目的とする。
【解決手段】トレンチゲート型のＭＯＳトランジスタＴｒ１、Ｔｒ２を備えた半導体装置の製造方法であって、半導体基板１の表面にトレンチ１２、１３を形成してからゲート絶縁膜２０を形成する工程と、前記半導体基板１上にゲート電極８用のポリシリコン層を形成する工程と、前記トレンチ１２、１３上に位置する前記ポリシリコン層の上面に生じた凹部を除くための水素雰囲気中アニールを行なう工程と、前記ポリシリコン層を選択的に除去することによりトレンチ１２、１３上のポリシリコン層を残してこれをゲート電極８とする工程とを具備してなることを特徴とする半導体装置の製造方法を用いることにより、上記課題を解決できる。 （もっと読む）

【課題】溝型ＭＩＳＦＥＴを備える半導体装置であって、素子分離絶縁層に形成されたボイドを介したゲート電極間のショートを抑制する。
【解決手段】 半導体装置は、半導体基板上に溝型ＭＩＳＦＥＴを備える。ＭＩＳＦＥＴのゲート電極１５が、シリコン基板１１の素子形成領域の表面と同じ高さに研磨された素子分離絶縁層１３の表面上に延びる第１の部分と、第１の部分から延長し、素子形成領域１４の内部に形成されたゲートトレンチ１６内にゲート酸化膜を介して埋め込まれた第２の部分とを有する。 （もっと読む）