厚さが減少した半導体素子、これを採用する電子製品及びその製造方法
【課題】厚さが減少した半導体素子、これを採用する電子製品及びその製造方法を提供する。
【解決手段】この半導体素子の製造方法は第１及び第２活性領域を有する半導体基板を準備する工程を含む。前記第１活性領域に第１ゲートパターン及び第１不純物領域を含む第１トランジスタを形成する。前記第２活性領域に第２ゲートパターン及び第２不純物領域を含む第２トランジスタを形成する。前記第１トランジスタ上に第１導電性パターンを形成する。前記第１導電性パターンの少なくとも一部と前記第２ゲートパターンの少なくとも一部は前記半導体基板の上部表面から同一距離に配置される。前記第１導電性パターンは前記第２ゲートパターンを形成する間に形成される。
【解決手段】この半導体素子の製造方法は第１及び第２活性領域を有する半導体基板を準備する工程を含む。前記第１活性領域に第１ゲートパターン及び第１不純物領域を含む第１トランジスタを形成する。前記第２活性領域に第２ゲートパターン及び第２不純物領域を含む第２トランジスタを形成する。前記第１トランジスタ上に第１導電性パターンを形成する。前記第１導電性パターンの少なくとも一部と前記第２ゲートパターンの少なくとも一部は前記半導体基板の上部表面から同一距離に配置される。前記第１導電性パターンは前記第２ゲートパターンを形成する間に形成される。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子及びこれを採用する電子製品に関し、特に厚さが減少した半導体素子、これを採用する電子製品及びその製造方法（Ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｄｅｖｉｃｅ ｗｉｔｈ ｒｅｄｕｃｅｄ ｔｈｉｃｋｎｅｓｓ、ｅｌｅｃｔｒｏｎｉｃ ｐｒｏｄｕｃｔｓ ｅｍｐｌｏｙｉｎｇ ｔｈｅ ｓａｍｅ、ａｎｄ ｍｅｔｈｏｄ ｏｆ ｆａｂｒｉｃａｔｉｎｇ ｔｈｅ ｓａｍｅ）に関するものである。
【背景技術】
【０００２】
最近、電子製品に用いられる半導体チップは大きさが小さくて低電力消費であることが求められ、半導体チップを構成する要素（ｅｌｅｍｅｎｔｓ）の大きさを減少させるための研究が活発に行われていた。
【特許文献１】特開２００１−６８６４３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
本発明が解決しようとする技術的課題は、厚さを減少することができる半導体素子の構造及びこれを採用する電子製品を提供することにある。
【０００４】
本発明が解決しようとする他の技術的課題は、厚さを減少することができる半導体素子の製造方法を提供することにある。
【課題を解決するための手段】
【０００５】
本発明の一態様によれば、厚さを減少することができる半導体素子を提供する。この半導体素子は第１及び第２活性領域を有する半導体基板を含む。前記半導体基板の前記第１活性領域に形成された第１トランジスタを提供する。前記第１トランジスタは第１不純物領域及び第１ゲートパターンを含む。前記半導体基板の前記第２活性領域に形成された第２トランジスタを提供する。前記第２トランジスタは第２不純物領域及び第２ゲートパターンを含む。前記第１トランジスタ上の第１導電性パターンを含む。前記第１導電性パターンの少なくとも一部と前記第２ゲートパターンの少なくとも一部は前記半導体基板の上部表面から同一距離に位置する。
【０００６】
本発明のいくつかの実施形態において、前記第１トランジスタは前記第１活性領域を横切るゲートトレンチ内に提供された導電性の前記第１ゲートパターンと、前記第１ゲートパターン両側の前記第１活性領域内の前記第１不純物領域と、前記第１ゲートパターンと前記ゲートトレンチとの間の第１ゲート誘電膜とを含むことができる。
【０００７】
さらに、前記第１ゲートパターンと共に、前記ゲートトレンチを埋め込む絶縁性の第１ゲートキャッピングパターンをさらに含むことができる。前記第１ゲートキャッピングパターンは前記第１活性領域の上記半導体基板の上部表面よりもさらに高く突出した部分を有することができる。
【０００８】
さらに他の実施形態において、前記第１不純物領域のうちの一つと前記第１導電性パターンとを電気的に接続する第１コンタクト構造体をさらに含むことができる。
【０００９】
さらに他の実施形態において、前記第２トランジスタは、前記第２活性領域を横切る前記第２ゲートパターンと、前記第２ゲートパターンと前記活性領域との間の第２ゲート誘電膜と、前記第２ゲートパターン両側の前記第２活性領域内の前記第２不純物領域とを含むことができる。ここで、前記第２ゲートパターンは、順に積層された第１ゲート電極及び第２ゲート電極を含み、前記第２ゲート電極は上記半導体基板の上部表面上において前記第１導電性パターンと実質的に同一高さに位置することができる。
【００１０】
さらに他の実施形態において、前記第１不純物領域のうちの一つと電気的に接続されたセルコンタクト構造体と、前記セルコンタクト構造体上の情報保存要素をさらに含むことができる。
【００１１】
前記情報保存要素は、前記第１導電性パターンよりも高いレベルに位置することができる。
【００１２】
前記セルコンタクト構造体と前記情報保存要素との間の導電性バッファパターンをさらに含むことができる。
【００１３】
前記情報保存要素は、揮発性メモリ素子の情報保存物質膜及び不揮発性メモリ素子の情報保存物質膜のうち一つを含むことができる。
【００１４】
前記第１導電性パターンよりも高いレベルに位置する第２導電性パターンと、前記第２不純物領域のうちの一つと前記第２導電性パターンとを電気的に接続する第２コンタクト構造体とをさらに含むことができる。
【００１５】
一方、前記セルコンタクト構造体及び前記第２コンタクト構造体は、互いに異なるレベルに位置する上部面を有することができる。その一方、前記セルコンタクト構造体及び前記第２コンタクト構造体は互いに同一レベルに位置する上部面を有することができる。
【００１６】
前記第１及び第２導電性パターンを電気的に接続する接続構造体をさらに含むことができる。
【００１７】
本発明の他の態様によれば、半導体チップを含む電子製品が提供される。前記電子製品の前記半導体チップはセルアレイ領域及び周辺回路領域を有する半導体基板を含む。前記セルアレイ領域の半導体基板に形成されて、第１不純物領域及び第１ゲートパターンを含むセルトランジスタが提供される。前記周辺回路領域の半導体基板上に形成されて、第２不純物領域と前記第２不純物領域との間の基板上に順に積層された第１周辺ゲート電極及び第２周辺ゲート電極を含む周辺トランジスタが提供される。前記セルアレイ領域の前記セルトランジスタ上に形成されたセルビットラインが提供される。前記セルビットラインの少なくとも一部と前記第２周辺ゲート電極の少なくとも一部は前記半導体基板の上部表面上において同一距離に位置する。
【００１８】
本発明のさらに他の態様によれば、厚さを減少することができる半導体素子の製造方法を提供する。この方法は、第１及び第２活性領域を有する半導体基板を準備する工程を含む。前記第１活性領域に第１トランジスタを形成する。前記第１トランジスタは第１ゲートパターン及び第１不純物領域を含む。前記第２活性領域に第２トランジスタが提供される。前記第２トランジスタは第２ゲートパターン及び第２不純物領域を含む。前記第１トランジスタ上に第１導電性パターンを形成する。前記第１導電性パターンの少なくとも一部と前記第２ゲートパターンの少なくとも一部は前記半導体基板の上部表面から同一距離に配置される。
【００１９】
本発明のいくつかの実施形態において、前記第１及び第２トランジスタ、及び前記第１導電性パターンを形成する工程は、前記第１活性領域内に前記第１不純物領域を形成する工程と、前記第１活性領域を横切るゲートトレンチを形成する工程と、前記ゲートトレンチの少なくとも一部を埋め込む前記第１ゲートパターンを形成する工程と、前記第２活性領域上にゲート導電パターンを形成する工程と、前記第１活性領域上にバッファ絶縁パターンを形成する工程と、前記バッファ絶縁パターン及び前記ゲート導電パターンを覆う第１導電膜を形成する工程と、前記バッファ絶縁パターン上の前記第１導電膜、及び前記第２活性領域上に順に積層された前記ゲート導電パターン及び前記第１導電膜をパターニングする工程と、前記バッファ絶縁パターン上に前記第１導電性パターンを形成すると共に、前記第２活性領域上に順に積層された第１ゲート電極及び第２ゲート電極を形成する工程とを含むことができる。
【００２０】
さらに、前記第１ゲートパターンを形成した後、前記第１ゲートパターン上に前記第１ゲートパターンと共に前記ゲートトレンチを埋め込む第１ゲートキャッピングパターンを形成する工程をさらに含み、前記第１ゲートキャッピングパターンは前記第１活性領域よりも高いレベルの突出部を有することができる。
【００２１】
一方、前記バッファ絶縁パターンは前記ゲート導電パターンが形成された後に形成することができる。その反面、前記ゲート導電パターンは前記バッファ絶縁パターンが形成された後に形成することができる。
【００２２】
前記第１導電性パターンを形成する前に、前記バッファ絶縁パターンを貫通し、前記第１不純物領域のうちの一つと電気的に接続される第１コンタクト構造体を形成する工程をさらに含み、前記第１コンタクト構造体は前記第１導電性パターンと電気的に接続することができる。
【００２３】
他の実施形態において、前記第１導電性パターンを有する基板上に第１層間絶縁膜を形成する工程と、前記第１層間絶縁膜を貫通し、前記第１不純物領域のうちのいずれか一つと電気的に接続されたセルコンタクト構造体を形成する工程と、前記セルコンタクト構造体上に情報保存要素を形成する工程とをさらに含むことができる。
【００２４】
前記セルコンタクト構造体を形成する間に、前記第１層間絶縁膜を貫通し、前記第２不純物領域のうちのいずれか一つと電気的に接続された周辺コンタクト構造体を形成する工程と、前記第１層間絶縁膜上に前記周辺コンタクト構造体と電気的に接続された第２導電性パターンを形成する工程とをさらに含むことができる。
【００２５】
前記第２導電性パターンを形成する間に、前記第１層間絶縁膜上に前記セルコンタクト構造体と電気的に接続されたバッファパターンを形成する工程をさらに含むことができる。
【００２６】
一方、前記第１層間絶縁膜上に第２層間絶縁膜を形成する工程と、前記第１及び第２層間絶縁膜を貫通し、前記第２不純物領域のうちの一つと電気的に接続された第２コンタクト構造体を形成する工程と、前記第２層間絶縁膜上に第２導電性パターンを形成する工程とをさらに含むことができる。
【００２７】
さらに他の実施形態において、前記第１導電性パターンは前記第２ゲートパターンを形成する間に形成される。
【００２８】
本発明のさらに他の態様によれば、半導体素子の製造方法を提供する。この方法は、第１及び第２領域を有する半導体基板を準備する工程を含む。前記第１領域の半導体基板上に絶縁性パターンを形成する。前記第２領域の半導体基板上に導電性パターンを形成する。前記導電性パターン及び前記絶縁性パターンを覆う導電膜を形成する。前記導電膜及び前記導電性パターンをパターニングし、前記バッファ絶縁パターン上に配線を形成すると共に、前記第２領域の半導体基板上に順に積層された第１ゲート電極及び第２ゲート電極を形成する。
【発明の効果】
【００２９】
本発明の実施形態によれば、周辺回路領域に順に積層された第１ゲート電極及び第２ゲート電極を形成する間に、セルアレイ領域にセルビットラインのような配線を形成することができる。これによって、前記配線は周辺回路領域の第２ゲート電極と実質的に同一レベルに位置することができる。その結果、素子の全体的な厚さを減少できる。
【発明を実施するための最良の形態】
【００３０】
添付した図面を参照して、本発明の好適な実施形態を詳細に説明する。しかしながら、本発明は、ここで説明する実施形態に限定されるわけではなく、他の形態で具体化することができるため、ここに開示される実施形態は発明の開示を完全なものとすると共に、当業者に本発明の思想を十分に伝えるために提供されるものである。
【００３１】
なお、説明の都合上、図面において、層及び領域の厚みは誇張されており、図示する形態が実際とは異なる場合がある。また、ある層が、他の層または基板の「上」にあると記載した場合、これは他の層または基板の「直上に」直接形成される場合に限らず、それらの間に第３の層が介在する場合も含む。明細書の全体において同一の参照番号は、同一の構成要素を示す。
【００３２】
図１は本発明の一実施形態に係る半導体素子を示す断面図であり、図２は本発明の他の実施形態に係る半導体素子を示す断面図である。
【００３３】
まず、図１を参照して本発明の一実施形態に係る半導体素子の構造について説明する。
【００３４】
図１に示すように、半導体基板５００、前記半導体基板５００上の第１及び第２トランジスタＡＴ１、ＡＴ２、前記第１トランジスタＡＴ１上の第１導電性パターン５３９ａを具備する半導体素子が提供される。前記第１導電性パターン５３９ａの少なくとも一部と前記第２トランジスタＡＴ２の第２ゲートパターン５４０の少なくとも一部は前記半導体基板５００の上部表面５００ａのｙ−軸方向で実質的に同一高さに位置することができる。
【００３５】
前記半導体基板５００は、第１領域Ａ１、第２領域Ａ２及び中間領域Ｂを有することができる。前記半導体基板５００はシリコンのような半導体物質を含む半導体ウエハとすることができる。前記第１領域Ａ１はメモリセルアレイ領域とすることができ、前記第２領域Ａ２は周辺回路領域とすることができる。前記中間領域Ｂは前記第１領域Ａ１上の第１素子、例えばセルトランジスタと前記第２領域Ａ２上の第２素子、例えば周辺トランジスタとの間の所定領域とすることができる。
【００３６】
前記中間領域Ｂは前記第１領域Ａ１上の第１素子、例えばセルトランジスタと前記第２領域Ａ２上の第２素子、例えば周辺トランジスタとの間の所定領域とすることができる。よって、本実施形態の図において、前記中間領域Ｂを第１領域Ａ１と第２領域Ａ２との間に独立された領域として示されているが、これは説明のためであってこれに限定されない。例えば前記中間領域Ｂはメモリセルアレイ領域のような第１領域Ａ１内に位置するか、または周辺回路領域のような第２領域Ａ２内に位置することができる。
【００３７】
前記半導体基板５００に活性領域５０３ａ、５０３ｂを画定する素子分離領域５０３ｓが提供される。前記素子分離領域５０３ｓはトレンチ素子分離膜とすることができる。前記素子分離領域５０３ｓは前記第１領域Ａ１において第１活性領域、例えばセル活性領域５０３ａを画定し、前記第２領域Ａ２において第２活性領域、例えば周辺活性領域５０３ｂを画定することができる。
【００３８】
前記第１活性領域５０３ａに第１トランジスタＡＴ１が提供される。前記第１トランジスタＡＴ１は、前記第１活性領域５０３ａ内の第１不純物領域５１８ａ、５１８ｂ、前記第１不純物領域５１８ａ、５１８ｂとの間の第１チャネル領域、前記第１チャネル領域上に順に積層された第１ゲート誘電膜５２１及び第１ゲートパターン５２４を含むことができる。前記第１ゲートパターン５２４はセルゲート電極とすることができる。
【００３９】
前記半導体基板５００内にゲートトレンチ５１５が形成される。前記ゲートトレンチ５１５は前記半導体基板５００の上部表面５００ａからｙ−軸の下部方向に所定深さを有する。そして、前記ゲートトレンチ５１５は前記活性領域５０３ａを横切ることができる。前記ゲートトレンチ５１５は前記素子分離領域５０３ｓに延長される。
【００４０】
前記第１ゲートパターン５２４は前記ゲートトレンチ５１５内に提供される。例えば、前記第１ゲートパターン５２４は前記ゲートトレンチ５１５を部分的に埋め込むことができる。そして、前記ゲートトレンチ５１５の残り部分を埋め込む第１ゲートキャッピングパターン５２７が提供される。前記第１ゲートキャッピングパターン５２７は絶縁性物質膜からなることができる。
【００４１】
一方、前記第１ゲートキャッピングパターン５２７は前記半導体基板５００の上部表面５００ａと実質的に同一レベル、すなわち同一平面に位置することができる。
【００４２】
前記ゲートトレンチ５１５は前記第１活性領域５０３ａを横切って前記トレンチ素子分離領域５０３ｓに延長される。よって、前記第１ゲートパターン５２４も前記第１活性領域５０３ａを横切って前記素子分離領域５０３ｓに延長される。前記第１ゲート誘電膜５２１は前記ゲートトレンチ５１５の内壁と前記第１ゲートパターン５２４との間に介在される。前記第１不純物領域５１８ａ、５１８ｂは前記ゲートトレンチ５１５両側の前記第１活性領域５０３ａの上部領域内に提供される。よって、前記第１トランジスタＡＴ１はリセスチャネルを有することができる。
【００４３】
前記第２活性領域５０３ｂに第２トランジスタＡＴ２が提供される。前記第２トランジスタＡＴ２は前記第２活性領域５０３ｂ内の第２不純物領域５４８ａ、５４８ｂ、前記第２不純物領域５４８ａ、５４８ｂとの間の第２チャネル領域、及び前記第２チャネル領域上に順に積層された第２ゲート誘電膜５０６ａ及び第２ゲートパターン５４０を含むことができる。前記第２ゲートパターン５４０は順に積層された下部ゲート電極５０９ｇ及び上部ゲート電極５３９ｇを含むことができる。前記第２ゲートパターン５４０上に絶縁性の第２ゲートキャッピングパターン５４２ｇが提供される。
【００４４】
前記第１領域Ａ１及び前記中間領域Ｂの基板上に前記第１トランジスタＡＴ１及び前記第１ゲートキャッピングパターン５２７を覆うバッファ絶縁パターン５３６が提供される。前記バッファ絶縁パターン５３６上に第１導電性パターン５３９ａが提供される。前記第１導電性パターン５３９ａはライン状とすることができる。前記第１導電性パターン５３９ａはセルビットラインとして定義することができる。前記第１導電性パターン５３９ａの少なくとも一部分は前記第２ゲートパターン５４０の少なくとも一部分と同一レベルに位置することができる。例えば、前記第１導電性パターン５３９ａの少なくとも一部分は前記上部ゲート電極５３９ｇの少なくとも一部分と同一レベルに位置することができる。前記第１導電性パターン５３９ａは前記上部ゲート電極５３９ｇと同一工程により形成された同一導電性物質膜を含むことができる。前記第１導電性パターン５３９ａは前記上部ゲート電極５３９ｇと実質的に同一レベルに位置することができる。
【００４５】
前記第１導電性パターン５３９ａの少なくとも一部は前記第２ゲートパターン５４０の少なくとも一部と実質的に同一高さに配置される。例えば、前記第１導電性パターン５３９ａの少なくとも一部と前記上部ゲート電極５３９ｇの少なくとも一部は前記半導体基板５００の上部表面５００ａのｙ−軸方向で実質的に同一レベル、すなわち、同一高さに配置されることができる。
【００４６】
他の実施形態において、前記第１導電性パターン５３９ａの下部面と前記上部ゲート電極５３９ｇの下部面は、ｘｚ−面（ｘｚ−ｐｌａｎｅ）で実質的に同一平面に位置することができる。すなわち、前記半導体基板５００の上部表面５００ａと前記第１導電性パターン５３９ａの下部面との間の距離と前記半導体基板５００の上部表面５００ａと前記上部ゲート電極５３９ｇの下部面との間の距離は実質的に同一とすることがある。
【００４７】
前記第１不純物領域５１８ａ、５１８ｂのうちの一つの領域５１８ａと前記第１導電性パターン５３９ａとを電気的に接続する第１コンタクト構造体５３８ｐが提供される。前記第１コンタクト構造体５３８ｐは前記バッファ絶縁パターン５３６を貫通する。
【００４８】
本発明のいくつかの実施形態において、前記上部ゲート電極５３９ｇは前記下部ゲート電極５０９ｇよりも高い電気伝導度を有する導電性物質からなっている。例えば、前記下部ゲート電極５０９ｇはドープトポリシリコン膜を含むことができ、前記上部ゲート電極５３９ｇはタングステン膜のような金属物質膜を含むことができる。ここで、ポリシリコン膜と金属物質膜との間のオーム接触（ｏｈｍｉｃ ｃｏｎｔａｃｔ）特性を考慮し、前記上部ゲート電極５３９ｇと前記下部ゲート電極５０９ｇとの間に金属シリサイド膜が介在される。
【００４９】
他の実施形態において、前記上部ゲート電極５３９ｇと前記下部ゲート電極５０９ｇは同一導電性物質からなる。
【００５０】
前記第１導電性パターン５３９ａ上に第１絶縁性キャッピングパターン５４２ａが提供される。前記第１導電性パターン５３９ａ及び前記第１絶縁性キャッピングパターン５４２ａの側壁上に第１絶縁性スペーサ５４５ａが提供される。そして、前記第２ゲートパターン５４０及び前記第２ゲートキャッピングパターン５４２ｇの側壁上に第２絶縁性スペーサ５４５ｇが提供される。前記第１及び第２絶縁性スペーサ５４５ａ、５４５ｇは同一工程により形成された同一絶縁性物質膜を含むことができる。
【００５１】
前記第１及び第２領域Ａ１、Ａ２、及び前記中間領域Ｂの基板の全面を覆う第１層間絶縁膜５５１が提供される。前記第１層間絶縁膜５５１は前記第１絶縁性キャッピングパターン５４２ａ及び前記第２ゲートキャッピングパターン５４２ｇよりも高いレベルに位置する平坦な上部面を有することができる。その一方、前記第１層間絶縁膜５５１は前記第１絶縁性キャッピングパターン５４２ａ及び前記第２ゲートキャッピングパターン５４２ｇと実質的に同一レベルに位置する平坦な上部面を有することもできる。前記第１層間絶縁膜５５１上に第２層間絶縁膜５８４が提供される。
【００５２】
前記第２層間絶縁膜５８４上に第２導電性パターン５７５が提供される。
【００５３】
第１及び第２導電性パターン５３９ａ、５７５を電気的に接続する導電性の接続構造体５７２ａが提供される。前記接続構造体５７２ａは前記第１及び第２導電性パターン５３９ａ、５７５間に介在されて前記第２層間絶縁膜５８４及び前記第１絶縁性キャッピングパターン５４２ａを順に貫通する。
【００５４】
前記第２不純物領域５４８ａ、５４８ｂのうちの一つの領域５４８ａと前記第２導電性パターン５７５との間に介在されて、前記領域５４８ａと前記第２導電性パターン５７５を電気的に接続する第２コンタクト構造体５７２ｂが提供される。前記第２コンタクト構造体５７２ｂは前記第１層間絶縁膜５５１を貫通する下部コンタクト構造体５７１ａと前記第２層間絶縁膜５８４を貫通する上部コンタクト構造体５７１ｂを含むことができる。前記下部コンタクト構造体５７１ａと前記上部コンタクト構造体５７１ｂは互いに異なる工程により形成された導電性物質膜からなる。その一方、前記下部コンタクト構造体５７１ａと前記上部コンタクト構造体５７１ｂは同一工程により形成された同一物質膜からなる。
【００５５】
前記第１領域Ａ１において、前記第１不純物領域５１８ａ、５１８ｂのうちの一つの領域５１８ｂと電気的に接続され、前記第１層間絶縁膜５５１及び前記バッファ絶縁パターン５３６を貫通するセルコンタクト構造体５６０が提供される。すなわち、前記第１コンタクト構造体５３８ｐは前記第１不純物領域５１８ａ、５１８ｂのうちの一つの領域５１８ａと電気的に接続され、前記セルコンタクト構造体５６０は前記第１不純物領域５１８ａ、５１８ｂのうち残りの領域５１８ｂと電気的に接続される。
【００５６】
前記セルコンタクト構造体５６０上に情報保存要素５９７が提供される。前記情報保存要素５９７は第１及び第２電極と、前記第１及び第２電極間の情報保存物質膜を含むことができる。前記情報保存要素５９７は前記第１導電性パターン５３９ａよりも高いレベルに位置することができる。例えば、前記半導体基板５００の上部表面５００ａから前記情報保存要素５９７の下部面までの距離は前記半導体基板５００の上部表面５００ａから前記第１導電性パターン５３９ａの上部面までの距離よりも大きい場合もある。
【００５７】
前記情報保存要素５９７の少なくとも一部は前記第２導電性パターン５７５と同一か、または低いレベルに位置することができる。
【００５８】
前記情報保存要素５９７はＤＲＡＭなどのような揮発性メモリ素子の情報保存物質膜、例えばキャパシタ誘電膜を含むことができる。しかしながら、これに限定されない。例えば、前記情報保存要素５９７はＦｅＲＡＭの強誘電体物質膜またはＰＲＡＭの相変移物質膜などのような不揮発性メモリ素子の情報保存物質膜を含むことができる。
【００５９】
本実施形態によれば、前記情報保存要素５９７と前記第１トランジスタＡＴ１間の距離を最小化できるため、半導体素子の全体的な厚さを最小化することができる。言い換えれば、前記情報保存要素５９７と前記第１トランジスタＡＴ１との間の前記第１導電性パターン５３９ａ、すなわち、セルビットラインは前記第２領域Ａ２、すなわち周辺回路領域の上部ゲート電極５３９ｇと実質的に同一レベルに位置するため、前記セルビットライン５３９ａと前記第１活性領域５０３ａとの間の距離を最小化できるだけでなく、前記情報保存要素５９７と前記第１活性領域５０３ａとの間の距離が最小化できる。よって、半導体素子の全体的な厚さが最小化でき、前記情報保存要素５９７と前記第１活性領域５０３ａとの間の前記セルコンタクト構造体５６０を形成するための工程マージン（ｐｒｏｃｅｓｓ ｍａｒｇｉｎ）を増加させることができる。
【００６０】
次に、図２を参照して本発明の他の実施形態に係る半導体素子を説明する。
【００６１】
図２に示すように、図１の第１及び第２領域Ａ１、Ａ２及び中間領域Ｂに相当する第１及び第２領域Ｄ１、Ｄ２、及び中間領域Ｅを有する半導体基板６００が提供される。図１の実施形態においての前記第１及び第２活性領域５０３ａ、５０３ｂ、前記素子分離領域５０３ｓ、前記第１トランジスタＡＴ１、及び前記第２トランジスタＡＴ２にそれぞれ対応する第１及び第２活性領域６０３ａ、６０３ｂ、素子分離領域６０３ｓ、第１トランジスタＤＴ１、及び第２トランジスタＤＴ２が提供される。そして、前記第１トランジスタＤＴ１は、図１の前記第１トランジスタＡＴ１の前記第１不純物領域５１８ａ、５１８ｂ、前記第１ゲート誘電膜５２１及び前記第１ゲートパターン５２４にそれぞれ対応する第１不純物領域６１８ａ、６１８ｂ、第１ゲート誘電膜６２１及び第１ゲートパターン６２４を含むことができる。また、前記第１ゲートパターン６２４は、図１の前記ゲートトレンチ５１５に対応するゲートトレンチ６１５内に提供される。前記第２トランジスタＤＴ２は、図１の前記第２トランジスタＡＴ２の前記第２不純物領域５４８ａ、５４８ｂ、前記第２ゲート誘電膜５０６ａ及び前記第２ゲートパターン５４０にそれぞれ対応する第２不純物領域６４８ａ、６４８ｂ、第２ゲート誘電膜６０６ａ及び第２ゲートパターン６４０を含むことができる。前記第２ゲートパターン６４０は順に積層された下部ゲート電極６０９ｇ及び上部ゲート電極６３９ｇを含むことができる。前記第１トランジスタＤＴ１の前記第１ゲートパターン６２４上に前記ゲートトレンチ６１５の残り部分を埋め込み、前記第１活性領域６０３ａの上部表面（ｔｏｐ ｓｕｒｆａｃｅ）よりも高いレベルに位置する突出した部分を有する第１ゲートキャッピングパターン６２７が提供される。前記第１ゲートキャッピングパターン６２７は絶縁性物質膜からなる。
【００６２】
前記第１領域Ｄ１及び前記中間領域Ｅの基板上において、前記素子分離領域６０３ｓ及び前記第１不純物領域６１８ａ、６１８ｂを覆うバッファ絶縁パターン６３６が提供される。前記バッファ絶縁パターン６３６は前記第１ゲートキャッピングパターン６２７に対してエッチング選択比を有する絶縁性物質膜からなる。例えば、前記第１ゲートキャッピングパターン６２７がシリコン窒化膜を含む場合に、前記バッファ絶縁パターン６３６はシリコン酸化膜を含むことができる。
【００６３】
前記バッファ絶縁パターン６３６上に、図１の前記第１導電性パターン５３９ａ、前記第１絶縁性キャッピングパターン５４２ａ、前記第１絶縁性スペーサ５４５ａにそれぞれ対応する前記第１導電性パターン６３９ａ、前記第１絶縁性キャッピングパターン６４２ａ、前記第１絶縁性スペーサ６４５ａが提供される。前記バッファ絶縁パターン６３６を貫通し、前記第１不純物領域６１８ａ、６１８ｂのうちの一つの領域６１８ａと前記第１導電性パターン６３９ａを電気的に接続する第１コンタクト構造体６３８ｐが提供される。
【００６４】
前記第２領域Ｄ２の基板上に、図１の前記第２ゲートキャッピングパターン５４２ｇ及び前記第２絶縁性スペーサ５４５ｇにそれぞれ対応する第２ゲートキャッピングパターン６４２ｇ及び第２絶縁性スペーサ６４５ｇが提供される。そして、前記第１及び第２領域Ｄ１、Ｄ２及び前記中間領域Ｅを有する基板上に、図１の前記第１層間絶縁膜５５１に対応する第１層間絶縁膜６５１が提供される。
【００６５】
前記第１層間絶縁膜６５１及び前記バッファ絶縁パターン６３６を貫通し、前記第１不純物領域６１８ａ、６１８ｂのうちの一つの領域６１８ｂと電気的に接続されたセルコンタクト構造体６６０が提供される。前記セルコンタクト構造体６６０と前記第１コンタクト構造体６３８ｐとの間に前記第１ゲートキャッピングパターン６２７の突出した部分が位置することができる。よって、前記第１ゲートキャッピングパターン６２７の突出した部分は、前記セルコンタクト構造体６６０と前記第１コンタクト構造体６３８ｐ間の電気的短絡（ｓｈｏｒｔ）を防止することができる。
【００６６】
前記第１層間絶縁膜６５１を貫通して、前記第２不純物領域６４８ａ、６４８ｂのうちの一つの領域６４８ａと電気的に接続された第２コンタクト構造体６７２ｂが提供される。前記第２コンタクト構造体６７２ｂは前記セルコンタクト構造体６６０と実質的に同一レベルに提供される。前記第２コンタクト構造体６７２ｂと前記セルコンタクト構造体６６０は同一導電性物質を含むことができる。
【００６７】
前記第１層間絶縁膜６５１上に前記セルコンタクト構造体６６０を覆う導電性のバッファパターン６７５ｂが提供される。前記第１層間絶縁膜６５１上に前記第２コンタクト構造体６７２ｂを覆う第２導電性パターン６７５ａが提供される。前記第１及び第２導電性パターン６３９ａ、６７２ｂ間に介在されて前記第１及び第２導電性パターン６３９ａ、６７２ｂを電気的に接続する接続構造体６７２ａが提供される。前記バッファパターン６７５ｂ及び前記第２導電性パターン６７５ａは実質的に同一レベルに位置することができる。前記バッファパターン６７５ｂと前記第２導電性パターン６７５ａはｘ−軸方向に沿って配置される。そして、前記バッファパターン６７５ｂ及び前記第２導電性パターン６７５ａは同一物質を含むように形成される。
【００６８】
前記バッファパターン６７５ｂ及び前記第２導電性パターン６７５ａの側壁を取り囲む第２層間絶縁膜６８４が提供される。前記バッファパターン６７５ｂ上に情報保存要素６９７が提供される。前記情報保存要素６９７は、図１の情報保存要素５９７に対応する。
【００６９】
以下で、本発明の実施形態に係る半導体素子の製造方法を説明する。図３は本発明の実施形態に係る半導体素子を示す平面図である。図４Ａ、図４Ｂ、図５Ａ、図５Ｂ、図６Ａ、図６Ｂ、図７Ａ、図７Ｂ、図８Ａ、図８Ｂ、図９Ａ、図９Ｂ、図１０Ａ、図１０Ｂ、図１１Ａ、図１１Ｂ、図１２Ａ及び図１２Ｂは、本発明の実施形態に係る半導体素子の製造方法を示す断面図である。図１３Ａ、図１３Ｂ、図１４Ａ、図１４Ｂ、図１５Ａ、図１５Ｂ、図１６Ａ、図１６Ｂ、図１７Ａ及び図１７Ｂは、本発明の他の実施形態に係る半導体素子の製造方法を示す断面図である。図１８Ａ、図１８Ｂ及び図１９は、本発明のさらに他の実施形態に係る半導体素子の製造方法を示す断面図である。
【００７０】
図において、図４Ａ、図５Ａ、図６Ａ、図７Ａ、図８Ａ、図９Ａ、図１０Ａ、図１１Ａ、図１２Ａ、図１３Ａ、図１４Ａ、図１５Ａ、図１６Ａ、図１７Ａ及び図１８Ａは、図３の切断線Ｉ−Ｉ’による断面図である。図４Ｂ、図５Ｂ、図６Ｂ、図７Ｂ、図８Ｂ、図９Ｂ、図１０Ｂ、図１１Ｂ、図１２Ｂ、図１３Ｂ、図１４Ｂ、図１５Ｂ、図１６Ｂ、図１７Ｂ、図１８Ｂ及び図１９は、図３の切断線ＩＩ−ＩＩ’による断面図である。図３ないし図１９において、参照符号「Ｃ」は第１領域を示し、参照符号「Ｍ」は中間領域を示し、参照符号「Ｐ」は第２領域を示す。
【００７１】
まず、図３、図４Ａないし図１２Ｂを参照して本発明の実施形態に係る半導体素子の製造方法を説明する。
【００７２】
図３、図４Ａ及び図４Ｂに示すように、第１領域Ｃ、第２領域Ｐ及び中間領域Ｍを有する半導体基板１を準備する。前記半導体基板１はシリコンのような半導体物質を含む半導体ウエハとすることができる。前記第１領域Ｃはメモリセルアレイ領域とすることができ、前記第２領域Ｐは周辺回路領域とすることができる。前記中間領域Ｍは前記第１領域Ｃ上の第１素子、例えばセルトランジスタと前記第２領域Ｐ上の第２素子、例えば周辺トランジスタ間の所定領域とすることができる。よって、本実施形態の図において、前記中間領域Ｍをメモリセルアレイ領域のような第１領域Ｃ、及び周辺回路領域のような第２領域Ｐ間の独立された領域として示しているが、これは説明のためであって、これに限定されない。例えば前記中間領域Ｍはメモリセルアレイ領域のような第１領域Ｃ内に位置するか、または前記周辺回路領域のような第２領域Ｐ内に位置することができる。
【００７３】
前記半導体基板１に活性領域３ａ、３ｂを画定する素子分離領域３ｓを形成することができる。より詳しくは、前記素子分離領域３ｓは前記第１領域Ｃにおいて第１活性領域、例えばセル活性領域３ａを画定し、前記第２領域Ｐにおいて第２活性領域、例えば周辺活性領域３ｂを画定することができる。前記素子分離領域３ｓは浅いトレンチ素子分離工程（ｓｈａｌｌｏｗ ｔｒｅｎｃｈ ｉｓｏｌａｔｉｏｎ ｐｒｏｃｅｓｓ）を用いて形成することができる。
【００７４】
本発明のいくつかの実施形態において、前記素子分離領域３ｓにより画定された活性領域３ａ、３ｂ及び前記領域Ｃ、Ｐ、Ｍを有する前記半導体基板１は図１での前記素子分離領域５０３ｓにより画定された前記活性領域５０３ａ、５０３ｂ及び前記領域Ａ１、Ａ２、Ｂを有する前記半導体基板５００に対応する。
【００７５】
前記セル活性領域３ａに前記第１領域Ｃの前記半導体基板１と異なる導電型の予備不純物領域（図示せず）を形成することができる。例えば、前記セル活性領域３ａがＰ型（ｐ−ｔｙｐｅ）である場合に、前記セル活性領域３ａ内に不純物イオンを注入して前記セル活性領域３ａの上部領域にＮ型（ｎ−ｔｙｐｅ）の予備不純物領域（図示せず）を形成することができる。
【００７６】
前記半導体基板１上に、順に積層された誘電膜６及びゲート導電膜９を形成することができる。前記誘電膜６はシリコン酸化膜及び高誘電膜のうちの少なくとも一つを含むように形成することができる。ここで、「高誘電膜」はシリコン酸化膜よりも高い誘電定数を有する誘電体を意味することができる。前記ゲート導電膜９はポリシリコン膜などのような導電性物質膜で形成することができる。
【００７７】
前記第１領域Ｃ上の前記ゲート導電膜９及び前記誘電膜６をパターニングして前記セル活性領域３ａ及び前記素子分離領域３ｓの所定領域を露出させる開口部を形成し、前記開口部により露出した前記セル活性領域３ａ及び前記素子分離領域３ｓをエッチングしてゲートトレンチ１５を形成することができる。前記ゲートトレンチ１５は前記セル活性領域３ａを横切って前記素子分離領域３ｓに延長するように形成される。前記ゲートトレンチ１５は、リソグラフィ工程の限界分解能（ｒｅｓｏｌｕｔｉｏｎ ｌｉｍｉｔ）よりも小さい寸法の線幅を有することができる。
【００７８】
前記ゲートトレンチ１５は前記予備不純物領域（図示せず）が形成された前記セル活性領域３ａを横切るように形成することができる。よって、前記予備不純物領域（図示せず）は、前記ゲートトレンチ１５により互いに離隔されたセル不純物領域、すなわちセルソース／ドレイン領域１８ａ、１８ｂに分けられる。
【００７９】
一つの前記セル活性領域３ａ内の前記予備不純物領域（図示せず）は、一対のゲートトレンチ１５により３個のセル不純物領域１８ａ、１８ｂに分けられる。ここで、前記３個のセル不純物領域１８ａ、１８ｂのうちに、前記一対のゲートトレンチ１５間に位置する一つの不純物領域を第１セル不純物領域１８ａとして定義し、残り不純物領域を第２セル不純物領域１８ｂとして定義することができる。
【００８０】
図３、図５Ａ及び図５Ｂに示すように、前記セルゲートトレンチ１５を有する半導体基板上にセルゲート誘電膜２１を形成することができる。前記セルゲート誘電膜２１は少なくとも前記セル活性領域３ａ内の前記セルゲートトレンチ１５内壁を覆うように形成することができる。前記セルゲート誘電膜２１はシリコン酸化膜及び高誘電膜のうちの少なくとも一つを含むように形成することができる。
【００８１】
前記セルゲート誘電膜２１を有する半導体基板上に、前記セルゲートトレンチ１５を埋め込むセルゲートパターン２４を形成することができる。前記セルゲートパターン２４は前記セルゲートトレンチ１５の少なくとも一部を埋め込むことができる。そして、前記セルゲートパターン２４は前記セル活性領域３ａの上部表面よりも低いレベルに位置するように前記セルゲートトレンチ１５を部分的に埋め込むことができる。前記セル活性領域３ａを横切る部分における前記セルゲートパターン２４はセルゲート電極として定義することができる。前記セルゲートパターン２４は、金属膜、金属窒化膜、金属シリサイド膜及びポリシリコン膜のうちの少なくとも一つを含むように形成することができる。前記セルソース／ドレイン領域１８、前記セルゲート誘電膜２１、及び前記セルゲートパターン２４は、セルトランジスタＣＴ１、ＣＴ２を形成することができる。すなわち、前記セルトランジスタＣＴ１、ＣＴ２は埋め込みチャネルアレイトランジスタ（ｂｕｒｉｅｄ ｃｈａｎｎｅｌ ａｒｒａｙ ｔｒａｎｓｉｓｔｏｒ；ＢＣＡＴ）とすることができる。
【００８２】
前記セルゲートトレンチ１５の残り部分を埋め込むセルゲートキャッピングパターン２７を形成することができる。前記セルゲートキャッピングパターン２７は、シリコン酸化膜、シリコン窒化膜及びシリコン酸窒化膜のうちの少なくとも一つを含むように形成することができる。
【００８３】
前記第２領域Ｐの前記ゲート導電膜９上にマスクパターン３０を形成することができる。よって、前記マスクパターン３０により前記第１領域Ｃ及び前記中間領域Ｍの前記ゲート導電膜９は露出される。前記マスクパターン３０はフォトレジストパターンとすることができる。その一方、前記マスクパターン３０は、シリコン酸化膜またはシリコン窒化膜などのような絶縁膜で形成される。
【００８４】
図３、図６Ａ及び図６Ｂに示すように、前記マスクパターン図５Ｂの３０をエッチングマスクとして用いて前記第１領域Ｃ及び前記中間領域Ｍ上の前記ゲート導電膜９をエッチングして前記第２領域Ｐ上に残存するゲート導電パターン９ａを形成することができる。
【００８５】
他の実施形態において、前述の実施形態での前記第１不純物領域１８ａ、１８ｂを形成する方法と異なって、前記ゲート導電パターン９ａが形成された基板に対してイオン注入工程を行って前記第１活性領域３ａ内に第１不純物領域、すなわちセルソース／ドレイン領域１８ａ、１８ｂを形成することができる。
【００８６】
一方、前記第１領域Ｃ及び前記中間領域Ｍ上の前記ゲート導電膜９をエッチングする間に、前記誘電膜６、前記セルゲート誘電膜２１及び前記セルゲートキャッピングパターン２７の一部も同時にエッチングすることができる。
【００８７】
前記マスクパターン（図５Ｂの３０）を除去することができる。前記マスクパターン（図５Ｂの３０）を除去した半導体基板上に阻止膜３３を形成することができる。前記阻止膜３３は前記素子分離領域３ｓに対してエッチング選択比を有する絶縁性物質で形成することができる。例えば、前記素子分離領域３ｓをシリコン酸化膜で形成する場合に、前記阻止膜３３はシリコン窒化膜で形成することができる。前記阻止膜３３はコンフォーマルに形成することができる。前記阻止膜３３は前記第１領域Ｃの前記素子分離領域３ｓ及び前記セルトランジスタＣＴ１、ＣＴ２を覆って、前記第２領域Ｐの前記ゲート導電パターン９ａを覆うことができる。
【００８８】
前記阻止膜３３上にバッファ絶縁膜を形成することができる。前記バッファ絶縁膜は前記阻止膜３３に対してエッチング選択比を有する物質膜で形成することができる。例えば、前記阻止膜３３をシリコン窒化膜で形成する場合に、前記バッファ絶縁膜はシリコン酸化膜で形成することができる。前記第２領域Ｐの前記阻止膜３３または前記ゲート導電パターン９ａが露出するまでに前記バッファ絶縁膜を平坦化して前記第１領域Ｃ上に平坦化されたバッファ絶縁パターン３６を形成することができる。
【００８９】
図３、図７Ａ及び図７Ｂに示すように、前記バッファ絶縁パターン３６を有する半導体基板上にキャッピング絶縁膜３７を形成することができる。前記キャッピング絶縁膜３７はシリコン酸化膜またはシリコン窒化膜のような絶縁膜で形成することができる。
【００９０】
前記キャッピング絶縁膜３７、前記バッファ絶縁パターン３６及び前記阻止膜３３をパターニングして、前記セル不純物領域１８ａ、１８ｂのうちの一つの領域１８ａを露出させるビットラインコンタクトホール３６ａを形成することができる。例えば、前記ビットラインコンタクトホール３６ａは前記セルトランジスタＣＴ１、ＣＴ２が互いに共有する前記第１セル不純物領域１８ａを露出させるように形成することができる。
【００９１】
前記ビットラインコンタクトホール３６ａを有する半導体基板上に第１導電膜３８を形成することができる。前記第１導電膜３８は、金属膜、金属窒化膜、金属シリサイド膜及びポリシリコン膜のうちの少なくとも一つを含むように形成することができる。例えば、前記第１導電膜３８は、順に積層されたＴｉ膜、ＴｉＮ膜及びＷ膜を含むように形成することができる。ここで、前記Ｗ膜は前記ビットラインコンタクトホール３６ａを埋め込み、前記順に積層された前記Ｔｉ膜及び前記ＴｉＮ膜は前記ビットラインコンタクトホール３６ａの内壁と前記Ｗ膜との間に介在されて拡散障壁膜の役割をすることができる。
【００９２】
一方、前記第１導電膜３８において、前記ビットラインコンタクトホール３６ａにより露出された前記第１セル不純物領域１８ａに接触する部分は金属シリサイドからなる。例えば、前記第１セル不純物領域１８ａ上に金属シリサイド膜を形成し、前記ビットラインコンタクトホール３６ａを埋め込み前記半導体基板を覆う金属物質膜を形成して前記第１導電膜３８を形成することができる。その一方、前記第１導電膜３８を形成する工程は、前記ビットラインコンタクトホール３６ａを埋め込み、前記半導体基板を覆う第１金属物質膜及び第２金属物質膜を順に形成し、熱処理工程を行って前記第１金属物質膜の金属と前記第１セル不純物領域１８ａのシリコンを反応させて金属シリサイド膜を形成する工程を含むことができる。
【００９３】
図３、図８Ａ及び図８Ｂに示すように、前記第２領域Ｐ上の前記ゲート導電パターン９ａを露出させる工程を行うことができる。例えば、前記第１導電膜（図７Ａ、図７Ｂの３８）を有する半導体基板に対して、前記第２領域Ｐ上の前記阻止膜（図７Ａ、図７Ｂの３３）が露出されるまでに、化学機械的研磨工程（ＣＭＰ）のような平坦化工程を行い、続いて、前記第２領域Ｐ上の前記阻止膜（図７Ａ、図７Ｂの３３）をエッチングする工程を行うことができる。その一方、前記第１導電膜（図７Ａ、図７Ｂの３８）を有する半導体基板に対して、前記第２領域Ｐ上の前記ゲート導電パターン９ａが露出するまでに化学機械的研磨工程（ＣＭＰ）のような平坦化工程を行うことができる。その結果、前記ビットラインコンタクトホール３６ａ内に残存する第１コンタクト構造体、すなわちビットラインコンタクト構造体３８ｐが形成され、前記キャッピング膜（図７Ａ、図７Ｂの３７）は前記平坦化工程中に除去される。
【００９４】
前記ビットラインコンタクト構造体３８ｐ及び前記露出した前記ゲート導電パターン９ａを覆う第２導電膜３９を形成することができる。前記第２導電膜３９は、金属膜、金属窒化膜、金属シリサイド膜及びポリシリコン膜のうちの少なくとも一つを含むように形成することができる。
【００９５】
本発明のいくつかの実施形態において、前記第２導電膜３９は前記ゲート導電パターン９ａと異なる導電性物質を含むように形成することができる。前記第２導電膜３９は前記ゲート導電パターン９ａよりも高い電気伝導度を有する導電性物質膜を含むように形成することができる。例えば、前記ゲート導電パターン９ａはドープトポリシリコン膜で形成し、前記第２導電膜３９はタングステン膜のような金属物質膜を含むように形成することができる。ここで、タングステン膜のような金属物質膜と前記ゲート導電パターン９ａ間のコンタクト抵抗特性を考慮し、前記ゲート導電パターン９ａと接触する前記第２導電膜３９の部分は金属シリサイド膜で形成することができる。
【００９６】
他の実施形態において、前記ゲート導電パターン９ａと前記第２導電膜３９は同一導電性物質膜で形成することができる。
【００９７】
さらに他の実施形態において、図７Ａ、図７Ｂでの前記バッファ絶縁パターン３６を形成した後、または前記バッファ絶縁パターン３６を形成する間に、前記第２領域Ｐの前記ゲート導電パターン９ａを露出させる工程を行うことができる。例えば、前記バッファ絶縁パターン３６を形成するために化学機械的研磨工程（ＣＭＰ）を用いて前記バッファ絶縁膜を平坦化する間に、前記ゲート導電パターン９ａが露出するまで前記バッファ絶縁膜を平坦化して前記第２領域Ｐ上の前記阻止膜３３を除去することができる。その一方、前記第２領域Ｐ上の前記阻止膜３３を平坦化停止膜として用いて前記バッファ絶縁膜を平坦化した後に、前記第２領域Ｐ上の前記阻止膜３３をエッチングして除去することができる。続いて、前記バッファ絶縁パターン３６及び前記阻止膜３３をパターニングして前記第１セル不純物領域１８ａを露出させるビットラインコンタクトホール３６ａを形成し、前記ビットラインコンタクトホール３６ａを埋め込み、前記バッファ絶縁パターン３６及び前記ゲート導電パターン９ａを覆う導電膜、例えば図７Ａ、図７Ｂで説明した前記第１導電膜３８と同一物質の導電膜を形成することができる。よって、図８Ａ、図８Ｂでの前記第２導電膜３９及び前記ビットラインコンタクト構造体３８ｐは同一工程により形成された同一物質膜を含むことができる。
【００９８】
図３、図９Ａ及び図９Ｂに示すように、前記第２導電膜（図８Ａ、図８Ｂの３９）上にマスク膜を形成することができる。前記マスク膜は、シリコン酸化膜、シリコン窒化膜及びシリコン酸窒化膜のうちの少なくとも一つを含むように形成することができる。前記マスク膜、前記第２導電膜（図８Ａ、図８Ｂの３９）及び前記ゲート導電パターン（図８Ａ、図８Ｂの９ａ）をパターニングして、前記第１領域Ｃ上に順に積層された第１導電性パターン３９ａ及びビットラインキャッピングパターン４２ａを形成することと同時に、前記第２領域Ｐ上に順に積層された第１周辺ゲート電極９ｇ、第２周辺ゲート電極３９ｇ及び周辺キャッピングパターン４２ｇを形成することができる。よって、前記第１導電性パターン３９ａ及び前記第２周辺ゲート電極３９ｇは同時に形成されて同一物質膜で形成されることができる。また、前記第１導電性パターン３９ａと前記第２周辺ゲート電極３９ｇは実質的に同一レベルに位置することができる。前記第１導電性パターン３９ａの少なくとも一部と前記第２周辺ゲート電極３９ｇの少なくとも一部は前記半導体基板１の上部表面から実質的に同一距離に配置される。
【００９９】
前記第１及び第２周辺ゲート電極９ｇ、３９ｇは周辺ゲートパターン４０として定義することができる。前記第１導電性パターン３９ａはセルビットラインとして定義することができる。前記周辺ゲートパターン４０及び前記第１導電性パターン３９ａは図１、図２で説明した周辺ゲートパターン５４０、６４０及び第１導電性パターン５３９ａ、６３９ａにそれぞれ対応する。前記セルビットライン３９ａは前記中間領域Ｍまで延長することができる。前記周辺ゲートパターン４０は実質的にライン状に形成され、前記周辺活性領域３ｂを横切って前記周辺活性領域３ｂを画定する前記素子分離領域３ｓ上に延長される。そして、前記周辺ゲートパターン４０と前記周辺活性領域３ｂとの間の誘電膜は周辺ゲート誘電膜６ａとして定義することができる。
【０１００】
順に積層された前記セルビットライン３９ａ及び前記ビットラインキャッピングパターン４２ａの側壁上にビットラインスペーサ４５ａを形成すると共に、順に積層された前記周辺ゲートパターン４０及び前記周辺ゲートキャッピングパターン４２ｂの側壁上に周辺ゲートスペーサ４５ｇを形成することができる。前記周辺ゲートスペーサ４５ｇ及び前記ビットラインスペーサ４５ａは、シリコン窒化膜、シリコン酸窒化膜及びシリコン酸化膜のうちの少なくとも一つを含むように形成することができる。
【０１０１】
前記周辺ゲートパターン４０両側の前記周辺活性領域３ｂ内に不純物イオンを注入し、活性化させて周辺不純物領域、すなわち周辺ソース／ドレイン領域４８を形成することができる。よって、前記周辺ソース／ドレイン領域４８、前記周辺ゲート誘電膜６ａ、前記周辺ゲートパターン４０及び前記周辺ゲートパターン４０下部の前記周辺活性領域３ｂ内のチャネル領域を含む周辺トランジスタＰＴ１を形成することができる。
【０１０２】
図３、図１０Ａ及び図１０Ｂに示すように、前記セルビットライン３９ａ及び前記周辺トランジスタＰＴ１を有する前記半導体基板１上に第１層間絶縁膜５１を形成することができる。前記第１層間絶縁膜５１は実質的に平坦な上部面を有するように形成することができる。例えば、前記セルビットライン３９ａ及び前記周辺トランジスタＰＴ１を有する前記半導体基板１上に絶縁物質膜を形成し、前記絶縁物質膜に対して化学機械的研磨工程（ＣＭＰ）などのような平坦化工程を行って平坦化された上部面を有する前記第１層間絶縁膜５１を形成することができる。前記第１層間絶縁膜５１を形成するための平坦化工程において、平坦化阻止膜として前記ビットラインキャッピングパターン４２ａ及び前記周辺ゲートキャッピングパターン４２ｇを利用することができる。よって、前記第１層間絶縁膜５１は図１０に示すように平坦化された上部面を有することもできるが、これに限定されず、前記第１層間絶縁膜５１は前記ビットラインキャッピングパターン４２ａ及び前記周辺ゲートキャッピングパターン４２ｇの上部面を露出させるように平坦化された上部面を有することもできる。
【０１０３】
前記第１領域Ｃにおいて、前記第１層間絶縁膜５１、前記バッファ絶縁パターン３６及び前記阻止膜３３を順にパターニングして前記第１領域Ｃの前記第１及び第２セル不純物領域１８ａ、１８ｂのうち前記第２セル不純物領域１８ｂを露出させるセルコンタクトホール５４を形成することができる。
【０１０４】
本実施形態において、前記セルビットライン３９ａが前記周辺トランジスタＰＴ２の前記第２周辺ゲート電極３９ｇと実質的に同一レベルに位置するので、前記セルビットライン３９ａによって素子の全体的な厚さは増加しない。よって、前記セルコンタクトホール５４は、実質的に前記周辺トランジスタＰＴ１を形成することで発生する厚さ分の絶縁膜をエッチングすることによって形成される。このようなことは、前記セルコンタクトホール５４を形成するエッチング工程時間を短縮するのみでなく、エッチング工程マージンを増加させることができる。また、前記セルビットライン３９ａを形成するための別の工程なく、前記セルビットライン３９ａ及び前記第２周辺ゲート電極３９ｇを同時に形成するので、全体的な工程時間を短縮することができる。
【０１０５】
前記セルコンタクトホール５４を埋め込むセルコンタクト構造体６０を形成することができる。前記セルコンタクト構造体６０は、金属膜、金属窒化膜、金属シリサイド膜及びポリシリコン膜のうちの少なくとも一つを含むように形成することができる。例えば、前記セルコンタクト構造体６０は、前記セルコンタクトホール５４を埋め込む金属膜を含み、前記金属膜と前記セルコンタクトホール５４の内壁間に介在された拡散障壁膜を含むことができる。また、前記セルコンタクト構造体６０の下部領域、すなわち前記セルコンタクトホール５４によって露出された前記第２セル不純物領域１８ｂに接触する部分は金属シリサイドからなる。例えば、前記第２セル不純物領域１８ａ上に金属シリサイド膜を形成し、前記セルコンタクトホール５４を埋め込む導電性物質膜を形成して前記セルコンタクト構造体６０を形成することができる。その一方、前記セルコンタクト構造体６０を形成する工程は、前記セルコンタクトホール５４の内壁を順に覆う金属膜及び金属窒化膜に対して熱処理工程を行って前記金属膜の金属元素と前記第２セル不純物領域１８ｂのシリコン元素を反応させて形成された金属シリサイド膜を形成する工程を含むことができる。
【０１０６】
図３、図１１Ａ及び図１１Ｂに示すように、前記第１層間絶縁膜５１上に第２層間絶縁膜６３を形成することができる。前記第２領域Ｐにおいて、前記第１及び第２層間絶縁膜５１、６３を貫通し、前記周辺不純物領域４８のうちの少なくとも一つを露出させる周辺コンタクトホール６６ｂを形成することができる。また、前記中間領域Ｍにおいて、前記第２層間絶縁膜６３及び前記ビットラインキャッピングパターン４２ａを貫通し、前記セルビットライン３９ａの所定領域を露出させる接続ビアホール６６ａを形成することができる。
【０１０７】
前記接続ビアホール６６ａを埋め込む導電性の接続構造体７２ａを形成すると共に、前記周辺コンタクトホール６６ｂを埋め込む導電性の周辺コンタクト構造体７２ｂを形成することができる。前記接続構造体７２ａ及び前記周辺コンタクト構造体７２ｂは、金属膜、金属窒化膜、金属シリサイド膜及びポリシリコン膜のうちの少なくとも一つを含むように形成することができる。
【０１０８】
一方、前記周辺コンタクト構造体７２ｂは、前記セルコンタクト構造体６０と異なる導電性物質を含むように形成することができる。例えば、前記セルコンタクト構造体６０がポリシリコン膜を含む場合に、前記周辺コンタクト構造体７２ｂはタングステンのような金属物質膜を含むことができる。
【０１０９】
前記第２層間絶縁膜６３上に順に積層された第２導電性パターン７５及び配線キャッピングパターン７８を形成することができる。前記第２導電性パターン７５は前記接続構造体７２ａと前記周辺コンタクト構造体７２ｂを覆うことができる。前記第２導電性パターン７５は、金属膜、金属窒化膜及びポリシリコン膜のうちの少なくとも一つを含むように形成することができる。前記配線キャッピングパターン７８はシリコン窒化膜などのような絶縁物質膜で形成することができる。前記配線キャッピングパターン７５を形成する工程は省略することができる。
【０１１０】
他の実施形態において、前記第２導電性パターン７５、前記接続構造体７２ａ及び前記周辺コンタクト構造体７２ｂは同時に形成された導電性物質からなる。例えば、前記接続ビアホール６６ａ及び前記周辺コンタクトホール６６ｂを埋め込み前記第２層間絶縁膜６３を覆う導電性物質膜を形成し、前記導電性物質膜をパターニングして前記第２導電性パターン７５、前記接続構造体７２ａ及び前記周辺コンタクト構造体７２ｂを一体型に形成することもできる。
【０１１１】
前記第２導電性パターン７５によって、前記セルトランジスタＣＴ１と前記周辺トランジスタＰＴ１は電気的に接続される。より詳しくは、前記周辺トランジスタＰＴ１の前記周辺不純物領域４８のうちの一つと前記セルトランジスタＣＴ１、ＣＴ２の前記第１セル不純物領域１８ａは、前記ビットラインコンタクト構造体３８ｐ、前記第１導電性パターン３９ａ、前記接続構造体７２ａ、前記第２導電性パターン７５及び前記周辺コンタクト構造体７２ｂを介して電気的に接続されることができる。前記第２導電性パターン７５及び前記配線キャッピングパターン７８の側壁上に配線スペーサ８１を形成することができる。
【０１１２】
図３、図１２Ａ及び図１２Ｂに示すように、前記第２導電性パターン７５を有する半導体基板上に第３層間絶縁膜８４を形成することができる。前記第３層間絶縁膜８４を平坦化することができる。前記第３層間絶縁膜８４上にエッチング阻止膜８７を形成することができる。
【０１１３】
前記エッチング阻止膜８７、前記第３層間絶縁膜８４及び前記第２層間絶縁膜６３を貫通し、前記セルコンタクト構造体６０とそれぞれ電気的に接続し、前記エッチング阻止膜８７上部に突出した情報保存要素９７を形成することができる。前記情報保存要素９７は、第１電極９０、第２電極９６、及び前記第１及び第２電極９０、９６間の情報保存物質膜９３を含むことができる。
【０１１４】
本実施形態をＤＲＡＭのようなメモリ素子に用いる場合に、前記情報保存物質膜９３はＤＲＡＭのセルキャパシタ誘電物質を含むことができる。しかしながら、本実施形態はＤＲＡＭに限定されず、多様な半導体素子に用いることができる。よって、前記情報保存物質膜９３は所望する素子の特性によって、例えばＰＲＡＭの相変移物質膜またはＦｅＲＡＭの強誘電体膜などのような多様な情報保存物質で形成することができる。
【０１１５】
一方、図１２Ａにおいて、前記第１電極９０をシリンダ状に示しているが、これに限定されず、素子の特性によって多様な形状に形成することができる。例えば、前記第１電極９０は柱状または板状などのような多様な形状に形成することができる。
【０１１６】
次に、図３、図１３Ａないし図１６Ｂを参照して本発明の他の実施形態に係る半導体素子の製造方法を説明する。
【０１１７】
図３、図１３Ａ及び図１３Ｂに示すように、図４のような第１領域Ｃ、第２領域Ｐ及び中間領域Ｍを有する半導体基板１００を準備することができる。前記半導体基板１００上に、図４及び図５での前記第１及び第２活性領域３ａ、３ｂ、前記素子分離領域３ｓ、前記誘電膜６、前記ゲート導電膜９、前記ゲートトレンチ１５、前記セル不純物領域１８ａ、１８ｂ、前記セルゲート誘電膜２１、セルゲートパターン２４、前記セルゲートキャッピングパターン２７、前記セルトランジスタＣＴ１、ＣＴ２にそれぞれ対応する第１及び第２活性領域１０３ａ、１０３ｂ、素子分離領域１０３ｓ、誘電膜１０６、ゲート導電膜、ゲートトレンチ１１５、セル不純物領域１１８ａ、１１８ｂ、セルゲート誘電膜１２１、セルゲートパターン１２４、セルゲートキャッピングパターン１２７、セルトランジスタＣＴ３、ＣＴ４を図４及び図５における方法と実質的に同様な方法を用いて形成することができる。
【０１１８】
図５Ｂのように、前記第２領域Ｐの前記ゲート導電膜上にマスクパターン１３０を形成し、前記ゲート導電膜をエッチングして前記第２領域Ｐ上に残存するゲート導電パターン１０９ａを形成することができる。本実施形態において、前記ゲート導電パターン１０９ａを形成する間に、前記セルゲートキャッピングパターン１２７は前記第１活性領域１０３ａの上部表面から突出した部分を有するように残存することができる。すなわち、前記セルゲートキャッピングパターン１２７は前記セルゲートパターン１２４と共に前記ゲートトレンチ１１５を埋め込み、前記第１活性領域１０３ａよりも高いレベルに位置する突出部を有するように残存することができる。
【０１１９】
他の実施形態において、前記ゲート導電パターン１０９ａが形成された基板に対して、イオン注入工程を行って、前記第１活性領域１０３ａ内に不純物領域１１８ａ、１１８ｂを形成することができる。
【０１２０】
一方、前記ゲート導電パターン１０９ａを形成する間に、前記誘電膜１０６及び前記セルゲート誘電膜１２１の少なくとも一部がエッチングされることもできる。
【０１２１】
図３、図１４Ａ及び図１４Ｂに示すように、前記マスクパターン（図１３Ｂの１３０）を除去することができる。続いて、前記マスクパターン（図１３Ｂの１３０）を除去した結果物上に阻止膜１３３をコンフォーマルに形成することができる。前記阻止膜１３３上にバッファ絶縁膜を形成することができる。前記第２領域Ｐ上の前記阻止膜１３３または前記ゲート導電パターン１０９ａが露出されるまで前記バッファ絶縁膜を平坦化して、バッファ絶縁パターン１３６を形成することができる。
【０１２２】
一方、前記バッファ絶縁パターン１３６を形成する間に、前記阻止膜１３３が前記ゲート導電パターン１０９ａ上に残存する場合、前記ゲート導電パターン１０９ａ上の前記阻止膜１３３を除去することができる。
【０１２３】
一方、前記バッファ絶縁膜を化学機械的研磨工程（ＣＭＰ）で平坦化する場合に、前記第１領域Ｃ上の前記ゲートキャッピングパターン１２７の突出部は平坦化停止膜の役割を果たすことができる。例えば、前記ゲートキャッピングパターン１２７をシリコン窒化膜として形成し、前記バッファ絶縁膜をシリコン酸化膜として形成する場合、前記ゲートキャッピングパターン１２７を平坦化停止膜として利用することができる。よって、前記バッファ絶縁膜に対する平坦化工程中に、前記第１領域Ｃでのディッシング（ｄｉｓｈｉｎｇ）現象を防止することができるので、前記バッファ絶縁パターン１３６はディッシング現象が著しく減少した平坦な上部面を有することができる。
【０１２４】
図３、図１５Ａ及び図１５Ｂに示すように、前記第１領域Ｃの前記第１活性領域１０３ａ上において、前記バッファ絶縁パターン１３６及び前記バッファ絶縁パターン１３６下部の絶縁物質、例えば前記阻止膜１３３をパターニングして、前記第１セル不純物領域１１８ａを露出させるビットラインコンタクトホール１３６ａを形成することができる。前記ビットラインコンタクトホール１３６ａの側壁のうちの一部は前記セルゲートキャッピングパターン１２７の突出した部分により限定される。よって、前記ビットラインコンタクトホール１３６ａを形成するために、前記バッファ絶縁パターン１３６上にフォトレジストパターンを形成する際のフォト工程マージンを増加させることができる。
【０１２５】
前記ビットラインコンタクトホール１３６ａを有する半導体基板の全面上に第１導電膜を形成することができる。前記ビットラインコンタクトホール１３６ａにより画定された部分の前記第１導電膜は第１コンタクト構造体１３８ｐとして定義することができる。
【０１２６】
前記第１導電膜上にビットラインキャッピングパターン１４２ａ及び周辺ゲートキャッピングパターン１４２ｇを形成し、前記ビットラインキャッピングパターン１４２ａ及び前記周辺キャッピングパターン１４２ｇをエッチングマスクとして用いて、前記第１導電膜及び前記ゲート導電パターン（図１４Ａ、図１４Ｂの１０９ａ）を順にエッチングすることができる。その結果、前記第１領域Ｃ及び前記中間領域Ｍ上に第１導電性パターン、すなわちセルビットライン１３９ａが形成されると共に、前記第２領域Ｐ上に順に積層された第１周辺ゲート電極１０９ｇ及び第２周辺ゲート電極１３９ｇが形成される。前記第１及び第２周辺ゲート電極１０９ｇ、１３９ｇは周辺ゲートパターン１４０を構成することができる。よって、前記セルビットライン１３９ａの少なくとも一部は前記周辺ゲートパターン１４０の少なくとも一部と実質的に同一レベルに位置するように形成することができる。
【０１２７】
前記セルビットライン１３９ａは前記ビットラインコンタクトホール１３６ａ上部を覆うことができる。よって、前記セルビットラインコンタクトホール１３６ａ内の前記第１コンタクト構造体１３８ｐと前記セルビットライン１３９ａは互いに接続して同一物質で形成される。前記周辺ゲートパターン１４０と前記周辺活性領域１０３ｂとの間の誘電膜は周辺ゲート誘電膜１０６ａとして定義することができる。
【０１２８】
順に積層された前記セルビットライン１３９ａ及び前記ビットラインキャッピングパターン１４２ａの側壁上にビットラインスペーサ１４５ａを形成すると共に、順に積層された前記周辺ゲートパターン１４０及び前記周辺ゲートキャッピングパターン１４２ｇの側壁上に周辺ゲートスペーサ１４５ｇを形成することができる。
【０１２９】
前記周辺ゲートパターン１４０両側の前記第２活性領域１０３ｂ内に不純物イオンを注入して活性化させて周辺不純物領域、すなわち周辺ソース／ドレイン領域１４８を形成することができる。よって、前記周辺ソース／ドレイン領域１４８、前記周辺ゲート誘電膜１０６ａ、前記周辺ゲートパターン１４０及び前記周辺ゲートパターン１４０下部の前記第２活性領域１０３ｂ内のチャネル領域を含む周辺トランジスタＰＴ２を形成することができる。
【０１３０】
図３、図１６Ａ及び図１６Ｂに示すように、前記周辺トランジスタＰＴ２を有する基板上に第１層間絶縁膜１５１を形成することができる。前記第１層間絶縁膜１５１を平坦な上部面を有するように形成することができる。例えば、前記周辺トランジスタＰＴ２を有する基板上に絶縁物質膜を形成し、前記絶縁物質膜に対して平坦化工程を行って平坦な上部面を有する前記第１層間絶縁膜１５１を形成することができる。前記平坦化工程は前記ビットラインキャッピングパターン１４２ａ及び前記周辺ゲートキャッピングパターン１４２ｇを平坦化停止膜として用いる化学機械的研磨工程（ＣＭＰ）を用いることができる。
【０１３１】
前記第１領域Ｃにおいて、前記第１層間絶縁膜１５１、前記バッファ絶縁パターン１３６及び前記阻止膜１３３を貫通し、前記第２セル不純物領域１１８ｂを露出させるセルコンタクトホール１５４ａを形成することができる。前記セルコンタクトホール１５４ａを埋め込むセルコンタクト構造体１６０ａを形成することができる。
【０１３２】
前記第２領域Ｐにおいて、第１層間絶縁膜１５１を貫通し、前記周辺不純物領域１４８のうちの少なくとも一つを露出させる周辺コンタクトホール１５４ｂを形成することができる。前記周辺コンタクトホール１５４ｂを埋め込む周辺コンタクト構造体１６０ｂを形成することができる。前記セル及び周辺コンタクトホール１５４ａ、１５４ｂは同時に形成することができる。また、前記セル及び周辺コンタクト構造体１６０ａ、１６０ｂを同時に形成することができる。よって、前記セル及び周辺コンタクト構造体１６０ａ、１６０ｂは互いに同一導電性物質に形成することができる。
【０１３３】
図３、図１７Ａ及び図１７Ｂに示すように、前記中間領域Ｍにおいて、前記ビットラインキャッピングパターン１４２ａを貫通し、前記セルビットライン１３９ａの所定領域を露出させる接続ビアホール１６１を形成することができる。前記接続ビアホール１６１を埋め込む第３導電膜を形成し、前記第３導電膜をパターニングして、前記セルコンタクト構造体１６０ａをそれぞれ覆うバッファパターン１７５ａを形成すると共に、前記接続ビアホール１６１を覆いながら前記周辺コンタクト構造体１６０ｂを覆う第２導電性パターン１７５ｂを形成することができる。前記接続ビアホール１６１内の前記第３導電膜は接続構造体１７５ｐとして定義することができる。よって、前記第２導電性パターン１７５ｂは前記接続構造体１７５ｐを介して前記セルビットライン１３９ａと電気的に接続されると共に前記周辺コンタクト構造体１６０ｂを介して前記周辺トランジスタＰＴ２、すなわち前記周辺不純物領域１４８のうちの一つと電気的に接続される。
【０１３４】
他の実施形態において、前記接続構造体１７５ｐは前記セル及び周辺コンタクト構造体１６０ａ、１６０ｂと同時に形成することができる。
【０１３５】
他の実施形態において、前記バッファパターン１７５ａ及び前記第２導電性パターン１７５ｂはダマシン工程を用いて形成することができる。例えば、前記セル及び周辺コンタクト構造体１６０ａ、１６０ｂを有する基板上に第２層間絶縁膜１８４を形成し、前記第２層間絶縁膜１８４内に前記バッファパターン１７５ａ及び前記第２導電性パターン１７５ｂを形成するためのダマシン構造のホームを形成し、前記ホームを埋め込む導電性物質膜を形成し、前記導電性物質膜を平坦化することで、前記ホーム内に画定された前記バッファパターン１７５ａ及び前記第２導電性パターン１７５ｂを形成することができる。
【０１３６】
前記バッファパターン１７５ａ及び前記第２導電性パターン１７５ｂを覆うエッチング阻止膜１８７を形成することができる。続いて、前記バッファパターン１８４上に前記バッファパターン１８４と電気的に接続された情報保存要素１９７を形成することができる。前記情報保存要素１９７は揮発性メモリ素子または不揮発性メモリ素子の情報保存手段として用いることができる。
【０１３７】
次に、図１８Ａ、図１８Ｂ及び図１９を参照して本発明のさらに他の実施形態に対して説明する。
【０１３８】
図３、図１８Ａ及び図１８Ｂに示すように、図４Ａ及び図４Ｂのように、第１領域Ｃ、第２領域Ｐ及び中間領域Ｍを有する半導体基板２００を準備することができる。前記半導体基板２００に図４Ａ及び図４Ｂと同じ方法を用いて第１及び第２活性領域２０３ａ、２０３ｂを画定する素子分離領域２０３ｓを形成することができる。前記第１活性領域２０３ａ内に予備不純物領域を形成することができる。
【０１３９】
前記半導体基板２００上に順に積層された阻止膜２０６及びバッファ絶縁膜２０９を形成することができる。前記阻止膜２０６は前記素子分離領域２０３ｓに対してエッチング選択比を有する物質膜を含むことができる。前記バッファ絶縁膜２０９は絶縁性物質からなる単一層に形成することができる。その一方、前記バッファ絶縁膜２０９は互いに異なるエッチング比を有する、すなわち互いに異なる物質膜からなる多重層とすることができる。例えば、前記バッファ絶縁膜２０９はシリコン酸化膜などのような第１物質膜とポリシリコン膜またはシリコン窒化膜などのような第２物質膜を含むことができる。ここで、前記第２物質膜は前記第１物質膜上に形成されることができる。
【０１４０】
前記第１領域Ｃの半導体基板上の前記バッファ絶縁膜２０９をパターニングして前記第１活性領域２０３ａ及び前記素子分離領域２０３ｓの所定領域を露出させる開口部を形成し、前記開口部によって露出された前記第１活性領域２０３ａ及び前記素子分離領域２０３ｓをエッチングして図４Ａのようなゲートトレンチ２１５を形成することができる。前記ゲートトレンチ２１５によって、前記予備不純物領域は分離されて第１及び第２セル不純物領域２１８ａ、２１８ｂとして形成される。
【０１４１】
前記セルゲートトレンチ２１５内に図５Ａと同じ方法を用いてセルゲート誘電膜２２１及びセルゲートパターン２２４を順に形成することができる。よって、前記第１活性領域２０３ａにセルトランジスタＣＴ５、ＣＴ６を形成することができる。
【０１４２】
前記セルゲートトレンチ２１５の残り部分を埋め込み前記第１活性領域２０３ａの上部表面から突出した部分を有するセルゲートキャッピングパターン２２７を形成することができる。前記セルゲートキャッピングパターン２２７は、シリコン酸化膜、シリコン窒化膜及びシリコン酸窒化膜のうちの少なくとも一つを含むように形成することができる。
【０１４３】
一方、前記バッファ絶縁膜２０９が順に積層された第１物質膜及び第２物質膜を含む場合、前記第２物質膜は前記セルゲートキャッピングパターン２２７を形成する間に、または前記セルゲートキャッピングパターン２２７を形成した後に除去する。
【０１４４】
図３及び図１９に示すように、前記バッファ絶縁膜２０９をパターニングして前記第２領域Ｐの前記第２活性領域２０３を露出させ、前記第１領域Ｃ及び前記中間領域Ｍ上に残存するバッファ絶縁パターン２０９ａを形成することができる。続いて、前記第２領域Ｐの基板上に順に積層されたゲート誘電膜２１０及びゲート導電パターン２１１を形成することができる。
【０１４５】
前記ゲート誘電膜２１０及び前記ゲート導電パターン２１１は図６Ｂ及び図１４Ｂの前記第２活性領域３ｂ、１０３ｂ上に順に積層された誘電膜６、１０６及びゲート導電パターン９ａ、１０９ａにそれぞれ対応することができる。たとえ、図１９の実施形態においての前記バッファ絶縁パターン２０９ａ、前記ゲート誘電膜２１０及び前記ゲート導電パターン２１１を形成する方法が図６Ｂ及び図１４Ｂの実施形態においてのバッファ絶縁パターン３６、１３６、誘電膜６、１０６及びゲート導電パターン９ａ、１０９ａを形成する方法と多少相違するが、その結果物は類似することが分かる。よって、本実施形態においての前記バッファ絶縁パターン２０９ａ、前記ゲート誘電膜２１０及び前記ゲート導電パターン２１１を有する半導体基板上に、前記実施形態で説明した第１導電性パターン３９ａ、１３９ａ、第２導電性パターン１７５ｂ、情報保存要素９７、１９７などのような要素を形成することができる。
【０１４６】
図２０は本発明の実施形態に係る半導体素子を用いる製品を示す概略図である。図２０に示すように、前述の実施形態に係る半導体素子を利用する半導体チップ７１０が提供される。例えば、複数のチップ領域を有するバルク状態の半導体ウエハに対して、前述の実施形態に係る方法を利用して集積回路及び情報保存手段を形成することができる。このように、集積回路及び情報保存手段が形成された半導体ウエハの前記チップ領域を分離して複数の半導体チップ７１０を形成することができる。このような半導体チップ７１０はパッケージ形態で形成することができる。前記半導体チップ７１０は電子製品７２０に採用されることができる。前記半導体チップ７１０は電子製品７２０で情報保存媒体の役割をすることができる。例えば、前記半導体チップ７１０は、デジタルＴＶ、コンピュータ、デジタルカメラ、通信機器、電子辞典、携帯メモリ装置などのように情報保存媒体を要する電子製品７２０に部品として用いられる。例えば、パッケージングされた半導体チップ７１０はボードまたはメモリモジュールに設置されて電子製品７２０を構成する部品として採用される。
【図面の簡単な説明】
【０１４７】
【図１】本発明の一実施形態に係る半導体素子を示す断面図である。
【図２】本発明の他の実施形態に係る半導体素子を示す断面図である。
【図３】本発明の実施形態に係る半導体素子を示す平面図である。
【図４Ａ】本発明のさらに他の実施形態に係る半導体素子の製造方法を示す断面図である。
【図４Ｂ】本発明のさらに他の実施形態に係る半導体素子の製造方法を示す断面図である。
【図５Ａ】本発明のさらに他の実施形態に係る半導体素子の製造方法を示す断面図である。
【図５Ｂ】本発明のさらに他の実施形態に係る半導体素子の製造方法を示す断面図である。
【図６Ａ】本発明のさらに他の実施形態に係る半導体素子の製造方法を示す断面図である。
【図６Ｂ】本発明のさらに他の実施形態に係る半導体素子の製造方法を示す断面図である。
【図７Ａ】本発明のさらに他の実施形態に係る半導体素子の製造方法を示す断面図である。
【図７Ｂ】本発明のさらに他の実施形態に係る半導体素子の製造方法を示す断面図である。
【図８Ａ】本発明のさらに他の実施形態に係る半導体素子の製造方法を示す断面図である。
【図８Ｂ】本発明のさらに他の実施形態に係る半導体素子の製造方法を示す断面図である。
【図９Ａ】本発明のさらに他の実施形態に係る半導体素子の製造方法を示す断面図である。
【図９Ｂ】本発明のさらに他の実施形態に係る半導体素子の製造方法を示す断面図である。
【図１０Ａ】本発明のさらに他の実施形態に係る半導体素子の製造方法を示す断面図である。
【図１０Ｂ】本発明のさらに他の実施形態に係る半導体素子の製造方法を示す断面図である。
【図１１Ａ】本発明のさらに他の実施形態に係る半導体素子の製造方法を示す断面図である。
【図１１Ｂ】本発明のさらに他の実施形態に係る半導体素子の製造方法を示す断面図である。
【図１２Ａ】本発明のさらに他の実施形態に係る半導体素子の製造方法を示す断面図である。
【図１２Ｂ】本発明のさらに他の実施形態に係る半導体素子の製造方法を示す断面図である。
【図１３Ａ】本発明のさらに他の実施形態に係る半導体素子の製造方法を示す断面図である。
【図１３Ｂ】本発明のさらに他の実施形態に係る半導体素子の製造方法を示す断面図である。
【図１４Ａ】本発明のさらに他の実施形態に係る半導体素子の製造方法を示す断面図である。
【図１４Ｂ】本発明のさらに他の実施形態に係る半導体素子の製造方法を示す断面図である。
【図１５Ａ】本発明のさらに他の実施形態に係る半導体素子の製造方法を示す断面図である。
【図１５Ｂ】本発明のさらに他の実施形態に係る半導体素子の製造方法を示す断面図である。
【図１６Ａ】本発明のさらに他の実施形態に係る半導体素子の製造方法を示す断面図である。
【図１６Ｂ】本発明のさらに他の実施形態に係る半導体素子の製造方法を示す断面図である。
【図１７Ａ】本発明のさらに他の実施形態に係る半導体素子の製造方法を示す断面図である。
【図１７Ｂ】本発明のさらに他の実施形態に係る半導体素子の製造方法を示す断面図である。
【図１８Ａ】本発明のさらに他の実施形態に係る半導体素子の製造方法を示す断面図である。
【図１８Ｂ】本発明のさらに他の実施形態に係る半導体素子の製造方法を示す断面図である。
【図１９】本発明のさらに他の実施形態に係る半導体素子の製造方法を示す断面図である。
【図２０】本発明の実施形態に係る半導体チップ及び電子製品を示す概略図である。
【符号の説明】
【０１４８】
１、１００、２００、５００、６００ 半導体基板
３ａ、１０３ａ、２０３ａ、５０３ａ 第１活性領域
３ｂ、１０３ｂ、２０３ｂ、５０３ｂ 第２活性領域
３ｓ、１０３ｓ、２０３ｓ、５０３ｓ 素子分離領域
ＡＴ１、ＤＴ１ 第１トランジスタ
ＡＴ２、ＤＴ２ 第２トランジスタ
ＣＴ１、ＣＴ２、ＣＴ３、ＣＴ４ セルトランジスタ
ＰＴ１、ＰＴ２ 周辺トランジスタ
２４、１２４、２２４、５２４、６２４ 第１ゲートパターン
１５、１１５、２１５、５１５、６１５ ゲートトレンチ
４０、１４０、５４０、６４０ 第２ゲートパターン
９ｇ、１０９ｇ、５０９ｇ、６０９ｇ 下部ゲート電極
３９ｇ、１３９ｇ、５３９ｇ、６３９ｇ 上部ゲート電極
３６、１３６、５３６、６３６ バッファ絶縁パターン
３９ａ、１３９ａ、５３９ａ、６３９ａ 第１導電性パターン
３８ｐ、１３８ｐ、５３８ｐ、６３８ｐ 第１コンタクト構造体
５１、１５１、５５１、６５１ 第１層間絶縁膜
６０、１６０ａ、５６０、６６０ セルコンタクト構造体
７２ｂ、１６０ｂ、５７２ｂ、６７２ｂ 第２コンタクト構造体
７５、１７５ｂ、５７５、６７５ａ 第２導電性パターン
１７５ａ、６７５ｂ 導電性バッファパターン
７５ａ、１７５ｐ、５７２ａ、６７２ａ 接続構造体
９７、１９７、５９７、６９７ 情報保存要素
【技術分野】
【０００１】
本発明は、半導体素子及びこれを採用する電子製品に関し、特に厚さが減少した半導体素子、これを採用する電子製品及びその製造方法（Ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｄｅｖｉｃｅ ｗｉｔｈ ｒｅｄｕｃｅｄ ｔｈｉｃｋｎｅｓｓ、ｅｌｅｃｔｒｏｎｉｃ ｐｒｏｄｕｃｔｓ ｅｍｐｌｏｙｉｎｇ ｔｈｅ ｓａｍｅ、ａｎｄ ｍｅｔｈｏｄ ｏｆ ｆａｂｒｉｃａｔｉｎｇ ｔｈｅ ｓａｍｅ）に関するものである。
【背景技術】
【０００２】
最近、電子製品に用いられる半導体チップは大きさが小さくて低電力消費であることが求められ、半導体チップを構成する要素（ｅｌｅｍｅｎｔｓ）の大きさを減少させるための研究が活発に行われていた。
【特許文献１】特開２００１−６８６４３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
本発明が解決しようとする技術的課題は、厚さを減少することができる半導体素子の構造及びこれを採用する電子製品を提供することにある。
【０００４】
本発明が解決しようとする他の技術的課題は、厚さを減少することができる半導体素子の製造方法を提供することにある。
【課題を解決するための手段】
【０００５】
本発明の一態様によれば、厚さを減少することができる半導体素子を提供する。この半導体素子は第１及び第２活性領域を有する半導体基板を含む。前記半導体基板の前記第１活性領域に形成された第１トランジスタを提供する。前記第１トランジスタは第１不純物領域及び第１ゲートパターンを含む。前記半導体基板の前記第２活性領域に形成された第２トランジスタを提供する。前記第２トランジスタは第２不純物領域及び第２ゲートパターンを含む。前記第１トランジスタ上の第１導電性パターンを含む。前記第１導電性パターンの少なくとも一部と前記第２ゲートパターンの少なくとも一部は前記半導体基板の上部表面から同一距離に位置する。
【０００６】
本発明のいくつかの実施形態において、前記第１トランジスタは前記第１活性領域を横切るゲートトレンチ内に提供された導電性の前記第１ゲートパターンと、前記第１ゲートパターン両側の前記第１活性領域内の前記第１不純物領域と、前記第１ゲートパターンと前記ゲートトレンチとの間の第１ゲート誘電膜とを含むことができる。
【０００７】
さらに、前記第１ゲートパターンと共に、前記ゲートトレンチを埋め込む絶縁性の第１ゲートキャッピングパターンをさらに含むことができる。前記第１ゲートキャッピングパターンは前記第１活性領域の上記半導体基板の上部表面よりもさらに高く突出した部分を有することができる。
【０００８】
さらに他の実施形態において、前記第１不純物領域のうちの一つと前記第１導電性パターンとを電気的に接続する第１コンタクト構造体をさらに含むことができる。
【０００９】
さらに他の実施形態において、前記第２トランジスタは、前記第２活性領域を横切る前記第２ゲートパターンと、前記第２ゲートパターンと前記活性領域との間の第２ゲート誘電膜と、前記第２ゲートパターン両側の前記第２活性領域内の前記第２不純物領域とを含むことができる。ここで、前記第２ゲートパターンは、順に積層された第１ゲート電極及び第２ゲート電極を含み、前記第２ゲート電極は上記半導体基板の上部表面上において前記第１導電性パターンと実質的に同一高さに位置することができる。
【００１０】
さらに他の実施形態において、前記第１不純物領域のうちの一つと電気的に接続されたセルコンタクト構造体と、前記セルコンタクト構造体上の情報保存要素をさらに含むことができる。
【００１１】
前記情報保存要素は、前記第１導電性パターンよりも高いレベルに位置することができる。
【００１２】
前記セルコンタクト構造体と前記情報保存要素との間の導電性バッファパターンをさらに含むことができる。
【００１３】
前記情報保存要素は、揮発性メモリ素子の情報保存物質膜及び不揮発性メモリ素子の情報保存物質膜のうち一つを含むことができる。
【００１４】
前記第１導電性パターンよりも高いレベルに位置する第２導電性パターンと、前記第２不純物領域のうちの一つと前記第２導電性パターンとを電気的に接続する第２コンタクト構造体とをさらに含むことができる。
【００１５】
一方、前記セルコンタクト構造体及び前記第２コンタクト構造体は、互いに異なるレベルに位置する上部面を有することができる。その一方、前記セルコンタクト構造体及び前記第２コンタクト構造体は互いに同一レベルに位置する上部面を有することができる。
【００１６】
前記第１及び第２導電性パターンを電気的に接続する接続構造体をさらに含むことができる。
【００１７】
本発明の他の態様によれば、半導体チップを含む電子製品が提供される。前記電子製品の前記半導体チップはセルアレイ領域及び周辺回路領域を有する半導体基板を含む。前記セルアレイ領域の半導体基板に形成されて、第１不純物領域及び第１ゲートパターンを含むセルトランジスタが提供される。前記周辺回路領域の半導体基板上に形成されて、第２不純物領域と前記第２不純物領域との間の基板上に順に積層された第１周辺ゲート電極及び第２周辺ゲート電極を含む周辺トランジスタが提供される。前記セルアレイ領域の前記セルトランジスタ上に形成されたセルビットラインが提供される。前記セルビットラインの少なくとも一部と前記第２周辺ゲート電極の少なくとも一部は前記半導体基板の上部表面上において同一距離に位置する。
【００１８】
本発明のさらに他の態様によれば、厚さを減少することができる半導体素子の製造方法を提供する。この方法は、第１及び第２活性領域を有する半導体基板を準備する工程を含む。前記第１活性領域に第１トランジスタを形成する。前記第１トランジスタは第１ゲートパターン及び第１不純物領域を含む。前記第２活性領域に第２トランジスタが提供される。前記第２トランジスタは第２ゲートパターン及び第２不純物領域を含む。前記第１トランジスタ上に第１導電性パターンを形成する。前記第１導電性パターンの少なくとも一部と前記第２ゲートパターンの少なくとも一部は前記半導体基板の上部表面から同一距離に配置される。
【００１９】
本発明のいくつかの実施形態において、前記第１及び第２トランジスタ、及び前記第１導電性パターンを形成する工程は、前記第１活性領域内に前記第１不純物領域を形成する工程と、前記第１活性領域を横切るゲートトレンチを形成する工程と、前記ゲートトレンチの少なくとも一部を埋め込む前記第１ゲートパターンを形成する工程と、前記第２活性領域上にゲート導電パターンを形成する工程と、前記第１活性領域上にバッファ絶縁パターンを形成する工程と、前記バッファ絶縁パターン及び前記ゲート導電パターンを覆う第１導電膜を形成する工程と、前記バッファ絶縁パターン上の前記第１導電膜、及び前記第２活性領域上に順に積層された前記ゲート導電パターン及び前記第１導電膜をパターニングする工程と、前記バッファ絶縁パターン上に前記第１導電性パターンを形成すると共に、前記第２活性領域上に順に積層された第１ゲート電極及び第２ゲート電極を形成する工程とを含むことができる。
【００２０】
さらに、前記第１ゲートパターンを形成した後、前記第１ゲートパターン上に前記第１ゲートパターンと共に前記ゲートトレンチを埋め込む第１ゲートキャッピングパターンを形成する工程をさらに含み、前記第１ゲートキャッピングパターンは前記第１活性領域よりも高いレベルの突出部を有することができる。
【００２１】
一方、前記バッファ絶縁パターンは前記ゲート導電パターンが形成された後に形成することができる。その反面、前記ゲート導電パターンは前記バッファ絶縁パターンが形成された後に形成することができる。
【００２２】
前記第１導電性パターンを形成する前に、前記バッファ絶縁パターンを貫通し、前記第１不純物領域のうちの一つと電気的に接続される第１コンタクト構造体を形成する工程をさらに含み、前記第１コンタクト構造体は前記第１導電性パターンと電気的に接続することができる。
【００２３】
他の実施形態において、前記第１導電性パターンを有する基板上に第１層間絶縁膜を形成する工程と、前記第１層間絶縁膜を貫通し、前記第１不純物領域のうちのいずれか一つと電気的に接続されたセルコンタクト構造体を形成する工程と、前記セルコンタクト構造体上に情報保存要素を形成する工程とをさらに含むことができる。
【００２４】
前記セルコンタクト構造体を形成する間に、前記第１層間絶縁膜を貫通し、前記第２不純物領域のうちのいずれか一つと電気的に接続された周辺コンタクト構造体を形成する工程と、前記第１層間絶縁膜上に前記周辺コンタクト構造体と電気的に接続された第２導電性パターンを形成する工程とをさらに含むことができる。
【００２５】
前記第２導電性パターンを形成する間に、前記第１層間絶縁膜上に前記セルコンタクト構造体と電気的に接続されたバッファパターンを形成する工程をさらに含むことができる。
【００２６】
一方、前記第１層間絶縁膜上に第２層間絶縁膜を形成する工程と、前記第１及び第２層間絶縁膜を貫通し、前記第２不純物領域のうちの一つと電気的に接続された第２コンタクト構造体を形成する工程と、前記第２層間絶縁膜上に第２導電性パターンを形成する工程とをさらに含むことができる。
【００２７】
さらに他の実施形態において、前記第１導電性パターンは前記第２ゲートパターンを形成する間に形成される。
【００２８】
本発明のさらに他の態様によれば、半導体素子の製造方法を提供する。この方法は、第１及び第２領域を有する半導体基板を準備する工程を含む。前記第１領域の半導体基板上に絶縁性パターンを形成する。前記第２領域の半導体基板上に導電性パターンを形成する。前記導電性パターン及び前記絶縁性パターンを覆う導電膜を形成する。前記導電膜及び前記導電性パターンをパターニングし、前記バッファ絶縁パターン上に配線を形成すると共に、前記第２領域の半導体基板上に順に積層された第１ゲート電極及び第２ゲート電極を形成する。
【発明の効果】
【００２９】
本発明の実施形態によれば、周辺回路領域に順に積層された第１ゲート電極及び第２ゲート電極を形成する間に、セルアレイ領域にセルビットラインのような配線を形成することができる。これによって、前記配線は周辺回路領域の第２ゲート電極と実質的に同一レベルに位置することができる。その結果、素子の全体的な厚さを減少できる。
【発明を実施するための最良の形態】
【００３０】
添付した図面を参照して、本発明の好適な実施形態を詳細に説明する。しかしながら、本発明は、ここで説明する実施形態に限定されるわけではなく、他の形態で具体化することができるため、ここに開示される実施形態は発明の開示を完全なものとすると共に、当業者に本発明の思想を十分に伝えるために提供されるものである。
【００３１】
なお、説明の都合上、図面において、層及び領域の厚みは誇張されており、図示する形態が実際とは異なる場合がある。また、ある層が、他の層または基板の「上」にあると記載した場合、これは他の層または基板の「直上に」直接形成される場合に限らず、それらの間に第３の層が介在する場合も含む。明細書の全体において同一の参照番号は、同一の構成要素を示す。
【００３２】
図１は本発明の一実施形態に係る半導体素子を示す断面図であり、図２は本発明の他の実施形態に係る半導体素子を示す断面図である。
【００３３】
まず、図１を参照して本発明の一実施形態に係る半導体素子の構造について説明する。
【００３４】
図１に示すように、半導体基板５００、前記半導体基板５００上の第１及び第２トランジスタＡＴ１、ＡＴ２、前記第１トランジスタＡＴ１上の第１導電性パターン５３９ａを具備する半導体素子が提供される。前記第１導電性パターン５３９ａの少なくとも一部と前記第２トランジスタＡＴ２の第２ゲートパターン５４０の少なくとも一部は前記半導体基板５００の上部表面５００ａのｙ−軸方向で実質的に同一高さに位置することができる。
【００３５】
前記半導体基板５００は、第１領域Ａ１、第２領域Ａ２及び中間領域Ｂを有することができる。前記半導体基板５００はシリコンのような半導体物質を含む半導体ウエハとすることができる。前記第１領域Ａ１はメモリセルアレイ領域とすることができ、前記第２領域Ａ２は周辺回路領域とすることができる。前記中間領域Ｂは前記第１領域Ａ１上の第１素子、例えばセルトランジスタと前記第２領域Ａ２上の第２素子、例えば周辺トランジスタとの間の所定領域とすることができる。
【００３６】
前記中間領域Ｂは前記第１領域Ａ１上の第１素子、例えばセルトランジスタと前記第２領域Ａ２上の第２素子、例えば周辺トランジスタとの間の所定領域とすることができる。よって、本実施形態の図において、前記中間領域Ｂを第１領域Ａ１と第２領域Ａ２との間に独立された領域として示されているが、これは説明のためであってこれに限定されない。例えば前記中間領域Ｂはメモリセルアレイ領域のような第１領域Ａ１内に位置するか、または周辺回路領域のような第２領域Ａ２内に位置することができる。
【００３７】
前記半導体基板５００に活性領域５０３ａ、５０３ｂを画定する素子分離領域５０３ｓが提供される。前記素子分離領域５０３ｓはトレンチ素子分離膜とすることができる。前記素子分離領域５０３ｓは前記第１領域Ａ１において第１活性領域、例えばセル活性領域５０３ａを画定し、前記第２領域Ａ２において第２活性領域、例えば周辺活性領域５０３ｂを画定することができる。
【００３８】
前記第１活性領域５０３ａに第１トランジスタＡＴ１が提供される。前記第１トランジスタＡＴ１は、前記第１活性領域５０３ａ内の第１不純物領域５１８ａ、５１８ｂ、前記第１不純物領域５１８ａ、５１８ｂとの間の第１チャネル領域、前記第１チャネル領域上に順に積層された第１ゲート誘電膜５２１及び第１ゲートパターン５２４を含むことができる。前記第１ゲートパターン５２４はセルゲート電極とすることができる。
【００３９】
前記半導体基板５００内にゲートトレンチ５１５が形成される。前記ゲートトレンチ５１５は前記半導体基板５００の上部表面５００ａからｙ−軸の下部方向に所定深さを有する。そして、前記ゲートトレンチ５１５は前記活性領域５０３ａを横切ることができる。前記ゲートトレンチ５１５は前記素子分離領域５０３ｓに延長される。
【００４０】
前記第１ゲートパターン５２４は前記ゲートトレンチ５１５内に提供される。例えば、前記第１ゲートパターン５２４は前記ゲートトレンチ５１５を部分的に埋め込むことができる。そして、前記ゲートトレンチ５１５の残り部分を埋め込む第１ゲートキャッピングパターン５２７が提供される。前記第１ゲートキャッピングパターン５２７は絶縁性物質膜からなることができる。
【００４１】
一方、前記第１ゲートキャッピングパターン５２７は前記半導体基板５００の上部表面５００ａと実質的に同一レベル、すなわち同一平面に位置することができる。
【００４２】
前記ゲートトレンチ５１５は前記第１活性領域５０３ａを横切って前記トレンチ素子分離領域５０３ｓに延長される。よって、前記第１ゲートパターン５２４も前記第１活性領域５０３ａを横切って前記素子分離領域５０３ｓに延長される。前記第１ゲート誘電膜５２１は前記ゲートトレンチ５１５の内壁と前記第１ゲートパターン５２４との間に介在される。前記第１不純物領域５１８ａ、５１８ｂは前記ゲートトレンチ５１５両側の前記第１活性領域５０３ａの上部領域内に提供される。よって、前記第１トランジスタＡＴ１はリセスチャネルを有することができる。
【００４３】
前記第２活性領域５０３ｂに第２トランジスタＡＴ２が提供される。前記第２トランジスタＡＴ２は前記第２活性領域５０３ｂ内の第２不純物領域５４８ａ、５４８ｂ、前記第２不純物領域５４８ａ、５４８ｂとの間の第２チャネル領域、及び前記第２チャネル領域上に順に積層された第２ゲート誘電膜５０６ａ及び第２ゲートパターン５４０を含むことができる。前記第２ゲートパターン５４０は順に積層された下部ゲート電極５０９ｇ及び上部ゲート電極５３９ｇを含むことができる。前記第２ゲートパターン５４０上に絶縁性の第２ゲートキャッピングパターン５４２ｇが提供される。
【００４４】
前記第１領域Ａ１及び前記中間領域Ｂの基板上に前記第１トランジスタＡＴ１及び前記第１ゲートキャッピングパターン５２７を覆うバッファ絶縁パターン５３６が提供される。前記バッファ絶縁パターン５３６上に第１導電性パターン５３９ａが提供される。前記第１導電性パターン５３９ａはライン状とすることができる。前記第１導電性パターン５３９ａはセルビットラインとして定義することができる。前記第１導電性パターン５３９ａの少なくとも一部分は前記第２ゲートパターン５４０の少なくとも一部分と同一レベルに位置することができる。例えば、前記第１導電性パターン５３９ａの少なくとも一部分は前記上部ゲート電極５３９ｇの少なくとも一部分と同一レベルに位置することができる。前記第１導電性パターン５３９ａは前記上部ゲート電極５３９ｇと同一工程により形成された同一導電性物質膜を含むことができる。前記第１導電性パターン５３９ａは前記上部ゲート電極５３９ｇと実質的に同一レベルに位置することができる。
【００４５】
前記第１導電性パターン５３９ａの少なくとも一部は前記第２ゲートパターン５４０の少なくとも一部と実質的に同一高さに配置される。例えば、前記第１導電性パターン５３９ａの少なくとも一部と前記上部ゲート電極５３９ｇの少なくとも一部は前記半導体基板５００の上部表面５００ａのｙ−軸方向で実質的に同一レベル、すなわち、同一高さに配置されることができる。
【００４６】
他の実施形態において、前記第１導電性パターン５３９ａの下部面と前記上部ゲート電極５３９ｇの下部面は、ｘｚ−面（ｘｚ−ｐｌａｎｅ）で実質的に同一平面に位置することができる。すなわち、前記半導体基板５００の上部表面５００ａと前記第１導電性パターン５３９ａの下部面との間の距離と前記半導体基板５００の上部表面５００ａと前記上部ゲート電極５３９ｇの下部面との間の距離は実質的に同一とすることがある。
【００４７】
前記第１不純物領域５１８ａ、５１８ｂのうちの一つの領域５１８ａと前記第１導電性パターン５３９ａとを電気的に接続する第１コンタクト構造体５３８ｐが提供される。前記第１コンタクト構造体５３８ｐは前記バッファ絶縁パターン５３６を貫通する。
【００４８】
本発明のいくつかの実施形態において、前記上部ゲート電極５３９ｇは前記下部ゲート電極５０９ｇよりも高い電気伝導度を有する導電性物質からなっている。例えば、前記下部ゲート電極５０９ｇはドープトポリシリコン膜を含むことができ、前記上部ゲート電極５３９ｇはタングステン膜のような金属物質膜を含むことができる。ここで、ポリシリコン膜と金属物質膜との間のオーム接触（ｏｈｍｉｃ ｃｏｎｔａｃｔ）特性を考慮し、前記上部ゲート電極５３９ｇと前記下部ゲート電極５０９ｇとの間に金属シリサイド膜が介在される。
【００４９】
他の実施形態において、前記上部ゲート電極５３９ｇと前記下部ゲート電極５０９ｇは同一導電性物質からなる。
【００５０】
前記第１導電性パターン５３９ａ上に第１絶縁性キャッピングパターン５４２ａが提供される。前記第１導電性パターン５３９ａ及び前記第１絶縁性キャッピングパターン５４２ａの側壁上に第１絶縁性スペーサ５４５ａが提供される。そして、前記第２ゲートパターン５４０及び前記第２ゲートキャッピングパターン５４２ｇの側壁上に第２絶縁性スペーサ５４５ｇが提供される。前記第１及び第２絶縁性スペーサ５４５ａ、５４５ｇは同一工程により形成された同一絶縁性物質膜を含むことができる。
【００５１】
前記第１及び第２領域Ａ１、Ａ２、及び前記中間領域Ｂの基板の全面を覆う第１層間絶縁膜５５１が提供される。前記第１層間絶縁膜５５１は前記第１絶縁性キャッピングパターン５４２ａ及び前記第２ゲートキャッピングパターン５４２ｇよりも高いレベルに位置する平坦な上部面を有することができる。その一方、前記第１層間絶縁膜５５１は前記第１絶縁性キャッピングパターン５４２ａ及び前記第２ゲートキャッピングパターン５４２ｇと実質的に同一レベルに位置する平坦な上部面を有することもできる。前記第１層間絶縁膜５５１上に第２層間絶縁膜５８４が提供される。
【００５２】
前記第２層間絶縁膜５８４上に第２導電性パターン５７５が提供される。
【００５３】
第１及び第２導電性パターン５３９ａ、５７５を電気的に接続する導電性の接続構造体５７２ａが提供される。前記接続構造体５７２ａは前記第１及び第２導電性パターン５３９ａ、５７５間に介在されて前記第２層間絶縁膜５８４及び前記第１絶縁性キャッピングパターン５４２ａを順に貫通する。
【００５４】
前記第２不純物領域５４８ａ、５４８ｂのうちの一つの領域５４８ａと前記第２導電性パターン５７５との間に介在されて、前記領域５４８ａと前記第２導電性パターン５７５を電気的に接続する第２コンタクト構造体５７２ｂが提供される。前記第２コンタクト構造体５７２ｂは前記第１層間絶縁膜５５１を貫通する下部コンタクト構造体５７１ａと前記第２層間絶縁膜５８４を貫通する上部コンタクト構造体５７１ｂを含むことができる。前記下部コンタクト構造体５７１ａと前記上部コンタクト構造体５７１ｂは互いに異なる工程により形成された導電性物質膜からなる。その一方、前記下部コンタクト構造体５７１ａと前記上部コンタクト構造体５７１ｂは同一工程により形成された同一物質膜からなる。
【００５５】
前記第１領域Ａ１において、前記第１不純物領域５１８ａ、５１８ｂのうちの一つの領域５１８ｂと電気的に接続され、前記第１層間絶縁膜５５１及び前記バッファ絶縁パターン５３６を貫通するセルコンタクト構造体５６０が提供される。すなわち、前記第１コンタクト構造体５３８ｐは前記第１不純物領域５１８ａ、５１８ｂのうちの一つの領域５１８ａと電気的に接続され、前記セルコンタクト構造体５６０は前記第１不純物領域５１８ａ、５１８ｂのうち残りの領域５１８ｂと電気的に接続される。
【００５６】
前記セルコンタクト構造体５６０上に情報保存要素５９７が提供される。前記情報保存要素５９７は第１及び第２電極と、前記第１及び第２電極間の情報保存物質膜を含むことができる。前記情報保存要素５９７は前記第１導電性パターン５３９ａよりも高いレベルに位置することができる。例えば、前記半導体基板５００の上部表面５００ａから前記情報保存要素５９７の下部面までの距離は前記半導体基板５００の上部表面５００ａから前記第１導電性パターン５３９ａの上部面までの距離よりも大きい場合もある。
【００５７】
前記情報保存要素５９７の少なくとも一部は前記第２導電性パターン５７５と同一か、または低いレベルに位置することができる。
【００５８】
前記情報保存要素５９７はＤＲＡＭなどのような揮発性メモリ素子の情報保存物質膜、例えばキャパシタ誘電膜を含むことができる。しかしながら、これに限定されない。例えば、前記情報保存要素５９７はＦｅＲＡＭの強誘電体物質膜またはＰＲＡＭの相変移物質膜などのような不揮発性メモリ素子の情報保存物質膜を含むことができる。
【００５９】
本実施形態によれば、前記情報保存要素５９７と前記第１トランジスタＡＴ１間の距離を最小化できるため、半導体素子の全体的な厚さを最小化することができる。言い換えれば、前記情報保存要素５９７と前記第１トランジスタＡＴ１との間の前記第１導電性パターン５３９ａ、すなわち、セルビットラインは前記第２領域Ａ２、すなわち周辺回路領域の上部ゲート電極５３９ｇと実質的に同一レベルに位置するため、前記セルビットライン５３９ａと前記第１活性領域５０３ａとの間の距離を最小化できるだけでなく、前記情報保存要素５９７と前記第１活性領域５０３ａとの間の距離が最小化できる。よって、半導体素子の全体的な厚さが最小化でき、前記情報保存要素５９７と前記第１活性領域５０３ａとの間の前記セルコンタクト構造体５６０を形成するための工程マージン（ｐｒｏｃｅｓｓ ｍａｒｇｉｎ）を増加させることができる。
【００６０】
次に、図２を参照して本発明の他の実施形態に係る半導体素子を説明する。
【００６１】
図２に示すように、図１の第１及び第２領域Ａ１、Ａ２及び中間領域Ｂに相当する第１及び第２領域Ｄ１、Ｄ２、及び中間領域Ｅを有する半導体基板６００が提供される。図１の実施形態においての前記第１及び第２活性領域５０３ａ、５０３ｂ、前記素子分離領域５０３ｓ、前記第１トランジスタＡＴ１、及び前記第２トランジスタＡＴ２にそれぞれ対応する第１及び第２活性領域６０３ａ、６０３ｂ、素子分離領域６０３ｓ、第１トランジスタＤＴ１、及び第２トランジスタＤＴ２が提供される。そして、前記第１トランジスタＤＴ１は、図１の前記第１トランジスタＡＴ１の前記第１不純物領域５１８ａ、５１８ｂ、前記第１ゲート誘電膜５２１及び前記第１ゲートパターン５２４にそれぞれ対応する第１不純物領域６１８ａ、６１８ｂ、第１ゲート誘電膜６２１及び第１ゲートパターン６２４を含むことができる。また、前記第１ゲートパターン６２４は、図１の前記ゲートトレンチ５１５に対応するゲートトレンチ６１５内に提供される。前記第２トランジスタＤＴ２は、図１の前記第２トランジスタＡＴ２の前記第２不純物領域５４８ａ、５４８ｂ、前記第２ゲート誘電膜５０６ａ及び前記第２ゲートパターン５４０にそれぞれ対応する第２不純物領域６４８ａ、６４８ｂ、第２ゲート誘電膜６０６ａ及び第２ゲートパターン６４０を含むことができる。前記第２ゲートパターン６４０は順に積層された下部ゲート電極６０９ｇ及び上部ゲート電極６３９ｇを含むことができる。前記第１トランジスタＤＴ１の前記第１ゲートパターン６２４上に前記ゲートトレンチ６１５の残り部分を埋め込み、前記第１活性領域６０３ａの上部表面（ｔｏｐ ｓｕｒｆａｃｅ）よりも高いレベルに位置する突出した部分を有する第１ゲートキャッピングパターン６２７が提供される。前記第１ゲートキャッピングパターン６２７は絶縁性物質膜からなる。
【００６２】
前記第１領域Ｄ１及び前記中間領域Ｅの基板上において、前記素子分離領域６０３ｓ及び前記第１不純物領域６１８ａ、６１８ｂを覆うバッファ絶縁パターン６３６が提供される。前記バッファ絶縁パターン６３６は前記第１ゲートキャッピングパターン６２７に対してエッチング選択比を有する絶縁性物質膜からなる。例えば、前記第１ゲートキャッピングパターン６２７がシリコン窒化膜を含む場合に、前記バッファ絶縁パターン６３６はシリコン酸化膜を含むことができる。
【００６３】
前記バッファ絶縁パターン６３６上に、図１の前記第１導電性パターン５３９ａ、前記第１絶縁性キャッピングパターン５４２ａ、前記第１絶縁性スペーサ５４５ａにそれぞれ対応する前記第１導電性パターン６３９ａ、前記第１絶縁性キャッピングパターン６４２ａ、前記第１絶縁性スペーサ６４５ａが提供される。前記バッファ絶縁パターン６３６を貫通し、前記第１不純物領域６１８ａ、６１８ｂのうちの一つの領域６１８ａと前記第１導電性パターン６３９ａを電気的に接続する第１コンタクト構造体６３８ｐが提供される。
【００６４】
前記第２領域Ｄ２の基板上に、図１の前記第２ゲートキャッピングパターン５４２ｇ及び前記第２絶縁性スペーサ５４５ｇにそれぞれ対応する第２ゲートキャッピングパターン６４２ｇ及び第２絶縁性スペーサ６４５ｇが提供される。そして、前記第１及び第２領域Ｄ１、Ｄ２及び前記中間領域Ｅを有する基板上に、図１の前記第１層間絶縁膜５５１に対応する第１層間絶縁膜６５１が提供される。
【００６５】
前記第１層間絶縁膜６５１及び前記バッファ絶縁パターン６３６を貫通し、前記第１不純物領域６１８ａ、６１８ｂのうちの一つの領域６１８ｂと電気的に接続されたセルコンタクト構造体６６０が提供される。前記セルコンタクト構造体６６０と前記第１コンタクト構造体６３８ｐとの間に前記第１ゲートキャッピングパターン６２７の突出した部分が位置することができる。よって、前記第１ゲートキャッピングパターン６２７の突出した部分は、前記セルコンタクト構造体６６０と前記第１コンタクト構造体６３８ｐ間の電気的短絡（ｓｈｏｒｔ）を防止することができる。
【００６６】
前記第１層間絶縁膜６５１を貫通して、前記第２不純物領域６４８ａ、６４８ｂのうちの一つの領域６４８ａと電気的に接続された第２コンタクト構造体６７２ｂが提供される。前記第２コンタクト構造体６７２ｂは前記セルコンタクト構造体６６０と実質的に同一レベルに提供される。前記第２コンタクト構造体６７２ｂと前記セルコンタクト構造体６６０は同一導電性物質を含むことができる。
【００６７】
前記第１層間絶縁膜６５１上に前記セルコンタクト構造体６６０を覆う導電性のバッファパターン６７５ｂが提供される。前記第１層間絶縁膜６５１上に前記第２コンタクト構造体６７２ｂを覆う第２導電性パターン６７５ａが提供される。前記第１及び第２導電性パターン６３９ａ、６７２ｂ間に介在されて前記第１及び第２導電性パターン６３９ａ、６７２ｂを電気的に接続する接続構造体６７２ａが提供される。前記バッファパターン６７５ｂ及び前記第２導電性パターン６７５ａは実質的に同一レベルに位置することができる。前記バッファパターン６７５ｂと前記第２導電性パターン６７５ａはｘ−軸方向に沿って配置される。そして、前記バッファパターン６７５ｂ及び前記第２導電性パターン６７５ａは同一物質を含むように形成される。
【００６８】
前記バッファパターン６７５ｂ及び前記第２導電性パターン６７５ａの側壁を取り囲む第２層間絶縁膜６８４が提供される。前記バッファパターン６７５ｂ上に情報保存要素６９７が提供される。前記情報保存要素６９７は、図１の情報保存要素５９７に対応する。
【００６９】
以下で、本発明の実施形態に係る半導体素子の製造方法を説明する。図３は本発明の実施形態に係る半導体素子を示す平面図である。図４Ａ、図４Ｂ、図５Ａ、図５Ｂ、図６Ａ、図６Ｂ、図７Ａ、図７Ｂ、図８Ａ、図８Ｂ、図９Ａ、図９Ｂ、図１０Ａ、図１０Ｂ、図１１Ａ、図１１Ｂ、図１２Ａ及び図１２Ｂは、本発明の実施形態に係る半導体素子の製造方法を示す断面図である。図１３Ａ、図１３Ｂ、図１４Ａ、図１４Ｂ、図１５Ａ、図１５Ｂ、図１６Ａ、図１６Ｂ、図１７Ａ及び図１７Ｂは、本発明の他の実施形態に係る半導体素子の製造方法を示す断面図である。図１８Ａ、図１８Ｂ及び図１９は、本発明のさらに他の実施形態に係る半導体素子の製造方法を示す断面図である。
【００７０】
図において、図４Ａ、図５Ａ、図６Ａ、図７Ａ、図８Ａ、図９Ａ、図１０Ａ、図１１Ａ、図１２Ａ、図１３Ａ、図１４Ａ、図１５Ａ、図１６Ａ、図１７Ａ及び図１８Ａは、図３の切断線Ｉ−Ｉ’による断面図である。図４Ｂ、図５Ｂ、図６Ｂ、図７Ｂ、図８Ｂ、図９Ｂ、図１０Ｂ、図１１Ｂ、図１２Ｂ、図１３Ｂ、図１４Ｂ、図１５Ｂ、図１６Ｂ、図１７Ｂ、図１８Ｂ及び図１９は、図３の切断線ＩＩ−ＩＩ’による断面図である。図３ないし図１９において、参照符号「Ｃ」は第１領域を示し、参照符号「Ｍ」は中間領域を示し、参照符号「Ｐ」は第２領域を示す。
【００７１】
まず、図３、図４Ａないし図１２Ｂを参照して本発明の実施形態に係る半導体素子の製造方法を説明する。
【００７２】
図３、図４Ａ及び図４Ｂに示すように、第１領域Ｃ、第２領域Ｐ及び中間領域Ｍを有する半導体基板１を準備する。前記半導体基板１はシリコンのような半導体物質を含む半導体ウエハとすることができる。前記第１領域Ｃはメモリセルアレイ領域とすることができ、前記第２領域Ｐは周辺回路領域とすることができる。前記中間領域Ｍは前記第１領域Ｃ上の第１素子、例えばセルトランジスタと前記第２領域Ｐ上の第２素子、例えば周辺トランジスタ間の所定領域とすることができる。よって、本実施形態の図において、前記中間領域Ｍをメモリセルアレイ領域のような第１領域Ｃ、及び周辺回路領域のような第２領域Ｐ間の独立された領域として示しているが、これは説明のためであって、これに限定されない。例えば前記中間領域Ｍはメモリセルアレイ領域のような第１領域Ｃ内に位置するか、または前記周辺回路領域のような第２領域Ｐ内に位置することができる。
【００７３】
前記半導体基板１に活性領域３ａ、３ｂを画定する素子分離領域３ｓを形成することができる。より詳しくは、前記素子分離領域３ｓは前記第１領域Ｃにおいて第１活性領域、例えばセル活性領域３ａを画定し、前記第２領域Ｐにおいて第２活性領域、例えば周辺活性領域３ｂを画定することができる。前記素子分離領域３ｓは浅いトレンチ素子分離工程（ｓｈａｌｌｏｗ ｔｒｅｎｃｈ ｉｓｏｌａｔｉｏｎ ｐｒｏｃｅｓｓ）を用いて形成することができる。
【００７４】
本発明のいくつかの実施形態において、前記素子分離領域３ｓにより画定された活性領域３ａ、３ｂ及び前記領域Ｃ、Ｐ、Ｍを有する前記半導体基板１は図１での前記素子分離領域５０３ｓにより画定された前記活性領域５０３ａ、５０３ｂ及び前記領域Ａ１、Ａ２、Ｂを有する前記半導体基板５００に対応する。
【００７５】
前記セル活性領域３ａに前記第１領域Ｃの前記半導体基板１と異なる導電型の予備不純物領域（図示せず）を形成することができる。例えば、前記セル活性領域３ａがＰ型（ｐ−ｔｙｐｅ）である場合に、前記セル活性領域３ａ内に不純物イオンを注入して前記セル活性領域３ａの上部領域にＮ型（ｎ−ｔｙｐｅ）の予備不純物領域（図示せず）を形成することができる。
【００７６】
前記半導体基板１上に、順に積層された誘電膜６及びゲート導電膜９を形成することができる。前記誘電膜６はシリコン酸化膜及び高誘電膜のうちの少なくとも一つを含むように形成することができる。ここで、「高誘電膜」はシリコン酸化膜よりも高い誘電定数を有する誘電体を意味することができる。前記ゲート導電膜９はポリシリコン膜などのような導電性物質膜で形成することができる。
【００７７】
前記第１領域Ｃ上の前記ゲート導電膜９及び前記誘電膜６をパターニングして前記セル活性領域３ａ及び前記素子分離領域３ｓの所定領域を露出させる開口部を形成し、前記開口部により露出した前記セル活性領域３ａ及び前記素子分離領域３ｓをエッチングしてゲートトレンチ１５を形成することができる。前記ゲートトレンチ１５は前記セル活性領域３ａを横切って前記素子分離領域３ｓに延長するように形成される。前記ゲートトレンチ１５は、リソグラフィ工程の限界分解能（ｒｅｓｏｌｕｔｉｏｎ ｌｉｍｉｔ）よりも小さい寸法の線幅を有することができる。
【００７８】
前記ゲートトレンチ１５は前記予備不純物領域（図示せず）が形成された前記セル活性領域３ａを横切るように形成することができる。よって、前記予備不純物領域（図示せず）は、前記ゲートトレンチ１５により互いに離隔されたセル不純物領域、すなわちセルソース／ドレイン領域１８ａ、１８ｂに分けられる。
【００７９】
一つの前記セル活性領域３ａ内の前記予備不純物領域（図示せず）は、一対のゲートトレンチ１５により３個のセル不純物領域１８ａ、１８ｂに分けられる。ここで、前記３個のセル不純物領域１８ａ、１８ｂのうちに、前記一対のゲートトレンチ１５間に位置する一つの不純物領域を第１セル不純物領域１８ａとして定義し、残り不純物領域を第２セル不純物領域１８ｂとして定義することができる。
【００８０】
図３、図５Ａ及び図５Ｂに示すように、前記セルゲートトレンチ１５を有する半導体基板上にセルゲート誘電膜２１を形成することができる。前記セルゲート誘電膜２１は少なくとも前記セル活性領域３ａ内の前記セルゲートトレンチ１５内壁を覆うように形成することができる。前記セルゲート誘電膜２１はシリコン酸化膜及び高誘電膜のうちの少なくとも一つを含むように形成することができる。
【００８１】
前記セルゲート誘電膜２１を有する半導体基板上に、前記セルゲートトレンチ１５を埋め込むセルゲートパターン２４を形成することができる。前記セルゲートパターン２４は前記セルゲートトレンチ１５の少なくとも一部を埋め込むことができる。そして、前記セルゲートパターン２４は前記セル活性領域３ａの上部表面よりも低いレベルに位置するように前記セルゲートトレンチ１５を部分的に埋め込むことができる。前記セル活性領域３ａを横切る部分における前記セルゲートパターン２４はセルゲート電極として定義することができる。前記セルゲートパターン２４は、金属膜、金属窒化膜、金属シリサイド膜及びポリシリコン膜のうちの少なくとも一つを含むように形成することができる。前記セルソース／ドレイン領域１８、前記セルゲート誘電膜２１、及び前記セルゲートパターン２４は、セルトランジスタＣＴ１、ＣＴ２を形成することができる。すなわち、前記セルトランジスタＣＴ１、ＣＴ２は埋め込みチャネルアレイトランジスタ（ｂｕｒｉｅｄ ｃｈａｎｎｅｌ ａｒｒａｙ ｔｒａｎｓｉｓｔｏｒ；ＢＣＡＴ）とすることができる。
【００８２】
前記セルゲートトレンチ１５の残り部分を埋め込むセルゲートキャッピングパターン２７を形成することができる。前記セルゲートキャッピングパターン２７は、シリコン酸化膜、シリコン窒化膜及びシリコン酸窒化膜のうちの少なくとも一つを含むように形成することができる。
【００８３】
前記第２領域Ｐの前記ゲート導電膜９上にマスクパターン３０を形成することができる。よって、前記マスクパターン３０により前記第１領域Ｃ及び前記中間領域Ｍの前記ゲート導電膜９は露出される。前記マスクパターン３０はフォトレジストパターンとすることができる。その一方、前記マスクパターン３０は、シリコン酸化膜またはシリコン窒化膜などのような絶縁膜で形成される。
【００８４】
図３、図６Ａ及び図６Ｂに示すように、前記マスクパターン図５Ｂの３０をエッチングマスクとして用いて前記第１領域Ｃ及び前記中間領域Ｍ上の前記ゲート導電膜９をエッチングして前記第２領域Ｐ上に残存するゲート導電パターン９ａを形成することができる。
【００８５】
他の実施形態において、前述の実施形態での前記第１不純物領域１８ａ、１８ｂを形成する方法と異なって、前記ゲート導電パターン９ａが形成された基板に対してイオン注入工程を行って前記第１活性領域３ａ内に第１不純物領域、すなわちセルソース／ドレイン領域１８ａ、１８ｂを形成することができる。
【００８６】
一方、前記第１領域Ｃ及び前記中間領域Ｍ上の前記ゲート導電膜９をエッチングする間に、前記誘電膜６、前記セルゲート誘電膜２１及び前記セルゲートキャッピングパターン２７の一部も同時にエッチングすることができる。
【００８７】
前記マスクパターン（図５Ｂの３０）を除去することができる。前記マスクパターン（図５Ｂの３０）を除去した半導体基板上に阻止膜３３を形成することができる。前記阻止膜３３は前記素子分離領域３ｓに対してエッチング選択比を有する絶縁性物質で形成することができる。例えば、前記素子分離領域３ｓをシリコン酸化膜で形成する場合に、前記阻止膜３３はシリコン窒化膜で形成することができる。前記阻止膜３３はコンフォーマルに形成することができる。前記阻止膜３３は前記第１領域Ｃの前記素子分離領域３ｓ及び前記セルトランジスタＣＴ１、ＣＴ２を覆って、前記第２領域Ｐの前記ゲート導電パターン９ａを覆うことができる。
【００８８】
前記阻止膜３３上にバッファ絶縁膜を形成することができる。前記バッファ絶縁膜は前記阻止膜３３に対してエッチング選択比を有する物質膜で形成することができる。例えば、前記阻止膜３３をシリコン窒化膜で形成する場合に、前記バッファ絶縁膜はシリコン酸化膜で形成することができる。前記第２領域Ｐの前記阻止膜３３または前記ゲート導電パターン９ａが露出するまでに前記バッファ絶縁膜を平坦化して前記第１領域Ｃ上に平坦化されたバッファ絶縁パターン３６を形成することができる。
【００８９】
図３、図７Ａ及び図７Ｂに示すように、前記バッファ絶縁パターン３６を有する半導体基板上にキャッピング絶縁膜３７を形成することができる。前記キャッピング絶縁膜３７はシリコン酸化膜またはシリコン窒化膜のような絶縁膜で形成することができる。
【００９０】
前記キャッピング絶縁膜３７、前記バッファ絶縁パターン３６及び前記阻止膜３３をパターニングして、前記セル不純物領域１８ａ、１８ｂのうちの一つの領域１８ａを露出させるビットラインコンタクトホール３６ａを形成することができる。例えば、前記ビットラインコンタクトホール３６ａは前記セルトランジスタＣＴ１、ＣＴ２が互いに共有する前記第１セル不純物領域１８ａを露出させるように形成することができる。
【００９１】
前記ビットラインコンタクトホール３６ａを有する半導体基板上に第１導電膜３８を形成することができる。前記第１導電膜３８は、金属膜、金属窒化膜、金属シリサイド膜及びポリシリコン膜のうちの少なくとも一つを含むように形成することができる。例えば、前記第１導電膜３８は、順に積層されたＴｉ膜、ＴｉＮ膜及びＷ膜を含むように形成することができる。ここで、前記Ｗ膜は前記ビットラインコンタクトホール３６ａを埋め込み、前記順に積層された前記Ｔｉ膜及び前記ＴｉＮ膜は前記ビットラインコンタクトホール３６ａの内壁と前記Ｗ膜との間に介在されて拡散障壁膜の役割をすることができる。
【００９２】
一方、前記第１導電膜３８において、前記ビットラインコンタクトホール３６ａにより露出された前記第１セル不純物領域１８ａに接触する部分は金属シリサイドからなる。例えば、前記第１セル不純物領域１８ａ上に金属シリサイド膜を形成し、前記ビットラインコンタクトホール３６ａを埋め込み前記半導体基板を覆う金属物質膜を形成して前記第１導電膜３８を形成することができる。その一方、前記第１導電膜３８を形成する工程は、前記ビットラインコンタクトホール３６ａを埋め込み、前記半導体基板を覆う第１金属物質膜及び第２金属物質膜を順に形成し、熱処理工程を行って前記第１金属物質膜の金属と前記第１セル不純物領域１８ａのシリコンを反応させて金属シリサイド膜を形成する工程を含むことができる。
【００９３】
図３、図８Ａ及び図８Ｂに示すように、前記第２領域Ｐ上の前記ゲート導電パターン９ａを露出させる工程を行うことができる。例えば、前記第１導電膜（図７Ａ、図７Ｂの３８）を有する半導体基板に対して、前記第２領域Ｐ上の前記阻止膜（図７Ａ、図７Ｂの３３）が露出されるまでに、化学機械的研磨工程（ＣＭＰ）のような平坦化工程を行い、続いて、前記第２領域Ｐ上の前記阻止膜（図７Ａ、図７Ｂの３３）をエッチングする工程を行うことができる。その一方、前記第１導電膜（図７Ａ、図７Ｂの３８）を有する半導体基板に対して、前記第２領域Ｐ上の前記ゲート導電パターン９ａが露出するまでに化学機械的研磨工程（ＣＭＰ）のような平坦化工程を行うことができる。その結果、前記ビットラインコンタクトホール３６ａ内に残存する第１コンタクト構造体、すなわちビットラインコンタクト構造体３８ｐが形成され、前記キャッピング膜（図７Ａ、図７Ｂの３７）は前記平坦化工程中に除去される。
【００９４】
前記ビットラインコンタクト構造体３８ｐ及び前記露出した前記ゲート導電パターン９ａを覆う第２導電膜３９を形成することができる。前記第２導電膜３９は、金属膜、金属窒化膜、金属シリサイド膜及びポリシリコン膜のうちの少なくとも一つを含むように形成することができる。
【００９５】
本発明のいくつかの実施形態において、前記第２導電膜３９は前記ゲート導電パターン９ａと異なる導電性物質を含むように形成することができる。前記第２導電膜３９は前記ゲート導電パターン９ａよりも高い電気伝導度を有する導電性物質膜を含むように形成することができる。例えば、前記ゲート導電パターン９ａはドープトポリシリコン膜で形成し、前記第２導電膜３９はタングステン膜のような金属物質膜を含むように形成することができる。ここで、タングステン膜のような金属物質膜と前記ゲート導電パターン９ａ間のコンタクト抵抗特性を考慮し、前記ゲート導電パターン９ａと接触する前記第２導電膜３９の部分は金属シリサイド膜で形成することができる。
【００９６】
他の実施形態において、前記ゲート導電パターン９ａと前記第２導電膜３９は同一導電性物質膜で形成することができる。
【００９７】
さらに他の実施形態において、図７Ａ、図７Ｂでの前記バッファ絶縁パターン３６を形成した後、または前記バッファ絶縁パターン３６を形成する間に、前記第２領域Ｐの前記ゲート導電パターン９ａを露出させる工程を行うことができる。例えば、前記バッファ絶縁パターン３６を形成するために化学機械的研磨工程（ＣＭＰ）を用いて前記バッファ絶縁膜を平坦化する間に、前記ゲート導電パターン９ａが露出するまで前記バッファ絶縁膜を平坦化して前記第２領域Ｐ上の前記阻止膜３３を除去することができる。その一方、前記第２領域Ｐ上の前記阻止膜３３を平坦化停止膜として用いて前記バッファ絶縁膜を平坦化した後に、前記第２領域Ｐ上の前記阻止膜３３をエッチングして除去することができる。続いて、前記バッファ絶縁パターン３６及び前記阻止膜３３をパターニングして前記第１セル不純物領域１８ａを露出させるビットラインコンタクトホール３６ａを形成し、前記ビットラインコンタクトホール３６ａを埋め込み、前記バッファ絶縁パターン３６及び前記ゲート導電パターン９ａを覆う導電膜、例えば図７Ａ、図７Ｂで説明した前記第１導電膜３８と同一物質の導電膜を形成することができる。よって、図８Ａ、図８Ｂでの前記第２導電膜３９及び前記ビットラインコンタクト構造体３８ｐは同一工程により形成された同一物質膜を含むことができる。
【００９８】
図３、図９Ａ及び図９Ｂに示すように、前記第２導電膜（図８Ａ、図８Ｂの３９）上にマスク膜を形成することができる。前記マスク膜は、シリコン酸化膜、シリコン窒化膜及びシリコン酸窒化膜のうちの少なくとも一つを含むように形成することができる。前記マスク膜、前記第２導電膜（図８Ａ、図８Ｂの３９）及び前記ゲート導電パターン（図８Ａ、図８Ｂの９ａ）をパターニングして、前記第１領域Ｃ上に順に積層された第１導電性パターン３９ａ及びビットラインキャッピングパターン４２ａを形成することと同時に、前記第２領域Ｐ上に順に積層された第１周辺ゲート電極９ｇ、第２周辺ゲート電極３９ｇ及び周辺キャッピングパターン４２ｇを形成することができる。よって、前記第１導電性パターン３９ａ及び前記第２周辺ゲート電極３９ｇは同時に形成されて同一物質膜で形成されることができる。また、前記第１導電性パターン３９ａと前記第２周辺ゲート電極３９ｇは実質的に同一レベルに位置することができる。前記第１導電性パターン３９ａの少なくとも一部と前記第２周辺ゲート電極３９ｇの少なくとも一部は前記半導体基板１の上部表面から実質的に同一距離に配置される。
【００９９】
前記第１及び第２周辺ゲート電極９ｇ、３９ｇは周辺ゲートパターン４０として定義することができる。前記第１導電性パターン３９ａはセルビットラインとして定義することができる。前記周辺ゲートパターン４０及び前記第１導電性パターン３９ａは図１、図２で説明した周辺ゲートパターン５４０、６４０及び第１導電性パターン５３９ａ、６３９ａにそれぞれ対応する。前記セルビットライン３９ａは前記中間領域Ｍまで延長することができる。前記周辺ゲートパターン４０は実質的にライン状に形成され、前記周辺活性領域３ｂを横切って前記周辺活性領域３ｂを画定する前記素子分離領域３ｓ上に延長される。そして、前記周辺ゲートパターン４０と前記周辺活性領域３ｂとの間の誘電膜は周辺ゲート誘電膜６ａとして定義することができる。
【０１００】
順に積層された前記セルビットライン３９ａ及び前記ビットラインキャッピングパターン４２ａの側壁上にビットラインスペーサ４５ａを形成すると共に、順に積層された前記周辺ゲートパターン４０及び前記周辺ゲートキャッピングパターン４２ｂの側壁上に周辺ゲートスペーサ４５ｇを形成することができる。前記周辺ゲートスペーサ４５ｇ及び前記ビットラインスペーサ４５ａは、シリコン窒化膜、シリコン酸窒化膜及びシリコン酸化膜のうちの少なくとも一つを含むように形成することができる。
【０１０１】
前記周辺ゲートパターン４０両側の前記周辺活性領域３ｂ内に不純物イオンを注入し、活性化させて周辺不純物領域、すなわち周辺ソース／ドレイン領域４８を形成することができる。よって、前記周辺ソース／ドレイン領域４８、前記周辺ゲート誘電膜６ａ、前記周辺ゲートパターン４０及び前記周辺ゲートパターン４０下部の前記周辺活性領域３ｂ内のチャネル領域を含む周辺トランジスタＰＴ１を形成することができる。
【０１０２】
図３、図１０Ａ及び図１０Ｂに示すように、前記セルビットライン３９ａ及び前記周辺トランジスタＰＴ１を有する前記半導体基板１上に第１層間絶縁膜５１を形成することができる。前記第１層間絶縁膜５１は実質的に平坦な上部面を有するように形成することができる。例えば、前記セルビットライン３９ａ及び前記周辺トランジスタＰＴ１を有する前記半導体基板１上に絶縁物質膜を形成し、前記絶縁物質膜に対して化学機械的研磨工程（ＣＭＰ）などのような平坦化工程を行って平坦化された上部面を有する前記第１層間絶縁膜５１を形成することができる。前記第１層間絶縁膜５１を形成するための平坦化工程において、平坦化阻止膜として前記ビットラインキャッピングパターン４２ａ及び前記周辺ゲートキャッピングパターン４２ｇを利用することができる。よって、前記第１層間絶縁膜５１は図１０に示すように平坦化された上部面を有することもできるが、これに限定されず、前記第１層間絶縁膜５１は前記ビットラインキャッピングパターン４２ａ及び前記周辺ゲートキャッピングパターン４２ｇの上部面を露出させるように平坦化された上部面を有することもできる。
【０１０３】
前記第１領域Ｃにおいて、前記第１層間絶縁膜５１、前記バッファ絶縁パターン３６及び前記阻止膜３３を順にパターニングして前記第１領域Ｃの前記第１及び第２セル不純物領域１８ａ、１８ｂのうち前記第２セル不純物領域１８ｂを露出させるセルコンタクトホール５４を形成することができる。
【０１０４】
本実施形態において、前記セルビットライン３９ａが前記周辺トランジスタＰＴ２の前記第２周辺ゲート電極３９ｇと実質的に同一レベルに位置するので、前記セルビットライン３９ａによって素子の全体的な厚さは増加しない。よって、前記セルコンタクトホール５４は、実質的に前記周辺トランジスタＰＴ１を形成することで発生する厚さ分の絶縁膜をエッチングすることによって形成される。このようなことは、前記セルコンタクトホール５４を形成するエッチング工程時間を短縮するのみでなく、エッチング工程マージンを増加させることができる。また、前記セルビットライン３９ａを形成するための別の工程なく、前記セルビットライン３９ａ及び前記第２周辺ゲート電極３９ｇを同時に形成するので、全体的な工程時間を短縮することができる。
【０１０５】
前記セルコンタクトホール５４を埋め込むセルコンタクト構造体６０を形成することができる。前記セルコンタクト構造体６０は、金属膜、金属窒化膜、金属シリサイド膜及びポリシリコン膜のうちの少なくとも一つを含むように形成することができる。例えば、前記セルコンタクト構造体６０は、前記セルコンタクトホール５４を埋め込む金属膜を含み、前記金属膜と前記セルコンタクトホール５４の内壁間に介在された拡散障壁膜を含むことができる。また、前記セルコンタクト構造体６０の下部領域、すなわち前記セルコンタクトホール５４によって露出された前記第２セル不純物領域１８ｂに接触する部分は金属シリサイドからなる。例えば、前記第２セル不純物領域１８ａ上に金属シリサイド膜を形成し、前記セルコンタクトホール５４を埋め込む導電性物質膜を形成して前記セルコンタクト構造体６０を形成することができる。その一方、前記セルコンタクト構造体６０を形成する工程は、前記セルコンタクトホール５４の内壁を順に覆う金属膜及び金属窒化膜に対して熱処理工程を行って前記金属膜の金属元素と前記第２セル不純物領域１８ｂのシリコン元素を反応させて形成された金属シリサイド膜を形成する工程を含むことができる。
【０１０６】
図３、図１１Ａ及び図１１Ｂに示すように、前記第１層間絶縁膜５１上に第２層間絶縁膜６３を形成することができる。前記第２領域Ｐにおいて、前記第１及び第２層間絶縁膜５１、６３を貫通し、前記周辺不純物領域４８のうちの少なくとも一つを露出させる周辺コンタクトホール６６ｂを形成することができる。また、前記中間領域Ｍにおいて、前記第２層間絶縁膜６３及び前記ビットラインキャッピングパターン４２ａを貫通し、前記セルビットライン３９ａの所定領域を露出させる接続ビアホール６６ａを形成することができる。
【０１０７】
前記接続ビアホール６６ａを埋め込む導電性の接続構造体７２ａを形成すると共に、前記周辺コンタクトホール６６ｂを埋め込む導電性の周辺コンタクト構造体７２ｂを形成することができる。前記接続構造体７２ａ及び前記周辺コンタクト構造体７２ｂは、金属膜、金属窒化膜、金属シリサイド膜及びポリシリコン膜のうちの少なくとも一つを含むように形成することができる。
【０１０８】
一方、前記周辺コンタクト構造体７２ｂは、前記セルコンタクト構造体６０と異なる導電性物質を含むように形成することができる。例えば、前記セルコンタクト構造体６０がポリシリコン膜を含む場合に、前記周辺コンタクト構造体７２ｂはタングステンのような金属物質膜を含むことができる。
【０１０９】
前記第２層間絶縁膜６３上に順に積層された第２導電性パターン７５及び配線キャッピングパターン７８を形成することができる。前記第２導電性パターン７５は前記接続構造体７２ａと前記周辺コンタクト構造体７２ｂを覆うことができる。前記第２導電性パターン７５は、金属膜、金属窒化膜及びポリシリコン膜のうちの少なくとも一つを含むように形成することができる。前記配線キャッピングパターン７８はシリコン窒化膜などのような絶縁物質膜で形成することができる。前記配線キャッピングパターン７５を形成する工程は省略することができる。
【０１１０】
他の実施形態において、前記第２導電性パターン７５、前記接続構造体７２ａ及び前記周辺コンタクト構造体７２ｂは同時に形成された導電性物質からなる。例えば、前記接続ビアホール６６ａ及び前記周辺コンタクトホール６６ｂを埋め込み前記第２層間絶縁膜６３を覆う導電性物質膜を形成し、前記導電性物質膜をパターニングして前記第２導電性パターン７５、前記接続構造体７２ａ及び前記周辺コンタクト構造体７２ｂを一体型に形成することもできる。
【０１１１】
前記第２導電性パターン７５によって、前記セルトランジスタＣＴ１と前記周辺トランジスタＰＴ１は電気的に接続される。より詳しくは、前記周辺トランジスタＰＴ１の前記周辺不純物領域４８のうちの一つと前記セルトランジスタＣＴ１、ＣＴ２の前記第１セル不純物領域１８ａは、前記ビットラインコンタクト構造体３８ｐ、前記第１導電性パターン３９ａ、前記接続構造体７２ａ、前記第２導電性パターン７５及び前記周辺コンタクト構造体７２ｂを介して電気的に接続されることができる。前記第２導電性パターン７５及び前記配線キャッピングパターン７８の側壁上に配線スペーサ８１を形成することができる。
【０１１２】
図３、図１２Ａ及び図１２Ｂに示すように、前記第２導電性パターン７５を有する半導体基板上に第３層間絶縁膜８４を形成することができる。前記第３層間絶縁膜８４を平坦化することができる。前記第３層間絶縁膜８４上にエッチング阻止膜８７を形成することができる。
【０１１３】
前記エッチング阻止膜８７、前記第３層間絶縁膜８４及び前記第２層間絶縁膜６３を貫通し、前記セルコンタクト構造体６０とそれぞれ電気的に接続し、前記エッチング阻止膜８７上部に突出した情報保存要素９７を形成することができる。前記情報保存要素９７は、第１電極９０、第２電極９６、及び前記第１及び第２電極９０、９６間の情報保存物質膜９３を含むことができる。
【０１１４】
本実施形態をＤＲＡＭのようなメモリ素子に用いる場合に、前記情報保存物質膜９３はＤＲＡＭのセルキャパシタ誘電物質を含むことができる。しかしながら、本実施形態はＤＲＡＭに限定されず、多様な半導体素子に用いることができる。よって、前記情報保存物質膜９３は所望する素子の特性によって、例えばＰＲＡＭの相変移物質膜またはＦｅＲＡＭの強誘電体膜などのような多様な情報保存物質で形成することができる。
【０１１５】
一方、図１２Ａにおいて、前記第１電極９０をシリンダ状に示しているが、これに限定されず、素子の特性によって多様な形状に形成することができる。例えば、前記第１電極９０は柱状または板状などのような多様な形状に形成することができる。
【０１１６】
次に、図３、図１３Ａないし図１６Ｂを参照して本発明の他の実施形態に係る半導体素子の製造方法を説明する。
【０１１７】
図３、図１３Ａ及び図１３Ｂに示すように、図４のような第１領域Ｃ、第２領域Ｐ及び中間領域Ｍを有する半導体基板１００を準備することができる。前記半導体基板１００上に、図４及び図５での前記第１及び第２活性領域３ａ、３ｂ、前記素子分離領域３ｓ、前記誘電膜６、前記ゲート導電膜９、前記ゲートトレンチ１５、前記セル不純物領域１８ａ、１８ｂ、前記セルゲート誘電膜２１、セルゲートパターン２４、前記セルゲートキャッピングパターン２７、前記セルトランジスタＣＴ１、ＣＴ２にそれぞれ対応する第１及び第２活性領域１０３ａ、１０３ｂ、素子分離領域１０３ｓ、誘電膜１０６、ゲート導電膜、ゲートトレンチ１１５、セル不純物領域１１８ａ、１１８ｂ、セルゲート誘電膜１２１、セルゲートパターン１２４、セルゲートキャッピングパターン１２７、セルトランジスタＣＴ３、ＣＴ４を図４及び図５における方法と実質的に同様な方法を用いて形成することができる。
【０１１８】
図５Ｂのように、前記第２領域Ｐの前記ゲート導電膜上にマスクパターン１３０を形成し、前記ゲート導電膜をエッチングして前記第２領域Ｐ上に残存するゲート導電パターン１０９ａを形成することができる。本実施形態において、前記ゲート導電パターン１０９ａを形成する間に、前記セルゲートキャッピングパターン１２７は前記第１活性領域１０３ａの上部表面から突出した部分を有するように残存することができる。すなわち、前記セルゲートキャッピングパターン１２７は前記セルゲートパターン１２４と共に前記ゲートトレンチ１１５を埋め込み、前記第１活性領域１０３ａよりも高いレベルに位置する突出部を有するように残存することができる。
【０１１９】
他の実施形態において、前記ゲート導電パターン１０９ａが形成された基板に対して、イオン注入工程を行って、前記第１活性領域１０３ａ内に不純物領域１１８ａ、１１８ｂを形成することができる。
【０１２０】
一方、前記ゲート導電パターン１０９ａを形成する間に、前記誘電膜１０６及び前記セルゲート誘電膜１２１の少なくとも一部がエッチングされることもできる。
【０１２１】
図３、図１４Ａ及び図１４Ｂに示すように、前記マスクパターン（図１３Ｂの１３０）を除去することができる。続いて、前記マスクパターン（図１３Ｂの１３０）を除去した結果物上に阻止膜１３３をコンフォーマルに形成することができる。前記阻止膜１３３上にバッファ絶縁膜を形成することができる。前記第２領域Ｐ上の前記阻止膜１３３または前記ゲート導電パターン１０９ａが露出されるまで前記バッファ絶縁膜を平坦化して、バッファ絶縁パターン１３６を形成することができる。
【０１２２】
一方、前記バッファ絶縁パターン１３６を形成する間に、前記阻止膜１３３が前記ゲート導電パターン１０９ａ上に残存する場合、前記ゲート導電パターン１０９ａ上の前記阻止膜１３３を除去することができる。
【０１２３】
一方、前記バッファ絶縁膜を化学機械的研磨工程（ＣＭＰ）で平坦化する場合に、前記第１領域Ｃ上の前記ゲートキャッピングパターン１２７の突出部は平坦化停止膜の役割を果たすことができる。例えば、前記ゲートキャッピングパターン１２７をシリコン窒化膜として形成し、前記バッファ絶縁膜をシリコン酸化膜として形成する場合、前記ゲートキャッピングパターン１２７を平坦化停止膜として利用することができる。よって、前記バッファ絶縁膜に対する平坦化工程中に、前記第１領域Ｃでのディッシング（ｄｉｓｈｉｎｇ）現象を防止することができるので、前記バッファ絶縁パターン１３６はディッシング現象が著しく減少した平坦な上部面を有することができる。
【０１２４】
図３、図１５Ａ及び図１５Ｂに示すように、前記第１領域Ｃの前記第１活性領域１０３ａ上において、前記バッファ絶縁パターン１３６及び前記バッファ絶縁パターン１３６下部の絶縁物質、例えば前記阻止膜１３３をパターニングして、前記第１セル不純物領域１１８ａを露出させるビットラインコンタクトホール１３６ａを形成することができる。前記ビットラインコンタクトホール１３６ａの側壁のうちの一部は前記セルゲートキャッピングパターン１２７の突出した部分により限定される。よって、前記ビットラインコンタクトホール１３６ａを形成するために、前記バッファ絶縁パターン１３６上にフォトレジストパターンを形成する際のフォト工程マージンを増加させることができる。
【０１２５】
前記ビットラインコンタクトホール１３６ａを有する半導体基板の全面上に第１導電膜を形成することができる。前記ビットラインコンタクトホール１３６ａにより画定された部分の前記第１導電膜は第１コンタクト構造体１３８ｐとして定義することができる。
【０１２６】
前記第１導電膜上にビットラインキャッピングパターン１４２ａ及び周辺ゲートキャッピングパターン１４２ｇを形成し、前記ビットラインキャッピングパターン１４２ａ及び前記周辺キャッピングパターン１４２ｇをエッチングマスクとして用いて、前記第１導電膜及び前記ゲート導電パターン（図１４Ａ、図１４Ｂの１０９ａ）を順にエッチングすることができる。その結果、前記第１領域Ｃ及び前記中間領域Ｍ上に第１導電性パターン、すなわちセルビットライン１３９ａが形成されると共に、前記第２領域Ｐ上に順に積層された第１周辺ゲート電極１０９ｇ及び第２周辺ゲート電極１３９ｇが形成される。前記第１及び第２周辺ゲート電極１０９ｇ、１３９ｇは周辺ゲートパターン１４０を構成することができる。よって、前記セルビットライン１３９ａの少なくとも一部は前記周辺ゲートパターン１４０の少なくとも一部と実質的に同一レベルに位置するように形成することができる。
【０１２７】
前記セルビットライン１３９ａは前記ビットラインコンタクトホール１３６ａ上部を覆うことができる。よって、前記セルビットラインコンタクトホール１３６ａ内の前記第１コンタクト構造体１３８ｐと前記セルビットライン１３９ａは互いに接続して同一物質で形成される。前記周辺ゲートパターン１４０と前記周辺活性領域１０３ｂとの間の誘電膜は周辺ゲート誘電膜１０６ａとして定義することができる。
【０１２８】
順に積層された前記セルビットライン１３９ａ及び前記ビットラインキャッピングパターン１４２ａの側壁上にビットラインスペーサ１４５ａを形成すると共に、順に積層された前記周辺ゲートパターン１４０及び前記周辺ゲートキャッピングパターン１４２ｇの側壁上に周辺ゲートスペーサ１４５ｇを形成することができる。
【０１２９】
前記周辺ゲートパターン１４０両側の前記第２活性領域１０３ｂ内に不純物イオンを注入して活性化させて周辺不純物領域、すなわち周辺ソース／ドレイン領域１４８を形成することができる。よって、前記周辺ソース／ドレイン領域１４８、前記周辺ゲート誘電膜１０６ａ、前記周辺ゲートパターン１４０及び前記周辺ゲートパターン１４０下部の前記第２活性領域１０３ｂ内のチャネル領域を含む周辺トランジスタＰＴ２を形成することができる。
【０１３０】
図３、図１６Ａ及び図１６Ｂに示すように、前記周辺トランジスタＰＴ２を有する基板上に第１層間絶縁膜１５１を形成することができる。前記第１層間絶縁膜１５１を平坦な上部面を有するように形成することができる。例えば、前記周辺トランジスタＰＴ２を有する基板上に絶縁物質膜を形成し、前記絶縁物質膜に対して平坦化工程を行って平坦な上部面を有する前記第１層間絶縁膜１５１を形成することができる。前記平坦化工程は前記ビットラインキャッピングパターン１４２ａ及び前記周辺ゲートキャッピングパターン１４２ｇを平坦化停止膜として用いる化学機械的研磨工程（ＣＭＰ）を用いることができる。
【０１３１】
前記第１領域Ｃにおいて、前記第１層間絶縁膜１５１、前記バッファ絶縁パターン１３６及び前記阻止膜１３３を貫通し、前記第２セル不純物領域１１８ｂを露出させるセルコンタクトホール１５４ａを形成することができる。前記セルコンタクトホール１５４ａを埋め込むセルコンタクト構造体１６０ａを形成することができる。
【０１３２】
前記第２領域Ｐにおいて、第１層間絶縁膜１５１を貫通し、前記周辺不純物領域１４８のうちの少なくとも一つを露出させる周辺コンタクトホール１５４ｂを形成することができる。前記周辺コンタクトホール１５４ｂを埋め込む周辺コンタクト構造体１６０ｂを形成することができる。前記セル及び周辺コンタクトホール１５４ａ、１５４ｂは同時に形成することができる。また、前記セル及び周辺コンタクト構造体１６０ａ、１６０ｂを同時に形成することができる。よって、前記セル及び周辺コンタクト構造体１６０ａ、１６０ｂは互いに同一導電性物質に形成することができる。
【０１３３】
図３、図１７Ａ及び図１７Ｂに示すように、前記中間領域Ｍにおいて、前記ビットラインキャッピングパターン１４２ａを貫通し、前記セルビットライン１３９ａの所定領域を露出させる接続ビアホール１６１を形成することができる。前記接続ビアホール１６１を埋め込む第３導電膜を形成し、前記第３導電膜をパターニングして、前記セルコンタクト構造体１６０ａをそれぞれ覆うバッファパターン１７５ａを形成すると共に、前記接続ビアホール１６１を覆いながら前記周辺コンタクト構造体１６０ｂを覆う第２導電性パターン１７５ｂを形成することができる。前記接続ビアホール１６１内の前記第３導電膜は接続構造体１７５ｐとして定義することができる。よって、前記第２導電性パターン１７５ｂは前記接続構造体１７５ｐを介して前記セルビットライン１３９ａと電気的に接続されると共に前記周辺コンタクト構造体１６０ｂを介して前記周辺トランジスタＰＴ２、すなわち前記周辺不純物領域１４８のうちの一つと電気的に接続される。
【０１３４】
他の実施形態において、前記接続構造体１７５ｐは前記セル及び周辺コンタクト構造体１６０ａ、１６０ｂと同時に形成することができる。
【０１３５】
他の実施形態において、前記バッファパターン１７５ａ及び前記第２導電性パターン１７５ｂはダマシン工程を用いて形成することができる。例えば、前記セル及び周辺コンタクト構造体１６０ａ、１６０ｂを有する基板上に第２層間絶縁膜１８４を形成し、前記第２層間絶縁膜１８４内に前記バッファパターン１７５ａ及び前記第２導電性パターン１７５ｂを形成するためのダマシン構造のホームを形成し、前記ホームを埋め込む導電性物質膜を形成し、前記導電性物質膜を平坦化することで、前記ホーム内に画定された前記バッファパターン１７５ａ及び前記第２導電性パターン１７５ｂを形成することができる。
【０１３６】
前記バッファパターン１７５ａ及び前記第２導電性パターン１７５ｂを覆うエッチング阻止膜１８７を形成することができる。続いて、前記バッファパターン１８４上に前記バッファパターン１８４と電気的に接続された情報保存要素１９７を形成することができる。前記情報保存要素１９７は揮発性メモリ素子または不揮発性メモリ素子の情報保存手段として用いることができる。
【０１３７】
次に、図１８Ａ、図１８Ｂ及び図１９を参照して本発明のさらに他の実施形態に対して説明する。
【０１３８】
図３、図１８Ａ及び図１８Ｂに示すように、図４Ａ及び図４Ｂのように、第１領域Ｃ、第２領域Ｐ及び中間領域Ｍを有する半導体基板２００を準備することができる。前記半導体基板２００に図４Ａ及び図４Ｂと同じ方法を用いて第１及び第２活性領域２０３ａ、２０３ｂを画定する素子分離領域２０３ｓを形成することができる。前記第１活性領域２０３ａ内に予備不純物領域を形成することができる。
【０１３９】
前記半導体基板２００上に順に積層された阻止膜２０６及びバッファ絶縁膜２０９を形成することができる。前記阻止膜２０６は前記素子分離領域２０３ｓに対してエッチング選択比を有する物質膜を含むことができる。前記バッファ絶縁膜２０９は絶縁性物質からなる単一層に形成することができる。その一方、前記バッファ絶縁膜２０９は互いに異なるエッチング比を有する、すなわち互いに異なる物質膜からなる多重層とすることができる。例えば、前記バッファ絶縁膜２０９はシリコン酸化膜などのような第１物質膜とポリシリコン膜またはシリコン窒化膜などのような第２物質膜を含むことができる。ここで、前記第２物質膜は前記第１物質膜上に形成されることができる。
【０１４０】
前記第１領域Ｃの半導体基板上の前記バッファ絶縁膜２０９をパターニングして前記第１活性領域２０３ａ及び前記素子分離領域２０３ｓの所定領域を露出させる開口部を形成し、前記開口部によって露出された前記第１活性領域２０３ａ及び前記素子分離領域２０３ｓをエッチングして図４Ａのようなゲートトレンチ２１５を形成することができる。前記ゲートトレンチ２１５によって、前記予備不純物領域は分離されて第１及び第２セル不純物領域２１８ａ、２１８ｂとして形成される。
【０１４１】
前記セルゲートトレンチ２１５内に図５Ａと同じ方法を用いてセルゲート誘電膜２２１及びセルゲートパターン２２４を順に形成することができる。よって、前記第１活性領域２０３ａにセルトランジスタＣＴ５、ＣＴ６を形成することができる。
【０１４２】
前記セルゲートトレンチ２１５の残り部分を埋め込み前記第１活性領域２０３ａの上部表面から突出した部分を有するセルゲートキャッピングパターン２２７を形成することができる。前記セルゲートキャッピングパターン２２７は、シリコン酸化膜、シリコン窒化膜及びシリコン酸窒化膜のうちの少なくとも一つを含むように形成することができる。
【０１４３】
一方、前記バッファ絶縁膜２０９が順に積層された第１物質膜及び第２物質膜を含む場合、前記第２物質膜は前記セルゲートキャッピングパターン２２７を形成する間に、または前記セルゲートキャッピングパターン２２７を形成した後に除去する。
【０１４４】
図３及び図１９に示すように、前記バッファ絶縁膜２０９をパターニングして前記第２領域Ｐの前記第２活性領域２０３を露出させ、前記第１領域Ｃ及び前記中間領域Ｍ上に残存するバッファ絶縁パターン２０９ａを形成することができる。続いて、前記第２領域Ｐの基板上に順に積層されたゲート誘電膜２１０及びゲート導電パターン２１１を形成することができる。
【０１４５】
前記ゲート誘電膜２１０及び前記ゲート導電パターン２１１は図６Ｂ及び図１４Ｂの前記第２活性領域３ｂ、１０３ｂ上に順に積層された誘電膜６、１０６及びゲート導電パターン９ａ、１０９ａにそれぞれ対応することができる。たとえ、図１９の実施形態においての前記バッファ絶縁パターン２０９ａ、前記ゲート誘電膜２１０及び前記ゲート導電パターン２１１を形成する方法が図６Ｂ及び図１４Ｂの実施形態においてのバッファ絶縁パターン３６、１３６、誘電膜６、１０６及びゲート導電パターン９ａ、１０９ａを形成する方法と多少相違するが、その結果物は類似することが分かる。よって、本実施形態においての前記バッファ絶縁パターン２０９ａ、前記ゲート誘電膜２１０及び前記ゲート導電パターン２１１を有する半導体基板上に、前記実施形態で説明した第１導電性パターン３９ａ、１３９ａ、第２導電性パターン１７５ｂ、情報保存要素９７、１９７などのような要素を形成することができる。
【０１４６】
図２０は本発明の実施形態に係る半導体素子を用いる製品を示す概略図である。図２０に示すように、前述の実施形態に係る半導体素子を利用する半導体チップ７１０が提供される。例えば、複数のチップ領域を有するバルク状態の半導体ウエハに対して、前述の実施形態に係る方法を利用して集積回路及び情報保存手段を形成することができる。このように、集積回路及び情報保存手段が形成された半導体ウエハの前記チップ領域を分離して複数の半導体チップ７１０を形成することができる。このような半導体チップ７１０はパッケージ形態で形成することができる。前記半導体チップ７１０は電子製品７２０に採用されることができる。前記半導体チップ７１０は電子製品７２０で情報保存媒体の役割をすることができる。例えば、前記半導体チップ７１０は、デジタルＴＶ、コンピュータ、デジタルカメラ、通信機器、電子辞典、携帯メモリ装置などのように情報保存媒体を要する電子製品７２０に部品として用いられる。例えば、パッケージングされた半導体チップ７１０はボードまたはメモリモジュールに設置されて電子製品７２０を構成する部品として採用される。
【図面の簡単な説明】
【０１４７】
【図１】本発明の一実施形態に係る半導体素子を示す断面図である。
【図２】本発明の他の実施形態に係る半導体素子を示す断面図である。
【図３】本発明の実施形態に係る半導体素子を示す平面図である。
【図４Ａ】本発明のさらに他の実施形態に係る半導体素子の製造方法を示す断面図である。
【図４Ｂ】本発明のさらに他の実施形態に係る半導体素子の製造方法を示す断面図である。
【図５Ａ】本発明のさらに他の実施形態に係る半導体素子の製造方法を示す断面図である。
【図５Ｂ】本発明のさらに他の実施形態に係る半導体素子の製造方法を示す断面図である。
【図６Ａ】本発明のさらに他の実施形態に係る半導体素子の製造方法を示す断面図である。
【図６Ｂ】本発明のさらに他の実施形態に係る半導体素子の製造方法を示す断面図である。
【図７Ａ】本発明のさらに他の実施形態に係る半導体素子の製造方法を示す断面図である。
【図７Ｂ】本発明のさらに他の実施形態に係る半導体素子の製造方法を示す断面図である。
【図８Ａ】本発明のさらに他の実施形態に係る半導体素子の製造方法を示す断面図である。
【図８Ｂ】本発明のさらに他の実施形態に係る半導体素子の製造方法を示す断面図である。
【図９Ａ】本発明のさらに他の実施形態に係る半導体素子の製造方法を示す断面図である。
【図９Ｂ】本発明のさらに他の実施形態に係る半導体素子の製造方法を示す断面図である。
【図１０Ａ】本発明のさらに他の実施形態に係る半導体素子の製造方法を示す断面図である。
【図１０Ｂ】本発明のさらに他の実施形態に係る半導体素子の製造方法を示す断面図である。
【図１１Ａ】本発明のさらに他の実施形態に係る半導体素子の製造方法を示す断面図である。
【図１１Ｂ】本発明のさらに他の実施形態に係る半導体素子の製造方法を示す断面図である。
【図１２Ａ】本発明のさらに他の実施形態に係る半導体素子の製造方法を示す断面図である。
【図１２Ｂ】本発明のさらに他の実施形態に係る半導体素子の製造方法を示す断面図である。
【図１３Ａ】本発明のさらに他の実施形態に係る半導体素子の製造方法を示す断面図である。
【図１３Ｂ】本発明のさらに他の実施形態に係る半導体素子の製造方法を示す断面図である。
【図１４Ａ】本発明のさらに他の実施形態に係る半導体素子の製造方法を示す断面図である。
【図１４Ｂ】本発明のさらに他の実施形態に係る半導体素子の製造方法を示す断面図である。
【図１５Ａ】本発明のさらに他の実施形態に係る半導体素子の製造方法を示す断面図である。
【図１５Ｂ】本発明のさらに他の実施形態に係る半導体素子の製造方法を示す断面図である。
【図１６Ａ】本発明のさらに他の実施形態に係る半導体素子の製造方法を示す断面図である。
【図１６Ｂ】本発明のさらに他の実施形態に係る半導体素子の製造方法を示す断面図である。
【図１７Ａ】本発明のさらに他の実施形態に係る半導体素子の製造方法を示す断面図である。
【図１７Ｂ】本発明のさらに他の実施形態に係る半導体素子の製造方法を示す断面図である。
【図１８Ａ】本発明のさらに他の実施形態に係る半導体素子の製造方法を示す断面図である。
【図１８Ｂ】本発明のさらに他の実施形態に係る半導体素子の製造方法を示す断面図である。
【図１９】本発明のさらに他の実施形態に係る半導体素子の製造方法を示す断面図である。
【図２０】本発明の実施形態に係る半導体チップ及び電子製品を示す概略図である。
【符号の説明】
【０１４８】
１、１００、２００、５００、６００ 半導体基板
３ａ、１０３ａ、２０３ａ、５０３ａ 第１活性領域
３ｂ、１０３ｂ、２０３ｂ、５０３ｂ 第２活性領域
３ｓ、１０３ｓ、２０３ｓ、５０３ｓ 素子分離領域
ＡＴ１、ＤＴ１ 第１トランジスタ
ＡＴ２、ＤＴ２ 第２トランジスタ
ＣＴ１、ＣＴ２、ＣＴ３、ＣＴ４ セルトランジスタ
ＰＴ１、ＰＴ２ 周辺トランジスタ
２４、１２４、２２４、５２４、６２４ 第１ゲートパターン
１５、１１５、２１５、５１５、６１５ ゲートトレンチ
４０、１４０、５４０、６４０ 第２ゲートパターン
９ｇ、１０９ｇ、５０９ｇ、６０９ｇ 下部ゲート電極
３９ｇ、１３９ｇ、５３９ｇ、６３９ｇ 上部ゲート電極
３６、１３６、５３６、６３６ バッファ絶縁パターン
３９ａ、１３９ａ、５３９ａ、６３９ａ 第１導電性パターン
３８ｐ、１３８ｐ、５３８ｐ、６３８ｐ 第１コンタクト構造体
５１、１５１、５５１、６５１ 第１層間絶縁膜
６０、１６０ａ、５６０、６６０ セルコンタクト構造体
７２ｂ、１６０ｂ、５７２ｂ、６７２ｂ 第２コンタクト構造体
７５、１７５ｂ、５７５、６７５ａ 第２導電性パターン
１７５ａ、６７５ｂ 導電性バッファパターン
７５ａ、１７５ｐ、５７２ａ、６７２ａ 接続構造体
９７、１９７、５９７、６９７ 情報保存要素
【特許請求の範囲】
【請求項１】
第１及び第２活性領域を有する半導体基板と、
前記半導体基板の前記第１活性領域に形成されて、第１不純物領域及び第１ゲートパターンを含む第１トランジスタと、
前記半導体基板の前記第２活性領域に形成されて、第２不純物領域及び第２ゲートパターンを含む第２トランジスタと、
前記第１トランジスタ上の第１導電性パターンと、を含み、
前記第１導電性パターンの少なくとも一部と前記第２ゲートパターンの少なくとも一部は前記半導体基板の上部表面から同一距離に配置されることを特徴とする半導体素子。
【請求項２】
前記第１トランジスタは、
前記第１活性領域を横切るゲートトレンチ内に提供された導電性の前記第１ゲートパターンと、
前記第１ゲートパターン両側の前記第１活性領域内の前記第１不純物領域と、
前記第１ゲートパターンと前記ゲートトレンチとの間の第１ゲート誘電膜と、
を含むことを特徴とする請求項１に記載の半導体素子。
【請求項３】
前記第１ゲートパターンと共に前記ゲートトレンチを埋め込む絶縁性の第１ゲートキャッピングパターンをさらに含み、前記第１ゲートキャッピングパターンは前記第１活性領域の前記半導体基板の上部表面よりもさらに高く突出した部分を有することを特徴とする請求項２に記載の半導体素子。
【請求項４】
前記第１不純物領域のうちの一つと前記第１導電性パターンを電気的に接続する第１コンタクト構造体をさらに含むことを特徴とする請求項１に記載の半導体素子。
【請求項５】
前記第２トランジスタは、
前記第２活性領域を横切る前記第２ゲートパターンと、
前記第２ゲートパターンと前記活性領域との間の第２ゲート誘電膜と、
前記第２ゲートパターン両側の前記第２活性領域内の前記第２不純物領域と、を含み、
前記第２ゲートパターンは順に積層された第１ゲート電極及び第２ゲート電極を含み、前記第２ゲート電極は前記半導体基板の上部表面上において前記第１導電性パターンと実質的に同一高さに位置することを特徴とする請求項１に記載の半導体素子。
【請求項６】
前記第１不純物領域のうちの一つと電気的に接続されたセルコンタクト構造体と、
前記セルコンタクト構造体上の情報保存要素と、
をさらに含むことを特徴とする請求項１に記載の半導体素子。
【請求項７】
前記情報保存要素は、前記第１導電性パターンよりも高いレベルに位置することを特徴とする請求項６に記載の半導体素子。
【請求項８】
前記セルコンタクト構造体と前記情報保存要素との間の導電性バッファパターンをさらに含むことを特徴とする請求項６に記載の半導体素子。
【請求項９】
前記情報保存要素は、揮発性メモリ素子の情報保存物質膜及び不揮発性メモリ素子の情報保存物質膜のうちの一つを含むことを特徴とする請求項６に記載の半導体素子。
【請求項１０】
前記第１導電性パターンよりも高いレベルに位置する第２導電性パターンと、
前記第２不純物領域のうちの一つと前記第２導電性パターンを電気的に接続する第２コンタクト構造体と、
をさらに含むことを特徴とする請求項６に記載の半導体素子。
【請求項１１】
前記セルコンタクト構造体及び前記第２コンタクト構造体は、互いに異なるレベルに位置する上部面を有することを特徴とする請求項１０に記載の半導体素子。
【請求項１２】
前記セルコンタクト構造体及び前記第２コンタクト構造体は互いに同一レベルに位置する上部面を有することを特徴とする請求項１０に記載の半導体素子。
【請求項１３】
前記第１及び第２導電性パターンを電気的に接続する接続構造体をさらに含むことを特徴とする請求項１０に記載の半導体素子。
【請求項１４】
半導体チップを含む電子製品において、
前記半導体チップは、
セルアレイ領域及び周辺回路領域を有する半導体基板と、
前記セルアレイ領域の半導体基板に形成されて、第１不純物領域及び第１ゲートパターンを含むセルトランジスタと、
前記周辺回路領域の半導体基板上に形成されて、第２不純物領域及び前記第２不純物領域との間の基板上に順に積層された第１周辺ゲート電極及び第２周辺ゲート電極を含む周辺トランジスタと、
前記セルアレイ領域の前記セルトランジスタ上にセルビットラインと、を形成することを含み、前記セルビットラインの少なくとも一部と前記第２周辺ゲート電極の少なくとも一部は前記半導体基板の上部表面から同一距離に配置されたことを特徴とする電子製品。
【請求項１５】
第１及び第２活性領域を有する半導体基板を準備する工程と、
前記第１活性領域に第１トランジスタを形成し、前記第１トランジスタは第１ゲートパターン及び第１不純物領域を含む工程と、
前記第２活性領域に第２トランジスタを形成し、前記第２トランジスタは第２ゲートパターン及び第２不純物領域を含む工程と、
前記第１トランジスタ上に第１導電性パターンを形成する工程を、を含み、
前記第１導電性パターンの少なくとも一部と前記第２ゲートパターンの少なくとも一部は前記半導体基板の上部表面から同一距離に配置されていることを特徴とする半導体素子の製造方法。
【請求項１６】
前記第１及び第２トランジスタ、及び前記第１導電性パターンを形成する工程は、
前記第１活性領域内に前記第１不純物領域を形成する工程と、
前記第１活性領域を横切るゲートトレンチを形成する工程と、
前記ゲートトレンチの少なくとも一部を埋め込む前記第１ゲートパターンを形成する工程と、
前記第２活性領域上にゲート導電パターンを形成する工程と、
前記第１活性領域上にバッファ絶縁パターンを形成する工程と、
前記バッファ絶縁パターン及び前記ゲート導電パターンを覆う第１導電膜を形成する工程と、
前記バッファ絶縁パターン上の前記第１導電膜、及び前記第２活性領域上に順に積層された前記ゲート導電パターン及び前記第１導電膜をパターニングし、前記バッファ絶縁パターン上に前記第１導電性パターンを形成すると共に前記第２活性領域上に順に積層された第１ゲート電極及び第２ゲート電極を形成する工程と、
を含むことを特徴とする請求項１５に記載の半導体素子の製造方法。
【請求項１７】
前記第１ゲートパターンを形成した後に、
前記第１ゲートパターン上に前記第１ゲートパターンと共に前記ゲートトレンチを埋め込む第１ゲートキャッピングパターンを形成する工程をさらに含み、前記第１ゲートキャッピングパターンは前記第１活性領域の前記半導体基板の上部表面よりもさらに高く突出した部分を有することを特徴とする請求項１６に記載の半導体素子の製造方法。
【請求項１８】
前記バッファ絶縁パターンは、前記ゲート導電パターンを形成した後に形成することを特徴とする請求項１６に記載の半導体素子の製造方法。
【請求項１９】
前記ゲート導電パターンは、前記バッファ絶縁パターンを形成した後に形成することを特徴とする請求項１６に記載の半導体素子の製造方法。
【請求項２０】
前記第１導電性パターンを形成する前に、
前記バッファ絶縁パターンを貫通し、前記第１不純物領域のうちの一つと電気的に接続される第１コンタクト構造体を形成する工程をさらに含み、前記第１コンタクト構造体は前記第１導電性パターンと電気的に接続されたことを特徴とする請求項１６に記載の半導体素子の製造方法。
【請求項２１】
前記第１導電性パターンを有する基板上に第１層間絶縁膜を形成する工程と、
前記第１層間絶縁膜を貫通し、前記第１不純物領域のうちのいずれか一つと電気的に接続されたセルコンタクト構造体を形成する工程と、
前記セルコンタクト構造体上に情報保存要素を形成する工程と、
をさらに含むことを特徴とする請求項１５に記載の半導体素子の製造方法。
【請求項２２】
前記セルコンタクト構造体を形成する間に、前記第１層間絶縁膜を貫通し、前記第２不純物領域のうちのいずれか一つと電気的に接続された周辺コンタクト構造体を形成する工程と、
前記第１層間絶縁膜上に前記周辺コンタクト構造体と電気的に接続された第２導電性パターンを形成する工程と、
をさらに含むことを特徴とする請求項２１に記載の半導体素子の製造方法。
【請求項２３】
前記第２導電性パターンを形成する間に、前記第１層間絶縁膜上に前記セルコンタクト構造体と電気的に接続されたバッファパターンを形成する工程をさらに含むことを特徴とする請求項２２に記載の半導体素子の製造方法。
【請求項２４】
前記第１層間絶縁膜上に第２層間絶縁膜を形成する工程と、
前記第１及び第２層間絶縁膜を貫通し、前記第２不純物領域のうちの一つと電気的に接続された第２コンタクト構造体を形成する工程と、
前記第２層間絶縁膜上に第２導電性パターンを形成する工程と、
をさらに含むことを特徴とする請求項２１に記載の半導体素子の製造方法。
【請求項２５】
前記第１導電性パターンは、前記第２ゲートパターンを形成する間に形成することを特徴とする請求項１５に記載の半導体素子の製造方法。
【請求項２６】
第１及び第２領域を有する半導体基板を準備する工程と、
前記第１領域の半導体基板上に絶縁性パターンを形成する工程と、
前記第２領域の半導体基板上に導電性パターンを形成する工程と、
前記導電性パターン及び前記絶縁性パターンを覆う導電膜を形成する工程と、
前記導電膜及び前記導電性パターンをパターニングして、前記絶縁性パターン上に配線を形成する工程と共に、前記第２領域の半導体基板上に順に積層された第１ゲート電極及び第２ゲート電極を形成する工程を含むことを特徴とする半導体素子の製造方法。
【請求項１】
第１及び第２活性領域を有する半導体基板と、
前記半導体基板の前記第１活性領域に形成されて、第１不純物領域及び第１ゲートパターンを含む第１トランジスタと、
前記半導体基板の前記第２活性領域に形成されて、第２不純物領域及び第２ゲートパターンを含む第２トランジスタと、
前記第１トランジスタ上の第１導電性パターンと、を含み、
前記第１導電性パターンの少なくとも一部と前記第２ゲートパターンの少なくとも一部は前記半導体基板の上部表面から同一距離に配置されることを特徴とする半導体素子。
【請求項２】
前記第１トランジスタは、
前記第１活性領域を横切るゲートトレンチ内に提供された導電性の前記第１ゲートパターンと、
前記第１ゲートパターン両側の前記第１活性領域内の前記第１不純物領域と、
前記第１ゲートパターンと前記ゲートトレンチとの間の第１ゲート誘電膜と、
を含むことを特徴とする請求項１に記載の半導体素子。
【請求項３】
前記第１ゲートパターンと共に前記ゲートトレンチを埋め込む絶縁性の第１ゲートキャッピングパターンをさらに含み、前記第１ゲートキャッピングパターンは前記第１活性領域の前記半導体基板の上部表面よりもさらに高く突出した部分を有することを特徴とする請求項２に記載の半導体素子。
【請求項４】
前記第１不純物領域のうちの一つと前記第１導電性パターンを電気的に接続する第１コンタクト構造体をさらに含むことを特徴とする請求項１に記載の半導体素子。
【請求項５】
前記第２トランジスタは、
前記第２活性領域を横切る前記第２ゲートパターンと、
前記第２ゲートパターンと前記活性領域との間の第２ゲート誘電膜と、
前記第２ゲートパターン両側の前記第２活性領域内の前記第２不純物領域と、を含み、
前記第２ゲートパターンは順に積層された第１ゲート電極及び第２ゲート電極を含み、前記第２ゲート電極は前記半導体基板の上部表面上において前記第１導電性パターンと実質的に同一高さに位置することを特徴とする請求項１に記載の半導体素子。
【請求項６】
前記第１不純物領域のうちの一つと電気的に接続されたセルコンタクト構造体と、
前記セルコンタクト構造体上の情報保存要素と、
をさらに含むことを特徴とする請求項１に記載の半導体素子。
【請求項７】
前記情報保存要素は、前記第１導電性パターンよりも高いレベルに位置することを特徴とする請求項６に記載の半導体素子。
【請求項８】
前記セルコンタクト構造体と前記情報保存要素との間の導電性バッファパターンをさらに含むことを特徴とする請求項６に記載の半導体素子。
【請求項９】
前記情報保存要素は、揮発性メモリ素子の情報保存物質膜及び不揮発性メモリ素子の情報保存物質膜のうちの一つを含むことを特徴とする請求項６に記載の半導体素子。
【請求項１０】
前記第１導電性パターンよりも高いレベルに位置する第２導電性パターンと、
前記第２不純物領域のうちの一つと前記第２導電性パターンを電気的に接続する第２コンタクト構造体と、
をさらに含むことを特徴とする請求項６に記載の半導体素子。
【請求項１１】
前記セルコンタクト構造体及び前記第２コンタクト構造体は、互いに異なるレベルに位置する上部面を有することを特徴とする請求項１０に記載の半導体素子。
【請求項１２】
前記セルコンタクト構造体及び前記第２コンタクト構造体は互いに同一レベルに位置する上部面を有することを特徴とする請求項１０に記載の半導体素子。
【請求項１３】
前記第１及び第２導電性パターンを電気的に接続する接続構造体をさらに含むことを特徴とする請求項１０に記載の半導体素子。
【請求項１４】
半導体チップを含む電子製品において、
前記半導体チップは、
セルアレイ領域及び周辺回路領域を有する半導体基板と、
前記セルアレイ領域の半導体基板に形成されて、第１不純物領域及び第１ゲートパターンを含むセルトランジスタと、
前記周辺回路領域の半導体基板上に形成されて、第２不純物領域及び前記第２不純物領域との間の基板上に順に積層された第１周辺ゲート電極及び第２周辺ゲート電極を含む周辺トランジスタと、
前記セルアレイ領域の前記セルトランジスタ上にセルビットラインと、を形成することを含み、前記セルビットラインの少なくとも一部と前記第２周辺ゲート電極の少なくとも一部は前記半導体基板の上部表面から同一距離に配置されたことを特徴とする電子製品。
【請求項１５】
第１及び第２活性領域を有する半導体基板を準備する工程と、
前記第１活性領域に第１トランジスタを形成し、前記第１トランジスタは第１ゲートパターン及び第１不純物領域を含む工程と、
前記第２活性領域に第２トランジスタを形成し、前記第２トランジスタは第２ゲートパターン及び第２不純物領域を含む工程と、
前記第１トランジスタ上に第１導電性パターンを形成する工程を、を含み、
前記第１導電性パターンの少なくとも一部と前記第２ゲートパターンの少なくとも一部は前記半導体基板の上部表面から同一距離に配置されていることを特徴とする半導体素子の製造方法。
【請求項１６】
前記第１及び第２トランジスタ、及び前記第１導電性パターンを形成する工程は、
前記第１活性領域内に前記第１不純物領域を形成する工程と、
前記第１活性領域を横切るゲートトレンチを形成する工程と、
前記ゲートトレンチの少なくとも一部を埋め込む前記第１ゲートパターンを形成する工程と、
前記第２活性領域上にゲート導電パターンを形成する工程と、
前記第１活性領域上にバッファ絶縁パターンを形成する工程と、
前記バッファ絶縁パターン及び前記ゲート導電パターンを覆う第１導電膜を形成する工程と、
前記バッファ絶縁パターン上の前記第１導電膜、及び前記第２活性領域上に順に積層された前記ゲート導電パターン及び前記第１導電膜をパターニングし、前記バッファ絶縁パターン上に前記第１導電性パターンを形成すると共に前記第２活性領域上に順に積層された第１ゲート電極及び第２ゲート電極を形成する工程と、
を含むことを特徴とする請求項１５に記載の半導体素子の製造方法。
【請求項１７】
前記第１ゲートパターンを形成した後に、
前記第１ゲートパターン上に前記第１ゲートパターンと共に前記ゲートトレンチを埋め込む第１ゲートキャッピングパターンを形成する工程をさらに含み、前記第１ゲートキャッピングパターンは前記第１活性領域の前記半導体基板の上部表面よりもさらに高く突出した部分を有することを特徴とする請求項１６に記載の半導体素子の製造方法。
【請求項１８】
前記バッファ絶縁パターンは、前記ゲート導電パターンを形成した後に形成することを特徴とする請求項１６に記載の半導体素子の製造方法。
【請求項１９】
前記ゲート導電パターンは、前記バッファ絶縁パターンを形成した後に形成することを特徴とする請求項１６に記載の半導体素子の製造方法。
【請求項２０】
前記第１導電性パターンを形成する前に、
前記バッファ絶縁パターンを貫通し、前記第１不純物領域のうちの一つと電気的に接続される第１コンタクト構造体を形成する工程をさらに含み、前記第１コンタクト構造体は前記第１導電性パターンと電気的に接続されたことを特徴とする請求項１６に記載の半導体素子の製造方法。
【請求項２１】
前記第１導電性パターンを有する基板上に第１層間絶縁膜を形成する工程と、
前記第１層間絶縁膜を貫通し、前記第１不純物領域のうちのいずれか一つと電気的に接続されたセルコンタクト構造体を形成する工程と、
前記セルコンタクト構造体上に情報保存要素を形成する工程と、
をさらに含むことを特徴とする請求項１５に記載の半導体素子の製造方法。
【請求項２２】
前記セルコンタクト構造体を形成する間に、前記第１層間絶縁膜を貫通し、前記第２不純物領域のうちのいずれか一つと電気的に接続された周辺コンタクト構造体を形成する工程と、
前記第１層間絶縁膜上に前記周辺コンタクト構造体と電気的に接続された第２導電性パターンを形成する工程と、
をさらに含むことを特徴とする請求項２１に記載の半導体素子の製造方法。
【請求項２３】
前記第２導電性パターンを形成する間に、前記第１層間絶縁膜上に前記セルコンタクト構造体と電気的に接続されたバッファパターンを形成する工程をさらに含むことを特徴とする請求項２２に記載の半導体素子の製造方法。
【請求項２４】
前記第１層間絶縁膜上に第２層間絶縁膜を形成する工程と、
前記第１及び第２層間絶縁膜を貫通し、前記第２不純物領域のうちの一つと電気的に接続された第２コンタクト構造体を形成する工程と、
前記第２層間絶縁膜上に第２導電性パターンを形成する工程と、
をさらに含むことを特徴とする請求項２１に記載の半導体素子の製造方法。
【請求項２５】
前記第１導電性パターンは、前記第２ゲートパターンを形成する間に形成することを特徴とする請求項１５に記載の半導体素子の製造方法。
【請求項２６】
第１及び第２領域を有する半導体基板を準備する工程と、
前記第１領域の半導体基板上に絶縁性パターンを形成する工程と、
前記第２領域の半導体基板上に導電性パターンを形成する工程と、
前記導電性パターン及び前記絶縁性パターンを覆う導電膜を形成する工程と、
前記導電膜及び前記導電性パターンをパターニングして、前記絶縁性パターン上に配線を形成する工程と共に、前記第２領域の半導体基板上に順に積層された第１ゲート電極及び第２ゲート電極を形成する工程を含むことを特徴とする半導体素子の製造方法。
【図１】
【図２】
【図３】
【図４Ａ】
【図４Ｂ】
【図５Ａ】
【図５Ｂ】
【図６Ａ】
【図６Ｂ】
【図７Ａ】
【図７Ｂ】
【図８Ａ】
【図８Ｂ】
【図９Ａ】
【図９Ｂ】
【図１０Ａ】
【図１０Ｂ】
【図１１Ａ】
【図１１Ｂ】
【図１２Ａ】
【図１２Ｂ】
【図１３Ａ】
【図１３Ｂ】
【図１４Ａ】
【図１４Ｂ】
【図１５Ａ】
【図１５Ｂ】
【図１６Ａ】
【図１６Ｂ】
【図１７Ａ】
【図１７Ｂ】
【図１８Ａ】
【図１８Ｂ】
【図１９】
【図２０】
【図２】
【図３】
【図４Ａ】
【図４Ｂ】
【図５Ａ】
【図５Ｂ】
【図６Ａ】
【図６Ｂ】
【図７Ａ】
【図７Ｂ】
【図８Ａ】
【図８Ｂ】
【図９Ａ】
【図９Ｂ】
【図１０Ａ】
【図１０Ｂ】
【図１１Ａ】
【図１１Ｂ】
【図１２Ａ】
【図１２Ｂ】
【図１３Ａ】
【図１３Ｂ】
【図１４Ａ】
【図１４Ｂ】
【図１５Ａ】
【図１５Ｂ】
【図１６Ａ】
【図１６Ｂ】
【図１７Ａ】
【図１７Ｂ】
【図１８Ａ】
【図１８Ｂ】
【図１９】
【図２０】
【公開番号】特開２００９−７６９１２（Ｐ２００９−７６９１２Ａ）
【公開日】平成２１年４月９日（２００９．４．９）
【国際特許分類】
【出願番号】特願２００８−２３９７７８（Ｐ２００８−２３９７７８）
【出願日】平成２０年９月１８日（２００８．９．１８）
【出願人】（３９００１９８３９）三星電子株式会社 (8,520)
【氏名又は名称原語表記】ＳＡＭＳＵＮＧ ＥＬＥＣＴＲＯＮＩＣＳ ＣＯ．，ＬＴＤ．
【住所又は居所原語表記】４１６，Ｍａｅｔａｎ−ｄｏｎｇ，Ｙｅｏｎｇｔｏｎｇ−ｇｕ，Ｓｕｗｏｎ−ｓｉ，Ｇｙｅｏｎｇｇｉ−ｄｏ ４４２−７４２（ＫＲ）
【Ｆターム（参考）】
【公開日】平成２１年４月９日（２００９．４．９）
【国際特許分類】
【出願日】平成２０年９月１８日（２００８．９．１８）
【出願人】（３９００１９８３９）三星電子株式会社 (8,520)
【氏名又は名称原語表記】ＳＡＭＳＵＮＧ ＥＬＥＣＴＲＯＮＩＣＳ ＣＯ．，ＬＴＤ．
【住所又は居所原語表記】４１６，Ｍａｅｔａｎ−ｄｏｎｇ，Ｙｅｏｎｇｔｏｎｇ−ｇｕ，Ｓｕｗｏｎ−ｓｉ，Ｇｙｅｏｎｇｇｉ−ｄｏ ４４２−７４２（ＫＲ）
【Ｆターム（参考）】
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