【課題】本発明は、コンタクトプラグと埋め込み型のゲート電極との間に配置される絶縁膜の厚さを十分に確保可能な半導体装置及びその製造方法を提供することを課題とする。
【解決手段】ゲート絶縁膜１６を介して、半導体基板１１に形成された凹部１４の凹部１４の一部を埋め込むゲート電極４１と、ゲート電極４１の上端面４１ａを覆うように凹部１４内を埋め込む絶縁膜１８と、凹部１４の一方の側面１４ａ側に位置する半導体基板１１の主面１１ａに形成された不純物拡散領域４３と、不純物拡散領域４３の上面４３ａを覆うシリコン層２１と、半導体基板１１の主面１１ａに形成された第１及び第２の層間絶縁膜２３，３１に内設され、シリコン層２１の上面２１ａと接触し、かつ下端３４ｂがシリコン層２１の上面２１ａと絶縁膜１８の上面１８ａとの間に配置されたコンタクトプラグ３４と、を備える。 （もっと読む）

【課題】簡便な方法でキャパシタ容量の増大を図り、また、キャパシタと同層に形成されるコンタクトプラグの製造を容易とする。
【解決手段】メモリセル部の層間絶縁膜（１０，２０）にバリア膜とメタル膜の二層構造のコンタクトプラグをいったん形成し、その上に層間絶縁膜（２１，２２）を積層し、コンタクトプラグ上面を露出する開口を形成し、メタル膜を選択的に除去した後、残存するバリア膜と一体となったキャパシタの下部電極を形成する。周辺回路部では、上層配線３１と下層配線６Ｂとを接続するコンタクトプラグを２段（４１、４２）とする。 （もっと読む）

【課題】微細化を行った場合であっても、下部電極の倒壊を防止して静電容量の大きいキャパシタ素子を容易に形成する。
【解決手段】半導体装置は、下部電極、容量絶縁膜、及び上部電極を有するキャパシタを複数、備える。各キャパシタの下部電極は、底部及び筒状の側壁部を有する。各下部電極の側壁部における底部側の端部の外壁側面上には、第１の支持部が設けられている。また、各下部電極の側壁部の第1の支持部で覆われていない外壁側面の少なくとも一部に接するように第２の支持部が設けられている。 （もっと読む）

【課題】本発明はコンタクト開口をエッチングにより形成する際の、埋込絶縁膜のエッチングを防ぐことが可能な半導体装置の構造の提供を目的とする。
【解決手段】本発明の半導体装置１は、半導体基板５と、前記半導体基板５の一面に形成されたトレンチ７内にゲート絶縁膜７Ａを介して形成された埋込ワード線９と、前記トレンチ７内の前記埋込ワード線９上に順次積層された第一のライナー膜１０、第一の埋込絶縁膜１１、第二のライナー膜１０ａおよび第二の埋込絶縁膜１１ａからなる絶縁層２０と、を具備してなることを特徴とする。 （もっと読む）

【課題】ボーイング形状に形成される深孔をストレート形状にする。
【解決手段】シリコン窒化膜４上に、不純物ドープした第１のシリコン酸化膜５と、不純物非ドープの第２のシリコン酸化膜６の積層構造の層間絶縁膜に、ドライエッチングによりボーイング形状の第１のホール８を形成し、熱リン酸を用いたウエットエッチングによりシリコン窒化膜４と第１のシリコン酸化膜５とを後退させてボーイング部の下部を拡幅した第２のホール９を形成する。 （もっと読む）

【課題】半導体装置の製造工程において、十分にゲッタリング効果を得ることができる半導体基板を提供する。
【解決手段】半導体からなる基板本体８と、前記基板本体８上に形成されたリンを含有したシリコン酸化膜からなる絶縁層６と、該絶縁層６上に設けられた半導体層７と、を備えることを特徴とする半導体基板３を提供する。また、半導体からなる基板本体８と、前記基板本体８上に形成されたリンを含有したシリコン酸化膜からなる絶縁層６と、該絶縁層６上に設けられた半導体層７を備える半導体基板３と、前記半導体層７上に設けられたゲート絶縁膜と、前記ゲート絶縁膜上に設けられたゲート電極と、前記半導体層７内であって、前記ゲート電極に対して自己整合となる位置に設けられた不純物拡散領域と、を有することを特徴とする半導体装置を提供する。 （もっと読む）

【課題】チャネル領域を従来よりも拡大することが可能な半導体装置を提供する。
【解決手段】埋め込みゲート用の溝部９，１０のうち、活性領域６に形成される第１の溝部９よりも素子分離領域５に形成される第２の溝部１０の深さを深くすることによって、第２の溝部１０の底面の間から活性領域６の一部が突き出した第１のフィン部１２ａと、埋め込みゲート用の溝部９，１０の少なくとも上面開口部よりも下部側において、第１の溝部９よりも第２の溝部１０の第１の方向における幅を大きくすることによって、第２の溝部１０の両側面の間から第１のフィン部１２ａに連続して活性領域６の一部が突き出した一対の第２のフィン部と１２ｂとを形成する。 （もっと読む）

【課題】本発明ではフォトリソグラフィー技術解像限界付近のパターン形成を安定して形成すると共に、コンタクトプラグなどの構造物における目合わせずれや接触面積の縮小による接触電気抵抗の増大や接続不良を解決する。
【解決手段】半導体基板上に形成された絶縁材料層１００に、第１の方向に延在し、底部の幅Ｗ１より上部の幅Ｗ２が広い第１の溝１０１を形成する工程と、第１の溝１０１内に、溝の上端より低い位置まで埋め込み層１０２を形成する工程と、埋め込み層１０２上に露出している第１の溝１０１の側壁を覆うサイドウォール１０３を形成する工程と、サイドウォール１０３をマスクとして埋め込み層１０２をエッチングして第１の方向に分離する工程と、
を含むことを特徴とする。 （もっと読む）

【課題】本発明は、不純物拡散層と半導体基板との間に形成される空乏層中におけるＧＩＤＬを抑制することのできる半導体装置を提供することを課題とする。
【解決手段】半導体基板１１の表面１１ａが部分的にエッチングされて形成された第２の溝３２と、少なくとも第２の溝３２の側面３２ａを覆うゲート絶縁膜３８と、ゲート絶縁膜３８を介して、第２の溝３２の側面３２ａに形成され、その上端面４５ａが半導体基板１１の表面１１ａより低い位置にあってゲート電極３９となる第１の導電膜４５と、第１の導電膜４５に形成され、その上端面４６ａが第１の導電膜４５の上端面４５ｂよりも高く、かつ半導体基板１１の表面１１ａより低い位置にあってゲート電極３９となる第２の導電膜４６と、第１の導電膜４５の上端面４５ｂ、及び第１の導電膜４５の上端面４５ｂから突出した第２の導電膜４６を覆うように、第２の溝３２内に設けられた第２の絶縁膜と、を有する。 （もっと読む）

【課題】簡易な追加工程を設けることで、基板のベベル部から膜が剥離することを抑制する。半導体装置の製造歩留まりの低下を抑制すると共に、製造コストの増加を抑制する。
【解決手段】半導体基板上の全面に、１以上の膜を有する構造を形成した後、膜構造上にパターンを有する第１のマスクを形成する。ベベル部上の第１のマスクを覆うように第２のマスクを形成する。第１のマスク及び第２のマスクを用いて、膜構造をエッチングした後、残留した第１のマスク及び第２のマスクを除去する。 （もっと読む）

【課題】比誘電率が高く、リーク耐圧に優れた容量絶縁膜を用いたキャパシタを提供する。
【解決手段】下部電極１と、下部電極１上の容量絶縁膜２と、容量絶縁膜２上の上部電極３とを備えるキャパシタにおいて、容量絶縁膜２として、ＴｉＯ_２膜にＺｒ又はＡｌが（Ｚｒ又はＡｌ）／（（Ｚｒ又はＡｌ）＋Ｔｉ）で表される原子数比で４０％以下の濃度で均等に分布して添加された膜を使用する。 （もっと読む）

【課題】接合リーク電流が低減されるとともに、セル容量への書き込み・読み出しに十分な電流駆動能力を確保することが可能な半導体装置及びその製造方法を提供する。
【解決手段】半導体基板１に形成された複数の埋め込みゲート型ＭＯＳトランジスタ２を有し、半導体基板１には素子分離領域と活性領域とが形成されており、ゲートトレンチの内部に形成され、少なくとも一部がワード線として設けられるとともに、その他の残部が、活性領域を複数の素子領域に分離する素子分離として設けられる埋め込みゲート電極３１Ａ、３１Ｂと、ソース・ドレイン拡散層１５、４５とが備えられ、埋め込みゲート電極３１Ａ、３１Ｂは、上部電極３１ａと下部電極３１ｂとの積層構造とされ、且つ、半導体基板１の上面側のソース・ドレイン拡散層１５、４５側に配置される上部電極３１ａが、下部電極３１ｂに比べて、仕事関数の低いゲート材料からなる。 （もっと読む）

【課題】リーク電流の低減と静電容量の増加の両立を実現するキャパシタ素子とキャパシタ素子の製造方法および半導体装置を提供する。
【解決手段】本発明のキャパシタ素子は、少なくとも上面が第一の窒化金属からなる第一電極と、酸化ジルコニウム膜からなる容量絶縁膜と、ボロン、アルミニウム、ガリウムのいずれかが不純物としてドープされた酸化亜鉛膜からなる第一のバリア膜と、少なくとも下面が第二の窒化金属からなる第二電極と、がこの順で積層されてなることを特徴とする。 （もっと読む）

【課題】浮動チャネルまたは浮動ゲートを持つＦＥＴ（Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ（電界効果トランジスタ））により形成されたメモリセル、複数のメモリセルから成るメモリアレイの提供。
【解決手段】絶縁層ＢＯＸによってベース基板から隔てられた半導体材料の薄層を含むセミコンダクタ・オン・インシュレータ基板と、少なくとも基本的にセミコンダクタ・オン・インシュレータ基板の薄層中に配列されたソース領域Ｓ、ドレイン領域Ｄ、トレンチがその中に作られているチャネルＣ、トレンチ中のゲート領域Ｇを含むＦＥＴトランジスタを備え、トレンチが、絶縁層ＢＯＸを越えベース基板の深さの中に延びていること、チャネルが、絶縁層の下でソース領域とドレイン領域の間に延びていることを特徴とするメモリセル。複数のメモリセルを備えるメモリアレイ、およびメモリセルを製作するプロセス。 （もっと読む）

【課題】本発明は補償容量部を設けたＤＲＡＭなどの半導体装置に関する。
【解決手段】本発明は、半導体基板の一面に形成された主トレンチ溝内に、ゲート絶縁膜を介しゲート電極が形成され、その両側にソース／ドレイン領域が形成されてなる主トランジスタ構造と、半導体基板の一面に形成された副トレンチ溝内に、ゲート絶縁膜を介しゲート電極が形成され、その両側にソース／ドレイン領域が形成されてなる補償容量用トランジスタ構造とが半導体基板に個々に形成され、主トランジスタ構造の主トレンチ溝の延在方向と補償容量用トランジスタ構造の副トレンチ溝の延在方向が平面視的に交差する方向に設定され、補償容量用トランジスタ構造のゲート絶縁膜周囲のチャネル領域に不純物拡散領域が形成されて補償容量トランジスタ構造の閾値電圧が主トランジスタ構造の閾値電圧より低くされてなることを特徴とする。 （もっと読む）

【課題】ＤＲＡＭ素子のような半導体装置において、半導体基板の溝部におけるゲート電極の埋設状態が良好となり、配線抵抗が低減され、素子特性に優れた半導体装置の製造方法を提供する。
【解決手段】シリコン基板１の表面にゲート電極溝１３を形成する工程と、ゲート電極溝１３の内面に第１のバリア膜１６ａを形成する工程と、第１のバリア膜１６ａをエッチバックして、ゲート電極溝１３の底面に第１のバリア膜１６ａの一部を残存させながら除去する工程と、ゲート電極溝１３の内面と残存した第１のバリア膜１６ａの表面に第２のバリア膜１６ｂを形成する工程と、第２のバリア膜１６ａの表面にタングステン膜を形成する工程と、このタングステン膜及び第２のバリア膜１６ｂをエッチバックしてゲート電極溝１３内にそれぞれ一部を残存させながら各膜を一括除去する工程と、を具備する。 （もっと読む）

【課題】製造コストを増加させることなく、高アスペクト比のキャパシタ下部電極を保持するサポート膜構造を提供する。
【解決手段】サポート膜で保持された下部電極４０を備えるキャパシタを複数含む半導体装置であって、前記サポート膜は、前記下部電極の高さ方向に複数層（例えば、１６及び２０の２層）形成され、各層のサポート膜は、前記下部電極間を接続するライン形状のパターンを有し、該パターンの延在方向が、隣接する二層間でそれぞれ異なることを特徴とする。 （もっと読む）

【課題】素子分離溝内に絶縁膜を埋め込んでなる素子分離膜に発生するボイドなどの埋め込み不良を防止する。
【解決手段】素子分離膜８によって区画された素子形成領域１０ａが、第1帯部１４１と第２帯部１４２と複数の素子形成部１ａとを有し、複数の素子形成部１ａは、第1帯部側の端部と第1帯部とが接続された複数の第１接続形成部１０ｂと、第1帯部側の端部と第1帯部とが離間して配置された複数の第１離間形成部１０ｄと、第２帯部側の端部と第２帯部とが接続された複数の第２接続形成部１０ｃと、第２帯部側の端部と第２帯部とが離間して配置された複数の第２離間形成部１０ｅとを含み、隣接する第１接続形成部１０ｂの間に第１離間形成部１０ｄが配置されているとともに、隣接する第２接続形成部１０ｃの間に第２離間形成部１０ｅが配置されている半導体装置とする。 （もっと読む）

【課題】更なる微細化に対応可能な半導体装置の製造方法を提供する。
【解決手段】素子分離領域及び活性領域を形成する際は、素子分離用の溝部３が複数並んで形成されるセルアレイ領域ＳＡよりも外側にある周辺領域ＣＡに、当該セルアレイ領域ＳＡに形成された溝部３よりも深い溝部３Ａを形成する工程と、セルアレイ領域ＳＡに形成された溝部３及び周辺領域ＣＡに形成された溝部３Ａにシリコン窒化膜２８を埋め込んだ後、ウェットエッチングによりシリコン窒化膜２８を選択的に除去しながら、少なくともセルアレイ領域ＳＡに形成された溝部３の底部にシリコン窒化膜２８が一定の厚みで残存した状態とする工程と、その後、セルアレイ領域ＳＡに形成された溝部３及び周辺領域ＣＡに形成された溝部３Ａにシリコン酸化膜２９を埋め込む工程とを含む。 （もっと読む）

【課題】アスペクト比の高い電極を上下に接続して、静電容量の大きいキャパシタを形成する際、電極間の剥離を防止し、電極の倒壊を抑制する。
【解決手段】導電膜を外壁に有する下部電極３０と、該下部電極の導電膜に対して、容量絶縁膜を介して形成された上部電極とを有するキャパシタにおいて、下部電極は少なくとも２層の積層構造であって、該積層構造は、下層側電極１８に設けた掘り込み部に上層側電極２２の底部が埋め込まれた構造であるキャパシタ。 （もっと読む）