【課題】後続の工程に伴う埋め込みゲートの酸化を防止し、ビットラインコンタクト及びストレージノードコンタクトと基板との間のコンタクト面積を増加させ、コンタクト抵抗を低減し、ビットラインコンタクト及びストレージノードコンタクトと埋め込みゲートとの間のＧＩＤＬを低減し、自己整合コンタクト不良を防止することのできる半導体装置の製造方法を提供すること。
【解決手段】本発明の半導体装置の製造方法は、基板の全面にプラグ導電膜を形成するステップと、前記プラグ導電膜をエッチングしてランディングプラグを形成するステップと、前記ランディングプラグ間の基板をエッチングしてトレンチを形成するステップと、前記トレンチの表面上にゲート絶縁膜を形成するステップと、前記ゲート絶縁膜上に前記トレンチの一部を埋め込む埋め込みゲートを形成するステップと、を含むことを特徴とする。 （もっと読む）

【課題】活性領域における電界の部分的な集中を防止する。
【解決手段】半導体装置は、分離絶縁領域（６）に囲まれた活性領域に形成された第１の拡散領域と第２の拡散領域と、第１の拡散領域と第２の拡散領域との間に形成された溝状のトレンチ領域と、トレンチ領域上に形成されたゲート絶縁膜（１０）と、トレンチ領域を埋め込むようにゲート絶縁膜上に形成されたゲート電極（１１）と、ゲート絶縁膜と分離絶縁領域とで挟まれた領域のうち上層側に位置する領域に形成された保護絶縁膜（４）と、を備える。 （もっと読む）

【課題】レジストパターン露光時の分離マージン不足の解消と同時にドライエッチング加工の局所ばらつきを解消し、工程数の増大及び煩雑化を抑えたビットコンタクトの形成方法を提供する。
【解決手段】活性領域を含む半導体基板上に、活性領域と交差するワード配線形成工程、拡散層領域形成工程、ビットラインの形成高さまで第１の絶縁膜を形成する工程、第１の絶縁膜上に活性領域の延在方向上にライン状の開口を有するパターンをマスクとして第１の絶縁膜をエッチングし、半導体基板表面を露出する溝パターンを形成する工程、溝パターン内に導電膜を埋め込む工程、第１の絶縁膜上にビットコンタクト形成部上を通過するマスクパターンを形成する工程、マスクパターンをマスクとして、第１の絶縁膜及び導電膜をワード配線の上層絶縁膜が露出するまで除去し、ビットコンタクトと他のコンタクトとを分離する工程とを備える。 （もっと読む）

【課題】キャパシタの下部電極のダメージを抑制することができる半導体装置およびその製造方法を提供するものである。
【解決手段】本発明の半導体装置は、立設する複数の電極と、前記電極の立設を保持する第１の絶縁膜と、前記電極が貫通するように前記第１の絶縁膜に形成され、各々の前記電極の外周側面の少なくとも一部に接触する複数の孔部と、前記第１の絶縁膜に形成され、前記複数の孔部のうちその一部の孔部に連結する第１の開口と、前記第１の絶縁膜に形成され、前記複数の孔部のいずれの孔部に対してよりも前記溝部に近接する位置に配置すると共に前記複数の孔部のいずれにも連結しない第２の開口とを、備えたことを特徴とすることを特徴とする。 （もっと読む）

【課題】ライナー用シリコン窒化膜を備えたＳＴＩ構造の素子分離領域の外周に、段部が形成されることのない半導体装置を提供する。
【解決手段】ライナー用シリコン窒化膜２５を備えたＳＴＩ構造の素子分離領域２７によって活性領域が区画された半導体基板２１上に、シリコン酸化膜２８を形成する工程と、前記シリコン酸化膜２８上に、パターニングされたポリシリコン膜３１を形成する工程と、前記ポリシリコン膜３１をマスクにして、前記シリコン酸化膜２８と前記半導体基板２１とをエッチングして、溝パターンを形成する工程と、を備えていることを特徴とする。 （もっと読む）

【課題】フッ酸に対する化学耐性を備え、６５０℃以下の低温で形成可能な窒化シリコンを堆積してキャパシタ電極のサポート用絶縁膜や薬剤浸透防止用の層間絶縁膜を備えた半導体装置の製造方法を提供する。
【解決手段】コンタクトプラグがその上端を露出するように埋込まれた下部層間絶縁膜上に、薬剤浸透防止用の窒化シリコンからなる第１層間絶縁膜を形成する工程と、第１層間絶縁膜上に第２層間絶縁膜を形成する工程と、第２層間絶縁膜上にキャパシタ素子の下部電極の立設を保持するための窒化シリコンからなるサポート用絶縁膜を形成する工程と、サポート用絶縁膜を一部残存させて、第２層間絶縁膜を湿式エッチングにより除去してキャパシタ素子の下部電極を形成する工程とを備え、第１層間絶縁膜及びサポート用絶縁膜の少なくとも一方を高密度プラズマＣＶＤ法で形成する半導体装置の製造方法とする。 （もっと読む）

【課題】キャパシタ用容量絶縁膜として、比較的低温で容易に、ルチル結晶構造のＴｉＯ_２膜を形成する方法を提供する。
【解決手段】半導体基板１上に酸化シリコン膜２を形成し、スパッタ法を用い、基板温度を３００℃、チャンバー内をＡｒ雰囲気で圧力０．５Ｐａに保持した状態でＴｉターゲットのスパッタリングを行ってＴｉ膜３を成膜し、該Ｔｉ膜３を酸素ガスを供給する熱処理炉を用いたファーネスアニールによって、アニール酸化を行い、ルチル結晶構造を有するＴｉＯ_２膜４とする。 （もっと読む）

【課題】高集積であり且つビット線を埋め込む必要のない３次元トランジスタを有する半導体記憶装置を提供する。
【解決手段】ゲートトレンチを介して両側に位置する第１及び第２の拡散層とゲートトレンチの底面に形成された第３の拡散層とを有する活性領域と、第１及び第２の拡散層にそれぞれ接続された第１及び第２の記憶素子と、第３の拡散層に接続されたビット線と、ゲート絶縁膜を介してゲートトレンチの第１の側面を覆い、第１の拡散層と第３の拡散層との間にチャネルを形成する第１のゲート電極と、ゲート絶縁膜を介してゲートトレンチの第２の側面を覆い、第２の拡散層と第３の拡散層との間にチャネルを形成する第２のゲート電極とを備える。本発明によれば、ゲートトレンチの両側面にそれぞれ別のトランジスタが形成されることから、従来の２倍の集積度が得られる。 （もっと読む）

【課題】半導体界面のダングリングボンドを終端させて、リーク電流が少ない半導体装置の製造方法を提供する。
【解決手段】ボンディングパッド４０が設けられる最上層の配線層３９の上に、フッ素を含んだ介在層４１としてＣＶＤ法によりよって形成されたフッ素含有酸化シリコン膜（ＳｉＯＦ）を設ける。この上にパッシベーション膜４２としてプラズマＣＶＤ法により形成した窒化シリコン膜を設け、フッ素に対するバリアとする。この後熱処理を行い、フッ素をシリコン基板の表面に拡散させる。 （もっと読む）

【課題】メモリセル部でアスペクト比の高い下部電極の倒壊を防止するとともに、前記メモリセル部に隣接する周辺回路部への薬液の浸透を防止する半導体装置および半導体装置の製造方法を得るという課題があった。
【解決手段】メモリセル部と、前記メモリセル部を囲む周辺回路部と、を有する半導体装置であって、前記メモリセル部は、複数の筒状の下部電極１３と、下部電極１３の側面を覆う第１の絶縁膜と、前記第１の絶縁膜を覆う上部電極１５と、を有するキャパシタ３０を備えたメモリセル本体部５５と、メモリセル本体部５５を囲む溝部７３を備えたメモリセル外周部５６と、を有しており、下部電極１３の筒内に充填された第１の支持膜６１と、第１の支持膜６１の開口側の面に接面されるとともに複数の下部電極１３を結ぶように延在された第２の支持膜６２と、を有する半導体装置を用いることにより、上記課題を解決できる。 （もっと読む）

【課題】高い誘電率を示すキャパシタ用絶縁膜は、キャパシタに用いられた際にリーク電流が増大する。
【解決手段】２つの電極の間に挟まれて用いられるキャパシタ用絶縁膜を、チタン酸ストロンチウム又はチタン酸バリウムストロンチウムのチタンサイトの一部がハフニウム元素で置換された結晶から形成する。 （もっと読む）

【課題】 サドルフィン形態のチャンネルを形成する際に、ゲートパターンとプラグとの間のブリッジ発生を防止することが可能な半導体素子およびその製造方法を提供する。
【解決手段】 半導体素子は、半導体基板と、半導体基板内に活性領域を限定するように形成された素子分離膜と、活性領域および素子分離膜に形成されたゲート用リセスパターンと、リセスパターン内およびリセスパターン上に形成されたゲートパターンと、ゲートパターンを覆うように形成されたゲートスペーサとを含み、ゲート用リセスパターンは、活性領域では第１深さを有し、素子分離膜では第１深さよりも深い第２深さを有し、ゲートパターンと素子分離膜のゲート用リセスパターン上部側面との間には空間が形成されて、ゲートスペーサが前記空間を埋め立てる。 （もっと読む）

【課題】酸素ガスを主に含有したガスでエッチングを行う必要がある金属材料を用いてピラー型電極を形成する際に、ピラー型電極のアスペクト比が高くなると製造が困難になるという課題があった。
【解決手段】層間絶縁膜上に第１〜第６の絶縁膜を積層した後、第１のフォトレジスト膜を形成する工程と、前記第１のフォトレジスト膜をマスクとして第１の溝部を形成する工程と、前記第１の溝部を充填するように電極材料を堆積する工程と、前記第４の絶縁膜上に第７〜第９の絶縁膜を形成した後、第２のフォトレジスト膜を形成する工程と、前記第２のフォトレジスト膜をマスクとして第２の溝部を形成すると共に、前記電極材料をピラー型に残存させる工程と、前記第８、前記第７、前記第４および前記第２の絶縁膜を除去して、前記電極材料からなるピラー型電極を露出する工程と、を有する半導体装置１０１の製造方法を用いることにより、上記課題を解決できる。 （もっと読む）

【課題】筒型の下部電極の高さが高くなっても倒壊現象の発生を抑止する効果が十分に得られる半導体装置及びその製造方法を提供する。
【解決手段】半導体装置１は、内周壁及び外周壁を有する筒型の下部電極２１と、容量絶縁膜２２を介して下部電極２１の外周壁を覆う上部電極２３とを有する複数のキャパシタ２０と、下部電極２１の内周壁に囲まれた内部領域に充填される被充填部３０ａと、一部が内部領域内に位置し他の部分が内部領域外に位置するサポート膜３０とを備え、支持部３０ｂは、下部電極２１の上端部２１ｅｓにおける内周壁及び外周壁を覆うことにより、下部電極２１の上端部２１ｅｓを両側から挟む。 （もっと読む）

【課題】十分な保持強度を備えることでキャパシタ下部電極の倒壊を防止し、製造が容易なサポート膜を備えた半導体装置を提供する。
【解決手段】設計ルールＦの数値によってサイズが規定される６Ｆ^２型のメモリセルを備えた半導体装置であって、前記メモリセルに含まれるキャパシタの下部電極がサポート膜で保持されており、該サポート膜は第１の方向に直線状に延在する第１のサポートパターン（１４ｘ）と、前記第１の方向と直交する第２の方向に直線状に延在する第２のサポートパターン（１４ｙ）との組合せのパターンで形成され、前記第１及び第２のサポートパターンの間隔は共に１．５Ｆ以上であり、前記第１又は第２のサポートパターンのいずれか一方の間隔は、前記第１又は第２のサポートパターンの他方の間隔よりも大きくなるように配置する。 （もっと読む）

【課題】オフ状態でのリーク電流を抑制したＭＯＳトランジスタを有する回路領域と、オン状態でのドレイン電流を大きいＭＯＳトランジスタを有する回路領域と、を備えた半導体装置を提供する。
【解決手段】第１のＭＯＳトランジスタは、第１の不純物領域として、半導体基板内に設けられた第１の領域及び第１の領域の上方に突出するように設けられた第２の領域からなる第１のソース／ドレイン領域を有する。第２のＭＯＳトランジスタは、半導体基板内に設けられた第２の不純物領域と、第２の不純物領域に接触して半導体基板の上方に突出する第３の不純物領域と、第３の不純物領域上に第４の不純物領域とを有する第２のソース／ドレイン領域を有する。第３の不純物領域は、第４の不純物領域よりも不純物濃度を低くし、第１の不純物領域は、第２の不純物領域よりも不純物濃度を低くする。 （もっと読む）

【課題】シリサイド層が第１不純物拡散層まで拡がるのを抑制し、複数種類のトランジスタを自由に設計することが可能な半導体装置及びその製造方法を提供する。
【解決手段】少なくとも、基台部１Ｂの上に複数立設された柱状のピラー部１Ｃを含むシリコン基板１と、基台部１Ｂの側面１ｂを覆うように設けられるビット線６と、ピラー部１Ｃの側面を覆うゲート絶縁膜４と基台部１Ｂの上面１ａにおいて、ピラー部１Ｃが設けられる位置以外の領域に設けられる第1不純物拡散層８と、ピラー部１Ｃの上面１ｄに形成される第２不純物拡散層１４と、ビット線６とシリコン基板１との間に形成され、第１不純物拡散層８との間で高低差を有し、且つ、上端５ａが、第１不純物拡散層８の上端８ａよりも低い位置に配されてなる第３不純物拡散層５と、ピラー部１Ｃの側面１ｃ側に設けられるワード線１０の一部をなすゲート電極１０Ａと、が備えられる。 （もっと読む）

【課題】隣接するゲート電極間がショートすることを防止して、半導体装置の製造歩留まりを向上させる。
【解決手段】メモリセル領域に溝型ゲート電極構造のＭＯＳ型トランジスタ、周辺回路領域にはプレーナー型ゲート電極構造又は溝型ゲート電極構造のＭＯＳ型トランジスタが形成されるＤＲＡＭにおいて、ダミートランジスタ及び電界効果型トランジスタを第２の方向２１に配列して、ダミートランジスタは第２の方向２１に関して少なくとも一方の端に配置し、ダミートランジスタのゲート電極の埋設部３６が電界効果トランジスタのゲート電極の埋設部３６よりも第２方向２１の幅が短い。 （もっと読む）

【課題】高温の酸化性雰囲気中でのＳＯＤ膜の改質を促進する。ライナー膜下部の素子や半導体基板が酸化されてダメージを受けることを防止する。
【解決手段】凹部と、凹部の内壁側面上に順に形成した、第１のライナー膜と、酸素原子を含有する第２のライナー膜と、凹部内に充填された絶縁領域と、を有し、第１のライナー膜は第２のライナー膜よりも耐酸化性が優れるものとした半導体装置。 （もっと読む）

【課題】キャパシタ用絶縁膜として、１０ｎｍ程度に薄膜化したチタン酸ストロンチウム（ＳＴＯ）膜においても、高い比誘電率を達成する。
【解決手段】Ｘ線回折法により測定した結晶面方位（２００）と（１１１）のスペクトルの強度比率（２００）／（１１１）が１．０〜２．３の範囲のＳＴＯ膜を用い、このＳＴＯ膜は、酸化チタン（ＴｉＯｘ）膜を所定の膜厚に堆積した後に、非晶質状態のＳＴＯ膜の堆積を行い、非活性ガス雰囲気中で熱処理を行って結晶化した状態のＳＴＯ膜とすることで得られる。 （もっと読む）