【課題】集積されたＤＲＡＭ−ＮＶＲＡＭメモリセルを提供する。
【解決手段】集積されたＤＲＡＭ−ＮＶＲＡＭ（１７０、１７１）すなわち多値メモリセルは、共有される縦型ゲート（１２０）と浮遊プレート（１１５、１１６）を有するデバイスを含む縦型ＤＲＡＭデバイスで構成される。浮遊プレート（１１５、１１６）デバイスは、２つの機能の間の柱状部にある共有された浮遊ボディによって、セルのＤＲＡＭ部（１０４、１３０、１０１、１０５、１３１）の電荷記憶特性を高める。このメモリセルは、柱状部を構成するトレンチを有する基板（１００）に形成される。セルのＤＲＡＭ部（１０４、１３０、１０１、１０５、１３１、１０３）を制御するために、柱状部の一方の側面の縦型ワード線／ゲート（１３１、１３０）が用いられる。柱状部の他方の側面の縦型捕獲層（１１５、１１６）は、浮遊プレートデバイスの一部として、１以上の電荷を記憶し、またＤＲＡＭと浮遊プレートデバイスとの間の浮遊ボディを通じてＤＲＡＭ機能の特性を高める。縦型ＮＶＲＡＭワード線／制御ゲート（１２０）は、捕獲層に沿って形成され、近傍の浮遊プレートデバイス（１１５、１１６）に共有される。 （もっと読む）

【課題】トレンチ型ＤＲＡＭメモリセルの形成において、垂直型トラジスタとトレンチ型キャパシタの接続を容易化し、高集積化する。
【解決手段】第１および第２ソース／ドレイン領域と、該第１および第２ソース／ドレイン領域を接続する、半導体基板の中に配置されたチャネル領域と、ゲート電極とを含み、該ゲート電極は、上記第１および第２ソース／ドレイン領域間に流れる電流を制御するために、上記チャネル領域に沿って配置され、該チャネル領域から電気的に絶縁されている。また、上記チャネル領域では、該チャネルがリッジ状の形をなしたフィン領域を有している。この「リッジ状」とは、１つの上面と、第１ソース／ドレイン領域と第２ソース／ドレイン領域とを接続する線に対して（断面図では）垂直である２つの側面とからなる。この上面は、半導体基板の表面よりも下に配置されており、ゲート電極は、この上面および２つの側面に沿って設けられる。 （もっと読む）

メモリデバイスはメモリセルのアレイと周辺デバイスを含んでいる。少なくとも一部の個別メモリセルはＳｉＣを含む炭酸化部分を含んでいる。少なくとも一部の周辺デバイスは炭酸化部分を含まない。トランジスタは第１ソース/ドレーン、第２ソース/ドレーン、第１ソース/ドレーンと第２ソース/ドレーンとの間にＳｉＣを含む半導体基板の炭酸化部分を含んだチャンネル、及びチャンネルの両側と作動式に関係するゲートを含んでいる。 （もっと読む）

本発明は、垂直のソース／ドレイン領域（８８）を囲むゲート線格子（９４）を有する半導体構造（１０）を含む。ある側面では、ソース／ドレイン領域は、ペアで提供され、各ペアのソース／ドレイン領域のうちの１つがディジットライン（１２０、１２２）に延伸し、もう１つのソース／ドレイン領域がキャパシタのようなメモリストレージ素子（１４５）に延伸してＤＲＡＭを形成することができる。ディジットラインに延伸するソース／ドレイン領域は、メモリストレージ素子（１４５）に延伸するソース／ドレイン領域とは同じ組成、または異なる組成を有することができる。本発明はさらに半導体構造を形成する方法を含む。典型的な方法では、第１の材料を含む格子は第２の材料の繰り返し領域を囲むように提供される。その後、前記第１の材料のうちの少なくとも一部はゲート線構造で置換去れ、また、本発明のうちの少なくとも一部は、垂直のソース／ドレイン領域を囲むゲート線格子を有する半導体構造を含む。ある側面では、ソース／ドレイン領域はペアで提供され、各ペアのソース／ドレイン領域のうちの１つはディジットラインまで延伸し、もう１つのソース／ドレイン領域はキャパシタのようなメモリストレージ素子まで延伸することができる。ディジットラインに延伸するソース／ドレイン領域は、メモリストレージ素子に延伸するソース／ドレイン領域とは同じ組成、または異なる組成を有することができる。本発明はさらに、第１の材料を含む格子が第２の材料の繰り返し領域を囲むように提供される方法を含む。その後、第１の材料のうちの少なくとも一部はゲート線構造で置換去れ、また、第２の材料のうちの少なくとも一部は垂直のソース／ドレイン領域で置換される。
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【構成】自己整列リセス・ゲート構造及び形成方法が開示されている。最初に，絶縁用のフィールド酸化物領域を半導体基板内に形成する。半導体基板の上に形成された絶縁層内に複数のコラムを画定し，それに続いて，薄い犠牲酸化物層を半導体基板の露出領域の上に形成するが，フィールド酸化物領域の上には形成しない。次に，各コラムの側壁上，並びに犠牲酸化物層及びフィールド酸化物領域の一部分の上に誘電体を設ける。第１エッチングを行い，それにより，半導体基板内に第１組のトレンチを，またフィールド酸化物領域内に複数のリセスを形成する。第２エッチングを行い，それにより，コラムの側壁上に残っている誘電体残留部を除去し，かつ第２組のトレンチを形成する。次に，第２組のトレンチ内及びリセス内にポリシリコンを堆積させ，それにより，リセス導電性ゲートを形成する。 （もっと読む）

【課題】 改善されたしきい値のばらつきをもたらし、従来技術に存在するデバイスより優れたチャネル長の拡張容易性を提供する、垂直型金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）を製造すること。
【解決手段】 垂直型ディープトレンチ・トランジスタを形成する方法が提供される。ドープされた半導体基板内に側壁を有するディープトレンチが形成される。半導体基板は、カウンタードープされたドレイン領域をその表面内に含み、側壁に並んだチャネルを含む。ドレイン領域は上部レベル及び下部レベルを有する。カウンタードープされたソース領域がチャネルの下方の側壁と並置された基板内に形成される。ゲート酸化物層が、ゲート導体と並置されたトレンチの側壁上に形成される。ドレイン領域の下部レベルの下方にゲート導体を陥凹させるステップに続いて、垂直線に対して角度θ＋δで、ソース領域より下方のチャネル内にカウンタードーパントの傾斜イオン注入を行うステップと、垂直線に対して角度θで、ソース領域の下方のチャネル内にドーパントの傾斜イオン注入を行うステップとを行う。 （もっと読む）