【課題】第１の領域中の層間絶縁膜を湿式エッチングにより除去する際に、使用する薬液が第２の領域に浸透することを防止する。これにより、第２の領域の特性の劣化がない、高性能の半導体装置を提供する。
【解決手段】第１の領域と、第１の領域を囲むように設けられたガードリングと、ガードリングの外側に設けられた第２の領域と、を有する半導体装置。第１の領域は、導電性を有する第１の膜によって構成された第１の電極を有する。第1の領域中の第１の電極の表面は、第２の膜で覆われていない。ガードリングは、凹状の溝の内壁を覆う第１の膜と、凹状の溝の内部において少なくとも第１の膜の表面の一部を覆う絶縁性の第２の膜を有する。 （もっと読む）

【課題】ヒューズ素子形成領域の配線を露出させることなく、クラックストップトレンチとボンディングパッド開口部を同時に形成する半導体ウエハ及びその製造方法を提供する。
【解決手段】半導体基板と多層配線構造とを少なくとも具備してなり、前記多層配線構造がチップ領域Ａとヒューズ素子形成領域Ｂおよびダイシング領域Ｃとに渡って形成されてなる半導体ウエハにおいて、前記チップ領域に位置する前記多層配線構造上には、前記配線で構成されたボンディングパッド１７０が形成される一方、前記ダイシング領域には、前記多層配線構造が一部除去されることによって形成された二本以上が並行して並ぶダミーリングおよび、前記ダミーリング間に形成された、クラックストップトレンチ１５２となる溝部が設けられていることを特徴とする半導体ウエハを採用する。 （もっと読む）

【課題】本発明はビット配線と半導体基板上の不純物拡散層とのコンタクト抵抗を低減した構造の提供を目的とする。
【解決手段】本発明は、半導体基板の一面に形成されたトレンチ溝内に、ゲート絶縁膜を介しゲート電極を含む埋込ワード線とその上に位置する埋込絶縁膜とが埋め込まれ、前記トレンチ溝に隣接する半導体基板一面の表面領域に不純物拡散層が形成され、前記不純物拡散層が形成された領域上にビット配線が形成されるとともに、前記不純物拡散層に接続されたビット配線の少なくとも底部側が、不純物をドープした不純物ドープ型のポリシリコンに更に不純物イオンを打ち込みしてなる注入ポリシリコン膜からなることを特徴とする。 （もっと読む）

【課題】工程数を削減することにより、製造コストを低減可能な半導体装置の製造方法を提供する。
【解決手段】メモリセル領域と周辺回路領域とアライメントマーク領域とを有する半導体装置の製造方法であって、素子分離膜８を形成する工程と、メモリセル領域の半導体基板上にシリコン膜１２１を形成する工程と、ゲート絶縁膜１５を形成する工程と、埋め込みゲート電極２３Ａを形成する工程と、キャップ絶縁膜２２を形成する工程と、半導体基板１の上面に層間絶縁膜２４を形成する工程と、層間絶縁膜２４にビットコンタクト開口部を形成する工程とを備え、半導体基板１の上面に層間絶縁膜２４を形成する工程と、層間絶縁膜２４にビットコンタクト開口部を形成する工程との間に、周辺回路領域のシリコン膜１２１及び基板表面を露出させるとともに、アライメントマーク領域にアライメントマーク１２３を形成することを特徴とする半導体装置の製造方法を選択する。 （もっと読む）

【課題】配線層の加工マージンが大きく、微細化に適した半導体装置の製造方法を提供する。
【解決手段】半導体基板１にゲート電極溝を形成する工程と、ゲート電極溝の内壁面にゲート絶縁膜１５を形成する工程と、ゲート電極溝の底部に埋め込みゲート電極２３Ａを形成する工程と、埋め込みゲート電極２３Ａの上面を覆うようにゲート電極溝の内部に絶縁膜を埋め込んだ後、エッチバックして当該ゲート電極溝の上部にキャップ絶縁膜２２を形成する工程と、半導体基板１の上面に層間絶縁膜２４を形成する工程と、層間絶縁膜２４にビットコンタクト開口部を形成する工程と、を備え、半導体基板１の上面に層間絶縁膜２４を形成する工程が、半導体基板１の上面とキャップ絶縁膜２２の上面との間に生じた段差を埋め込むように層間絶縁膜２４を成膜するとともに当該層間絶縁膜２４の上面を平坦とすることを特徴とする半導体装置の製造方法である。 （もっと読む）

【課題】容量コンタクトプラグとキャパシタとの間の重ねマージンを十分に確保して、接続信頼性の高い半導体装置を提供する。
【解決手段】埋め込みゲート電極２３Ａと、半導体基板１上に設けられてビット線３０を有する絶縁層３３と、絶縁層３３を貫通するように設けられた容量コンタクトプラグ４１と、絶縁層３３上に設けられて容量コンタクトプラグ４１及びキャパシタの下部電極４６と接続される容量コンタクトパッド４２とを備え、容量コンタクトプラグ４１が、半導体基板１側からポリシリコン層３８ａ、シリサイド層３９ａ、金属層からなる積層構造であり、容量コンタクトパッド４２の底面と金属層の上面との接続部分以外の当該金属層の上面が、絶縁層３３の上面からリセスされるとともに、シリサイド層３９ａの上面が、金属層によって被覆されていることを特徴とする半導体装置を選択する。 （もっと読む）

【課題】本発明はコンタクト開口をエッチングにより形成した場合にその下に位置する埋込絶縁膜がエッチングされないようにした構造の提供を目的とする。
【解決手段】本発明は、半導体基板の一面に複数のトレンチ溝を隣接形成する工程と、トレンチ溝の内壁にゲート絶縁膜を形成する工程と、トレンチ溝の下部内側のゲート絶縁膜上に埋込ワード線を形成する工程と、トレンチ溝内の埋込ワード線上に硼素リンケイ酸ガラスからなる埋込絶縁膜を形成する工程と、埋込絶縁膜及び半導体基板上に層間絶縁膜を形成する工程と、層間絶縁膜に埋込絶縁膜及びそれに隣接する半導体基板一面に達するコンタクト開口をエッチングにより形成する工程と、コンタクト開口を介して半導体基板一面上に配線を形成することを特徴とする。 （もっと読む）

【課題】短チャネル効果の発生を抑制できる半導体装置及びその製造方法の提供。
【解決手段】本発明の半導体装置は、半導体基板１の活性領域上にゲート絶縁膜５ａを介して形成されたゲート電極１０５と、ゲート電極１０５側面を覆う第１絶縁膜サイドウォール５ｂと、ゲート電極１０５を挟んで形成されたソース領域１０８Ｓ及びドレイン領域１０８Ｄにおいて、側面が第１絶縁膜サイドウォール５ｂに接して半導体基板１上面に形成されたシリコン層１０９と、第１絶縁膜サイドウォール５ｂを介してゲート電極１０５側面と対向し、底面がシリコン層１０９上面に接して形成された第２絶縁膜サイドウォール５ｄと、シリコン層１０９内下層部に設けられたＬＤＤ不純物層１０９ａと、シリコン層１０９内上層部に設けられた高濃度不純物層１０９ｂと、ＬＤＤ不純物層１０９ａの下方、半導体基板１の表面側に形成されたポケット不純物層１０８ａとを具備する。 （もっと読む）

【課題】ＤＲＡＭメモリセルでより小型のトランジスタを使用できる方法を提供する。
【解決手段】ゲート誘電体７によってチャネルから分離されているフロント・コントロール・ゲート８、およびベース基板に配置され、かつ絶縁層（ＢＯＸ）によってチャネル４から分離されているバック・コントロール・ゲート９と、を有するトランジスタからなるＤＲＡＭメモリセルコントロール方法において、セルプログラミング動作において、フロント・コントロール・ゲートおよびバック・コントロール・ゲートが、第１の電圧をフロント・コントロール・ゲートに、第２の電圧をバック・コントロール・ゲートに印加することによって共に使用され、第１の電圧の大きさは、バック・コントロール・ゲートに電圧が印加されない場合にセルをプログラミングするのに必要な電圧の大きさよりも小さい。 （もっと読む）

【課題】微細化に対応した大容量のキャパシタ素子を形成する。
【解決手段】（１）半導体基板に電気的に接続されたコンタクト上に形成された第１層間絶縁膜１５に、コンタクト上面を露出する第１のシリンダ開孔を形成し、第１のシリンダ開孔内にコンタクトに接続されるシリンダ形状の第１下部電極１８を形成する工程、（２）第１層間絶縁膜１５上に、第１下部電極で囲まれた空間を全て埋め込むことなく第２層間絶縁膜１９を形成した後、第１下部電極で囲まれた空間の開口部を全て露出する位置に第１下部電極の内壁面を露出するように、第２の層間絶縁膜に第２のシリンダ開孔を形成する工程、（３）第１下部電極１８の内壁から第２のシリンダ開孔内壁に連続して、少なくとも第２のシリンダ開孔内でシリンダ形状を有する第２下部電極２２を形成する工程、とを有する。 （もっと読む）

【課題】ＲＣ型トランジスタのチャネル領域の高さを所望の範囲に調整するとともに、前記チャネル領域に近接して残存する薄皮状のバリ部を完全に除去して、半導体装置を製造するという課題があった。
【解決手段】半導体基板１の一面に、溝部と、溝部に囲まれ、側壁面の少なくとも一部が傾斜面である凸部３９とを形成してから、溝部を埋める素子分離用絶縁膜を形成する第１工程と、素子分離用絶縁膜をマスクの一部にして半導体基板１の一面をドライエッチングして凸部３９内に凹部２７を設けるとともに、凹部２７と素子分離用絶縁膜との間にチャネル領域４となる薄肉部４１を形成する第２工程と、ウェットエッチングにより、薄肉部４１の高さを調整する第３工程と、を有する半導体装置の製造方法を用いることにより、上記課題を解決できる。 （もっと読む）

【課題】格納電極コンタクトおよび格納電極の形成方法を提供する。
【解決手段】半導体素子は、活性領域１０４上に備えられる多数の導電プラグ１１６と、前記多数の導電プラグ１１６のうち、前記活性領域１０４の中央部に位置する導電プラグ１１６に接続され、前記活性領域１０４の上部を通るビットライン１２３と、前記多数の導電プラグ１１６のうち、前記活性領域１０４の両端部に位置する導電プラグ１１６と接続する格納電極１３０とを含み、ビットライン１２３が活性領域１０４の上部に形成されることにより、活性領域１０４とビットライン１２３を電気的に連結させるビットラインコンタクトを別に形成せずとも良く、格納電極１３０はランディングプラグと直接接続するので、格納電極コンタクトを別に形成せずとも良い。 （もっと読む）

【課題】金属酸化膜と下部電極との間に発生する剥がれを防止して、キャパシタのリーク電流を低減する。電気特性に優れ、信頼性の高い半導体装置を提供する。
【解決手段】順に設けられた、下部電極と、密着層と、容量絶縁膜と、上部電極とを有するキャパシタを備えた半導体装置。容量絶縁膜は、第１の金属酸化膜が密着層に接するように、第１の金属酸化膜と第２の金属酸化膜を交互に積層した構造を備える。密着層は、膜厚が０．３ｎｍ以上で下部電極の構成元素の少なくとも一部を含有する酸化膜である。 （もっと読む）

【課題】誘電率が大きく、電極間に挟んで用いてもリーク電流値の小さい絶縁膜を提供する。
【解決手段】結晶化した酸化ジルコニウムからなる酸化ジルコニウム膜の２つと、非晶質であって、前記結晶化した酸化ジルコニウムよりも大きい誘電率を有する材料からなる結晶粒界分断膜とを有し、前記結晶粒界分断膜が、前記２つの酸化ジルコニウム膜に挟まれている絶縁膜を形成する。例えば、上部電極と下部電極の間に容量絶縁膜を有するキャパシタ素子で構成されたメモリセルを備える半導体装置における容量絶縁膜や、コントロールゲート電極とフローティングゲート電極の間にインターゲート絶縁膜を有する不揮発性メモリ素子を備えた半導体装置におけるインターゲート絶縁膜として好適である。 （もっと読む）

【課題】トレンチゲート型ＦＩＮ−ＦＥＴにおいて、微細化に対してもＦＩＮ型トランジスタの利点を十分に発揮し、また、活性領域において十分なコンタクト面積を確保し、オン電流の低下を抑制したトレンチゲート型ＦＩＮ−ＦＥＴを提供する。
【解決手段】チャネル領域のＦＩＮ幅（１６２）を活性領域の幅（１６１）よりも狭くする。 （もっと読む）

【課題】電極の支持部にクラックが発生し、電極の保持強度が低下して、電極の側壁を露出させる湿式エッチング工程において、電極の倒壊をさせるという課題があった。
【解決手段】半導体基板１上に立設する複数の電極１３と、電極１３の立設を保持する支持部１４Ｓと、を備え、支持部１４Ｓが、圧縮応力を有する第１の支持膜１４ａと引張応力を有する第２の支持膜１４ｂとが積層されてなる積層膜１４である半導体装置を用いることにより、上記課題を解決できる。 （もっと読む）

【課題】半導体層の界面に生じるダングリングボンドをフッ素で終端することで、界面準位を低減することができ、また、低熱履歴のプロセスでも活性領域のみへ効率よくフッ素を導入することができる半導体基板を提供する。
【解決手段】フッ素拡散防止膜６と該フッ素拡散防止膜６上に形成されたフッ素を含有するシリコン酸化膜７からなる絶縁層９と、前記絶縁層９上に形成された半導体層８と、を含み、前記半導体層８とフッ素を含有する前記シリコン酸化膜７とが接触していることを特徴とする。 （もっと読む）

【課題】電極とキャパシタ用絶縁膜（金属酸化膜）との間に発生する気泡状の剥がれの発生を防止することができる半導体装置およびその製造方法を提供する。
【解決手段】基体上にソースガスを供給Ｓ１して、ＡＬＤ法により金属窒化膜を３ｎｍ以下の膜厚で堆積Ｓ２，Ｓ３，Ｓ４し、金属窒化膜を酸化Ｓ５，Ｓ６して金属酸化膜を形成する工程を複数回繰り返して、基体上に、金属酸化膜からなる積層膜を形成する。これにより電極とキャパシタ用絶縁膜（金属酸化膜）との間に発生する気泡状の剥がれを防止することができる。 （もっと読む）

【課題】スタックされるプラグ同士の接続を良好に行う。
【解決手段】半導体基板上に第１の層間絶縁膜を形成し、第１の層間絶縁膜に第１のホールを形成し、第１のホール内にバリア膜を形成し、第１のホール内に導電材を充填して第１のプラグを形成し、第１の層間絶縁膜上に第２の層間絶縁膜を形成し、第２の層間絶縁膜に第１のプラグに達する第２のホールを形成し、第２のホール内で前記バリア膜上端部を選択エッチングし、第２のホール内に、第１のプラグに接続する第２のプラグを形成する、半導体装置の製造方法。 （もっと読む）

【課題】静電容量の大きなキャパシタを備え、低コストで製造が可能な、高集積化された半導体記憶装置を提供する。
【解決手段】半導体基板上にＹ方向に延在しＹ方向と垂直なＸ方向に互いに平行に配列されたワード線と、Ｙ方向に互いに平行に配列され二つのワード線と交差する帯状の活性領域と、各活性領域上のその長手方向の両端部にそれぞれ接続する容量コンタクトプラグと、容量コンタクトプラグ上の第１下部電極と第１下部電極上の第２下部電極を含むスタック下部電極と、容量絶縁膜と、上部電極とを有し、第２下部電極の中心位置が第１下部電極の中心位置から所定の方向へシフトしている、半導体記憶装置。 （もっと読む）