【課題】本発明は、チャネル抵抗を減少させてオン電流を増加させることが可能で、かつ各トランジスタを独立して、安定して動作させることの可能な半導体装置及びその製造方法を提供することを課題とする。
【解決手段】Ｙ方向に延在するように半導体基板１３に設けられ、底面１８ｃ及び対向する第１及び第２の側面１８ａ，１８ｂを有するゲート電極用溝１８と、ゲート絶縁膜２１を介して、ゲート電極用溝１８の下部を埋め込むように配置されたゲート電極２２と、ゲート電極用溝１８を埋め込むように配置され、ゲート電極２２の上面２２ａを覆う埋め込み絶縁膜２４と、第１の側面１８ａに配置されたゲート絶縁膜２１の上部２１Ａを覆うように、半導体基板１３に設けられた第１の不純物拡散領域２８と、少なくとも第２の側面１８ｂに配置されたゲート絶縁膜２１を覆うように、半導体基板１３に設けられた第２の不純物拡散領域２９と、を有する。 （もっと読む）

【課題】立体構造を有する電極などの部材上に、組成の同じＡＬＤ膜を形成することの可能な半導体記憶装置の製造方法を提供する。
【解決手段】半導体基板上に、下部電極、上部電極、および下部電極と上部電極に挟まれる容量絶縁膜からなるキャパシタを有する半導体記憶装置の製造方法において、前記下部電極の表面および前記層間絶縁膜の表面に、Ａｌの前駆体とＺｒの前駆体の前記下部電極に対する各々の被覆特性が一致する条件で、前記Ａｌの前駆体と前記Ｚｒの前駆体を反応室内に供給する工程と、前記Ａｌの前駆体と前記Ｚｒの前駆体を反応室から真空排気する第１の真空排気工程と、酸化剤を反応室に供給する工程と、前記酸化剤を前記反応室から真空排気する第２の真空排気工程と、繰り返すＡＬＤフローシーケンスによりＺｒＡｌＯ膜を形成する工程を採用する。 （もっと読む）

【課題】静電容量が大きく、リーク特性に優れたキャパシタを容易に形成する。これにより、データ保持特性にすぐれ、集積度の高いＤＲＡＭ等の半導体装置を容易に形成する。
【解決手段】キャパシタの容量絶縁膜は、第１領域と第２領域を有する。第１領域は、Ｓｒ／Ｔｉの原子組成比が１．２以上１．６以下の範囲であるチタン酸ストロンチウムからなる。第２領域は、Ｓｒ／Ｔｉの原子組成比が０．８以上１．２未満の範囲であるチタン酸ストロンチウムからなる。 （もっと読む）

【課題】本発明は、ゲート電極の幅を十分に確保して、ゲート電極の抵抗値を小さくすることが可能で、かつゲート電極間の容量を小さくすることの可能な半導体装置及びその製造方法を提供することを課題とする。
【解決手段】半導体基板に設けられ、Ｙ方向に延在する第１の溝１５と、半導体基板に設けられ、第１の溝１５と交差するＸの方向に延在する第２の溝２５と、第１及び第２の溝１５，２５に囲まれ、第２の溝２５に露出された対向する第１及び第２の側面２６ａ，２６ｂを有するピラー２６と、ゲート絶縁膜２８を介して、ピラー２６の第２の側面２６ｂに接触するように、第２の溝２５の下部に設けられた１つのゲート電極２９と、ゲート電極２９の側面とピラーの第１の側面２６ａとの間に配置された空隙と、を有する。 （もっと読む）

【課題】本発明はコンタクト開口をエッチングにより形成した場合にその下に位置する埋込絶縁膜がエッチングされないようにした構造の提供を目的とする。
【解決手段】本発明は、半導体基板と、半導体基板の主面に形成され活性領域を横断して素子分離領域まで延在するトレンチと、トレンチの下部側に形成された埋込型ゲート電極と、活性領域において埋込型ゲート電極の上方のトレンチ内を充填し、かつ、素子分離領域において埋込型ゲート電極の上方のトレンチ内を完全には充填せずにトレンチの内側面に接して配置されるサイドウォールを構成するキャップ絶縁膜と、素子分離領域においてサイドウォールの内側のトレンチを埋めて埋込型ゲート電極に接続形成されたパッドコンタクトプラグと、パッドコンタクトプラグおよびキャップ絶縁膜上を覆う層間膜と、パッドコンタクトプラグに接続するゲートコンタクトプラグとを具備してなる。 （もっと読む）

【課題】高アスペクト比のホール内に、良好なステップカバレッジを有する均一な膜厚の窒化シリコン層を形成する。
【解決手段】ホールを形成後、１回の第１サイクルと、１回以上の第２サイクルを行う。第１サイクルでは、ホールの上部内壁上に２原子層の第１のシリコン層、ホールの下部内壁上に１原子層の第１のシリコン層を形成後、ホール上部のシリコン層の表面を１分子層の第１の酸化シリコン層とする。ホールの下部内壁上の第１のシリコン層に更に、１原子層の第２のシリコン層を形成後、窒化処理によりホールの内壁全面に第１の窒化シリコン層を形成する。第２サイクルでは、ホール上部の窒化シリコン層上に１分子層の第２の酸化シリコン層を形成後、ホール下部の第１の窒化シリコン層上に１原子層の第４のシリコン層を形成する。この後、窒化処理により、ホールの内壁全面に第２の窒化シリコン層を形成する。 （もっと読む）

【課題】本発明は、トランジスタを容易にＯｎ（オン）させることが可能で、かつ良好なデータ保持特性を実現することの可能な半導体装置及びその製造方法を提供することを課題とする。
【解決手段】半導体基板１２に形成され、第１の方向に延在する第１の素子分離用５１、及び第１の素子分離用溝５１を埋め込む第１の素子分離用絶縁膜５３よりなり、複数の素子形成領域Ｒを有した活性領域１６を区画する第１の素子分離領域１４と、半導体基板１２に、第１の方向と交差する第２の方向（Ｙ方向）に延在するように形成され、第１の素子分離領域１４の一部を分断する第２の素子分離用溝５４、及び第２の素子分離用溝５４を埋め込む第２の素子分離用絶縁膜５６よりなり、複数の素子形成領域Ｒを区画する第２の素子分離領域１７と、を有する。 （もっと読む）

【課題】モリセル領域内と周辺回路領域内およびそれらとの間に実施的に段差がない状態でメタル積層配線を形成し、段差部でメタル積層配線が断線する問題を回避する。センスアンプを構成するＮＭＯＳトランジスタとＰＭＯＳトランジスタのアンバランス動作を解消して動作遅延を軽減する。
【解決手段】半導体装置は、半導体基板上にメモリセル領域と周辺回路領域とを有し、メモリセル領域と周辺回路領域に跨って延在し、メモリセル領域ではビット線を構成し、周辺回路領域では周辺回路用配線の一部とゲート電極の一部を構成するメタル積層配線を有する。メモリセル領域に配置されるメタル積層配線の底面の半導体基板上面からの高さが、周辺回路領域に配置されるメタル積層配線の底面の半導体基板上面からの高さと実質的に同じである。 （もっと読む）

【課題】本発明は半導体装置に関する。
【解決手段】本発明は、半導体基板上のセル領域のセルトランジスタ上の層間膜を貫通してコンタクトプラグが形成され、周辺回路領域のトランジスタ上の層間膜を貫通してコンタクトプラグが形成されてなる半導体装置の製造方法であり、セルトランジスタ上の層間膜にコンタクトホールを形成し、その底部側にシリコン膜の下部導電プラグを形成する工程と、その上に金属膜を積層して積層構造のセルコンタクトプラグを形成する工程と、周辺回路用トランジスタ上の層間膜にコンタクトホールを形成し、その内部に金属膜を形成してコンタクトプラグを形成する工程とを具備し、前記セル領域のコンタクトホール内のシリコン膜上に金属膜を形成する工程と前記周辺回路領域のコンタクトホール内に金属膜を形成する工程を同時に行うことを特徴とする。 （もっと読む）

【課題】メモリセル領域に埋め込みゲート電極を有し、周辺回路領域にプレーナ型ゲート電極と貫通電極を有する半導体装置の製造方法を提供する。
【解決手段】本発明の半導体装置の製造方法は、半導体基板５０のメモリセル領域の溝部内に第一のゲート絶縁膜を介して、ワード線を埋め込み形成する工程と、周辺回路領域の前記半導体基板５０上に、第二のゲート絶縁膜を介して周辺ゲート電極を形成する工程と、前記半導体基板５０の主面上に層間絶縁膜と金属膜とを形成したのちに、前記金属膜をパターニングして、前記メモリセル領域の容量コンタクトパッドと前記周辺回路領域の局所配線１２７とを同時に形成する工程と、前記局所配線１２７の下面１２７ａ側を露出する開口１５１を形成したのちに導電体を充填することにより貫通プラグを形成する工程と、を採用する。 （もっと読む）

【課題】ワード線とコンタクトプラグとの短絡や、ワード線とビット配線との短絡を防ぐことが可能な半導体装置を提供する。
【解決手段】本発明の半導体装置１００は、半導体基板５０と、前記半導体基板５０の表層に、形成された複数の活性領域Ｋと、前記活性領域Ｋの表層から深さ方向に形成された不純物拡散層２２，２４と、前記複数の活性領域Ｋを横切るように形成された複数の溝部７に、セルゲート絶縁膜７Ａを介して前記半導体基板５０の上面５０ａよりも下方に位置するように埋め込まれたワード９線と、前記ワード線９上を埋め込むように形成された窒化シリコンからなる埋込絶縁膜１１と、前記不純物拡散層２２，２４に接続するビット配線と容量コンタクトプラグと、を具備し、前記ビット配線１５と容量コンタクトプラグ１９の少なくとも一方が、前記埋込絶縁膜１１上の一部に重なるように配置されていることを特徴とする。 （もっと読む）

【課題】トランジスタの電流駆動能力の低下を防止可能な半導体装置を提供する。
【解決手段】本発明の半導体装置１０は、半導体基板１の表層に第一の方向に延在するように形成された複数の活性領域１ａと、前記活性領域１ａの表層から深さ方向に形成されたｎ型不純物拡散層１５と、前記複数の活性領域１ａを横切り第二の方向に延在するように形成された複数の埋め込みゲート用の溝部１３ａ，ｂと、ゲート絶縁膜２５ａ，ｂを介して前記活性領域１ａ上を跨ぐように前記埋め込みゲート用の溝部１３ａ，ｂに埋め込まれたゲート電極３１およびダミーゲート電極３２とを構成すると共に、前記半導体基板１の面上において前記第二の方向に延在する複数のワード配線層と、を具備し、前記ダミーゲート電極３２の上面３２ｃが、前記ｎ型不純物拡散層１５と前記活性領域１ａとの界面よりも下方に位置していることを特徴とする。 （もっと読む）

【課題】半導体装置の省スペース化を実現する。
【解決手段】半導体基板５に、センスアンプが備えられた周辺回路領域Ｓとメモリセル領域Ｍとが区画形成され、メモリセル領域Ｍにおいて、半導体基板５の一面に形成されたトレンチ溝内に、ゲート絶縁膜を介しゲート電極を含む埋込ワード線９とその上に位置する埋込絶縁膜とが埋め込まれ、前記トレンチ溝に隣接する半導体基板５一面の表面領域に不純物拡散層が形成され、前記不純物拡散層が形成された領域上にはビット配線１５が形成されており、ビット配線１５が周辺回路領域Ｓまで延長され、周辺回路領域Ｓにおいてビット配線１５が前記センスアンプを構成するMOSトランジスタのゲート電極Ｇとされていることを特徴とする半導体装置を採用する。 （もっと読む）

【課題】活性領域をライン上に形成することで、コンタクト領域のばらつきを抑制し、リセスゲート電極を用いて隣接するトランジスタ間の分離を行う構造を提供する。
【解決手段】半導体基板中に第１の方向に延在して形成される素子分離領域で分離された活性領域と、第１の方向と交差する第２の方向に延在し、素子分離領域及び活性領域に連通する溝内に形成されたリセスゲート電極と。リセスゲート電極で分断された活性領域であって、リセスゲート電極の底面より浅い領域に形成されるＭＯＳトランジスタのソース／ドレイン領域とを備えた半導体装置であって、リセスゲート電極は、ＭＯＳトランジスタのゲート電極を構成する制御ゲート電極１６２ｔと、第１の方向に隣接するＭＯＳトランジスタを素子分離する補助ゲート電極１６２ｉで構成される。 （もっと読む）

【課題】容量コンタクトパッドと容量コンタクトプラグが一体となった構造を形成する。これにより、従来は２回、必要だったフォトリソグラフィ工程を１回に削減して、製造コストを低減する。
【解決手段】半導体装置の製造方法では、層間絶縁膜上に、開口を有するマスクパターンを形成する。このマスクパターンを用いて、層間絶縁膜をエッチングすることにより、開口の下の層間絶縁膜内に容量コンタクトホールを形成する。湿式エッチングにより、マスクパターン内の開口を大きくした後、開口内に導電材料を埋め込むことにより、それぞれ容量コンタクトプラグ及び容量コンタクトパッドを形成する。この後、容量コンタクトパッド上にキャパシタを形成する。 （もっと読む）

【課題】ゲート絶縁膜の形成を１０００℃以上で行う場合に、Ｇｒｏｗ−ｉｎ欠陥の発生の抑制と、ＢＭＤを用いたゲッタリング効果の向上を両立させる。
【解決手段】初期状態での酸素濃度が５×１０^１７ａｔｏｍｓ／ｃｍ^３以下の半導体基板に素子分離領域３を形成し、ゲート絶縁膜５ａを１０００℃以上の熱酸化により形成した後、酸素をイオン注入して熱処理することで、ＢＭＤ層３０を素子分離領域３の底面よりも下方に形成する。 （もっと読む）

【課題】高温相の結晶構造の容量絶縁膜を電極上に直接形成可能なキャパシタの製造方法を提供する。
【解決手段】本発明のキャパシタＣａｐの製造方法は、第一の電極３を形成する工程と、成膜温度が低い順に、非晶質相、低温相の結晶構造、高温相の結晶構造を形成し得る金属酸化物の形成工程であって、前記第一の電極３上に、前記低温相の結晶構造の成膜温度よりも低い第一の温度で前記非晶質相からなる前記金属酸化物を形成する工程と、前記第一の温度から、前記高温相の結晶構造の成膜温度である第二の温度まで、１０℃／秒以上の昇温速度で昇温し、前記第二の温度で前記金属酸化物をアニールすることにより、前記金属酸化物に前記高温相の結晶構造を析出させて容量絶縁膜４とする工程と、前記容量絶縁膜４上に第二の電極５を形成する工程を採用する。 （もっと読む）

【課題】隣接する活性領域の間で電気的な短絡（ショート）が発生することを防止した半導体装置の製造方法を提供する。
【解決手段】ゲート電極６ａを挟んだ両側の活性領域５上にシリコン膜１２を選択的にエピタキシャル成長させる工程と、複数のワード配線層ＷＬの各間に反射防止膜を埋め込んで平坦化した後、この平坦化した面上に、互いに隣接する活性領域５の各間において第１の方向Ｘに延在する開口部を有するマスクパターンを形成する工程と、マスクパターンの開口部から露出した部分を半導体基板の表面が露出するまでドライエッチングにより除去する工程とを含む。これにより、互いに隣接する活性領域５の間でシリコン膜１２が横方向にエピタキシャル成長することによって連結された部分を、ドライエッチングにより切断し除去することができる。 （もっと読む）

【課題】フィールドシールド用トランジスタのゲート長を、背景技術と比べて長く取れるようにする。
【解決手段】半導体装置１は、底面並びに第１及び第２の側面を有するセル用ゲートトレンチ１０と、トレンチ１０より幅の狭いフィールドシールド用ゲートトレンチ１１と、トレンチ１０とトレンチ１１の間に設けられた上部拡散層と、トレンチ１０を挟んで第１の上部拡散層の反対側に設けられた第２の上部拡散層と、トレンチ１１を挟んで第１の上部拡散層の反対側に設けられた第３の上部拡散層と、トレンチ１０の底面に設けられた下部拡散層と、それぞれ第１及び第２の上部拡散層と電気的に接続された第１及び第２の記憶素子と、下部拡散層と電気的に接続されたビット線ＢＬと、ゲート絶縁膜を介して第１及び第２の側面をそれぞれ覆うワード線ＷＬと、ゲート絶縁膜を介してトレンチ１１に埋め込まれたフィールドシールド用ゲート電極ＤＷＬとを備える。 （もっと読む）

【課題】自己整列リセス・ゲート構造及び形成方法の提供。
【解決手段】最初に，絶縁用のフィールド酸化物領域２０を半導体基板１０内に形成する。半導体基板の上に形成された絶縁層内に複数のコラムを画定し，それに続いて，薄い犠牲酸化物層を半導体基板の露出領域の上に形成するが，フィールド酸化物領域の上には形成しない。次に，各コラムの側壁上，並びに犠牲酸化物層及びフィールド酸化物領域の一部分の上に誘電体を設ける。第１エッチングを行い，それにより，半導体基板内に第１組のトレンチを，またフィールド酸化物領域内に複数のリセスを形成する。第２エッチングを行い，それにより，コラムの側壁上に残っている誘電体残留部を除去し，かつ第２組のトレンチを形成する。次に，第２組のトレンチ内及びリセス内にポリシリコンを堆積させ，それにより，リセス導電性ゲートを形成する。 （もっと読む）