半導体装置及びその製造方法、並びにデータ処理システム
【課題】メモリセル領域に埋め込みゲート電極を有し、周辺回路領域にプレーナ型ゲート電極と貫通電極を有する半導体装置の製造方法を提供する。
【解決手段】本発明の半導体装置の製造方法は、半導体基板50のメモリセル領域の溝部内に第一のゲート絶縁膜を介して、ワード線を埋め込み形成する工程と、周辺回路領域の前記半導体基板50上に、第二のゲート絶縁膜を介して周辺ゲート電極を形成する工程と、前記半導体基板50の主面上に層間絶縁膜と金属膜とを形成したのちに、前記金属膜をパターニングして、前記メモリセル領域の容量コンタクトパッドと前記周辺回路領域の局所配線127とを同時に形成する工程と、前記局所配線127の下面127a側を露出する開口151を形成したのちに導電体を充填することにより貫通プラグを形成する工程と、を採用する。
【解決手段】本発明の半導体装置の製造方法は、半導体基板50のメモリセル領域の溝部内に第一のゲート絶縁膜を介して、ワード線を埋め込み形成する工程と、周辺回路領域の前記半導体基板50上に、第二のゲート絶縁膜を介して周辺ゲート電極を形成する工程と、前記半導体基板50の主面上に層間絶縁膜と金属膜とを形成したのちに、前記金属膜をパターニングして、前記メモリセル領域の容量コンタクトパッドと前記周辺回路領域の局所配線127とを同時に形成する工程と、前記局所配線127の下面127a側を露出する開口151を形成したのちに導電体を充填することにより貫通プラグを形成する工程と、を採用する。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は半導体装置及びその製造方法、並びにデータ処理システムに関する。
【背景技術】
【0002】
近年、半導体装置の大容量化に伴い、DRAM等の半導体メモリを高密度に実装する技術の開発が進んでいる。限られた実装面積で大容量なメモリを実現する技術として、一つの半導体パッケージにおいて、複数のDRAMを積層搭載し、DRAM間を貫通電極により電気的に接続するものが知られている(特許文献1、2、3)。
また、多数のMOSトランジスタをメモリセル領域に集積させることにより、半導体装置を微細化させる方法も知られているが、隣接するMOSトランジスタ同士の距離も短くなるため、隣接するMOSトランジスタ同士の距離も短くなる。このため、MOSトランジスタのゲート長も短くなり、短チャネル効果の抑制が困難となる。このため、所望のトランジスタ特性が得られなくなってきている。
このような、MOSトランジスタの短チャネル効果の問題を回避するために、半導体基板内に形成した溝にゲート電極が埋め込まれた構成のトレンチゲート型のトランジスタが採用されている(特許文献4)。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開2009−277719号公報
【特許文献2】特開2009−111061号公報
【特許文献3】特開2006−339476号公報
【特許文献4】特開2008−251964号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
従来のトレンチゲート型のトランジスタを用いたDRAM(Dynamic Random Access Memory)のメモリセルでは、ゲート電極の一部が半導体基板の主面より突出した構成となっている。そのため、ゲート電極の上層に設けられた、ビット配線等の配線層と半導体基板との間に設けられたコンタクトプラグの長さを抑えることができない。また、ゲート電極をワード線として用いるとともに、ワード線に交差する方向に配設するビット線から構成されるDRAMにおいては、コンタクトプラグを隣接するワード線同士の間に形成しなければならない。そのため、ワード線同士の間隔の縮小に伴い、コンタクトプラグと半導体基板との接触面積も縮小する。そのため、コンタクトプラグ形成が困難であり、また、コンタクトプラグを介しての接続抵抗が高くなるという問題があった。
また、このように微細なコンタクトプラグ形成の困難さが、DRAMの微細化の大きな障害となっていた。
【0005】
そこで、上記コンタクトプラグの形成を容易にするとともに、MOSトランジスタの短チャネル効果の問題を回避する目的で、ゲート電極として機能するワード線を半導体基板内に形成した溝部に埋め込み、更に、溝部内側のワード線上部を絶縁膜で埋め込んだ構成の埋め込みゲート型MOSトランジスタが検討されている。埋め込みゲート型MOSトランジスタは、ゲート電極(ワード線)が半導体基板内に埋め込まれた構成である。このため、メモリセルを構成する配線として半導体基板表面より上方に位置するものはビット線のみとなる。このため、埋め込みゲート型MOSトランジスタを有する半導体装置の製造方法は、メモリセル形成工程におけるコンタクトプラグの加工の困難さを軽減できる。
【0006】
しかし、周辺回路領域に埋め込みゲート型MOSトランジスタを形成すると、オン電流が低下するという問題が生じる。そのため、新規の構造を有するDRAMとして、メモリセル領域に埋め込みゲート型MOSトランジスタを形成し、周辺回路領域に、従来のプレーナ型ゲート電極を形成することが望ましいとされている。
【0007】
しかし、本願発明者が、上記の新規の構造を有するDRAMに貫通電極を形成する方法について研究したところ、新規の構造を有するDRAMの製造方法と貫通電極の製造方法との整合性が非常に悪いことが明らかになった。たとえば、貫通電極を、特許文献1、2に示される従来の方法で上記の新規の構造を有するDRAMに形成すると、メモリセル領域の形成工程と、周辺回路領域の形成工程との整合性が非常に悪く、従来の貫通電極の製造方法を、上記の新規の構造を有するDRAMの製造方法に適用することができない。これは、上記の新規の構造を有するDRAMの製造方法が複雑であり、従来のDRAMの製造方法と大きく異なるためである。
【0008】
具体的には、例えば、特許文献2に記載の方法では、メモリセルの形成工程を利用して同時に形成した導電体(パッド)を用いて貫通電極の形成を行っている。このような構造を、上述の新規の構造を有するメモリセルと同時に形成することは困難である。また、製造工程を追加してこのような構造を形成することは可能であるが、製造コストが大幅に増加する。このため、上述の新規の構造を有するDRAMの形成方法として、特許文献2に記載の方法は用いることができない。また、特許文献2に記載の方法のように、コンタクトパッドとして導電性ポリシリコンを用いると、接続抵抗が増加して電気特性が低下するといった問題が生じる。
【課題を解決するための手段】
【0009】
本発明の半導体装置の製造方法は、メモリセルを備えたメモリセル領域と前記メモリセル領域を囲むように形成された周辺回路領域とを有する半導体装置の製造方法であって、半導体基板のメモリセル領域に複数の溝部を形成する工程と、前記溝部の内壁を覆う第一のゲート絶縁膜を形成する工程と、前記第一のゲート絶縁膜上にセルゲート電極膜を堆積し、前記溝部内において前記半導体基板の主面よりも前記セルゲート電極膜の上面が下方に位置するように前記セルゲート電極膜の一部を除去する工程と、前記溝部内の前記セルゲート電極膜上に絶縁膜を堆積して前記セルゲート電極膜からなるワード線を埋め込む工程と、前記周辺回路領域の前記半導体基板の主面上に、第二のゲート絶縁膜を介して周辺ゲート電極を形成する工程と、前記半導体基板の前記主面上を覆う層間絶縁膜を形成する工程と、前記層間絶縁膜上に金属膜を形成する工程と、前記金属膜をパターニングして、前記メモリセル領域に配置された容量コンタクトパッドと前記周辺回路領域に配置された局所配線を同時に形成する工程と、前記半導体基板と前記層間絶縁膜とを貫通し前記局所配線の下面側を露出する開口を形成する工程と、前記開口に導電体を充填することにより、前記局所配線に接続する貫通プラグを形成する工程と、を有することを特徴とする。
【発明の効果】
【0010】
本発明の半導体装置の製造方法によれば、層間絶縁膜上に金属膜を形成した後にパターニングすることにより、メモリセル領域の容量コンタクトパッドと前記周辺回路領域の局所配線とを同時に形成できる。また、前記局所配線を露出する開口を形成して、導電体を充填することにより、前記局所配線に直接接続する貫通プラグを容易に形成できる。このため、メモリセル領域の埋め込みゲート型MOSトランジスタと、周辺回路領域のプレーナ型ゲート電極とを同時に形成する製造方法において、製造工程の増加を抑制して、貫通プラグを備えた貫通電極を形成することができる。また、局所配線を開口形成の際のエッチングのストッパーとして用いることにより、局所配線に直接接続する貫通プラグを形成できる。このため、局所配線と貫通プラグとの間の接続抵抗を抑えることができる。
【図面の簡単な説明】
【0011】
【図1】本発明を適用した半導体装置を模式的に示す平面図である。
【図2】本発明方法により形成された半導体装置を備えたメモリセルの配線構造などの一部要素の一例を示す平面図である。
【図3A】本発明を適用した一実施形態である半導体装置を説明するための断面図であって、図2中に示すA−A’線に沿った断面図である。
【図3B】本発明を適用した一実施形態である半導体装置を説明するための断面図であって、図2中に示すB−B’線に沿った断面図である。
【図4】本発明を適用した一実施形態である半導体装置を説明するための断面模式図である。
【図5】本発明を適用した一実施形態である半導体装置の製造方法を説明するための工程断面図である。
【図6】本発明を適用した一実施形態である半導体装置の製造方法を説明するための工程断面図である。
【図7A】本発明を適用した一実施形態である半導体装置を説明するための断面図であって、図2中に示すA−A’線に沿った断面図である。
【図7B】本発明を適用した一実施形態である半導体装置を説明するための断面図であって、図2中に示すB−B’線に沿った断面図である。
【図8】本発明を適用した一実施形態である半導体装置の製造方法を説明するための工程断面図である。
【図9A】本発明を適用した一実施形態である半導体装置を説明するための断面図であって、図2中に示すA−A’線に沿った断面図である。
【図9B】本発明を適用した一実施形態である半導体装置を説明するための断面図であって、図2中に示すB−B’線に沿った断面図である。
【図10】本発明を適用した一実施形態である半導体装置の製造方法を説明するための工程断面図である。
【図11A】本発明を適用した一実施形態である半導体装置を説明するための断面図であって、図2中に示すA−A’線に沿った断面図である。
【図11B】本発明を適用した一実施形態である半導体装置を説明するための断面図であって、図2中に示すB−B’線に沿った断面図である。
【図12】本発明を適用した一実施形態である半導体装置の製造方法を説明するための工程断面図である。
【図13】本発明を適用した一実施形態である半導体装置の製造方法を説明するための工程断面図である。
【図14A】本発明を適用した一実施形態である半導体装置を説明するための断面図であって、図2中に示すA−A’線に沿った断面図である。
【図14B】本発明を適用した一実施形態である半導体装置を説明するための断面図であって、図2中に示すB−B’線に沿った断面図である。
【図15】本発明を適用した一実施形態である半導体装置の製造方法を説明するための工程断面図である。
【図16A】本発明を適用した一実施形態である半導体装置を説明するための断面図であって、図2中に示すA−A’線に沿った断面図である。
【図16B】本発明を適用した一実施形態である半導体装置を説明するための断面図であって、図2中に示すB−B’線に沿った断面図である。
【図17】本発明を適用した一実施形態である半導体装置の製造方法を説明するための工程断面図である。
【図18A】本発明を適用した一実施形態である半導体装置を説明するための断面図であって、図2中に示すA−A’線に沿った断面図である。
【図18B】本発明を適用した一実施形態である半導体装置を説明するための断面図であって、図2中に示すB−B’線に沿った断面図である。
【図19】本発明を適用した一実施形態である半導体装置の製造方法を説明するための工程断面図である。
【図20A】本発明を適用した一実施形態である半導体装置を説明するための断面図であって、図2中に示すA−A’線に沿った断面図である。
【図20B】本発明を適用した一実施形態である半導体装置を説明するための断面図であって、図2中に示すB−B’線に沿った断面図である。
【図21A】本発明を適用した一実施形態である半導体装置を説明するための断面図であって、図2中に示すA−A’線に沿った断面図である。
【図21B】本発明を適用した一実施形態である半導体装置を説明するための断面図であって、図2中に示すB−B’線に沿った断面図である。
【図22】本発明を適用した一実施形態である半導体装置の製造方法を説明するための工程断面図である。
【図23A】本発明を適用した一実施形態である半導体装置を説明するための断面図であって、図2中に示すA−A’線に沿った断面図である。
【図23B】本発明を適用した一実施形態である半導体装置を説明するための断面図であって、図2中に示すB−B’線に沿った断面図である。
【図24A】本発明を適用した一実施形態である半導体装置を説明するための断面図であって、図2中に示すA−A’線に沿った断面図である。
【図24B】本発明を適用した一実施形態である半導体装置を説明するための断面図であって、図2中に示すB−B’線に沿った断面図である。
【図25】本発明を適用した一実施形態である半導体装置の製造方法を説明するための工程断面図である。
【図26】本発明を適用した一実施形態である半導体装置の製造方法を説明するための工程断面図である。
【図27A】本発明を適用した一実施形態である半導体装置を説明するための断面図であって、図2中に示すA−A’線に沿った断面図である。
【図27B】本発明を適用した一実施形態である半導体装置を説明するための断面図であって、図2中に示すB−B’線に沿った断面図である。
【図28】本発明を適用した一実施形態である半導体装置の製造方法を説明するための工程断面図である。
【図29A】本発明を適用した一実施形態である半導体装置を説明するための断面図であって、図2中に示すA−A’線に沿った断面図である。
【図29B】本発明を適用した一実施形態である半導体装置を説明するための断面図であって、図2中に示すB−B’線に沿った断面図である。
【図30】本発明を適用した一実施形態である半導体装置の製造方法を説明するための工程断面図である。
【図31A】本発明を適用した一実施形態である半導体装置を説明するための断面図であって、図2中に示すA−A’線に沿った断面図である。
【図31B】本発明を適用した一実施形態である半導体装置を説明するための断面図であって、図2中に示すB−B’線に沿った断面図である。
【図32】本発明を適用した一実施形態である半導体装置の製造方法を説明するための工程断面図である。
【図33A】本発明を適用した一実施形態である半導体装置を説明するための断面図であって、図2中に示すA−A’線に沿った断面図である。
【図33B】本発明を適用した一実施形態である半導体装置を説明するための断面図であって、図2中に示すB−B’線に沿った断面図である。
【図34】本発明を適用した一実施形態である半導体装置の製造方法を説明するための工程断面図である。
【図35】本発明を適用した一実施形態である半導体装置の製造方法を説明するための工程断面図である。
【図36A】本発明を適用した一実施形態である半導体装置を説明するための断面図であって、図2中に示すA−A’線に沿った断面図である。
【図36B】本発明を適用した一実施形態である半導体装置を説明するための断面図であって、図2中に示すB−B’線に沿った断面図である。
【図37】本発明を適用した一実施形態である半導体装置の製造方法を説明するための工程断面図である。
【図38A】本発明を適用した一実施形態である半導体装置を説明するための断面図であって、図2中に示すA−A’線に沿った断面図である。
【図38B】本発明を適用した一実施形態である半導体装置を説明するための断面図であって、図2中に示すB−B’線に沿った断面図である。
【図39】本発明を適用した一実施形態である半導体装置の製造方法を説明するための工程断面図である。
【図40A】本発明を適用した一実施形態である半導体装置を説明するための断面図であって、図2中に示すA−A’線に沿った断面図である。
【図40B】本発明を適用した一実施形態である半導体装置を説明するための断面図であって、図2中に示すB−B’線に沿った断面図である。
【図41A】本発明を適用した一実施形態である半導体装置を説明するための断面図であって、図2中に示すA−A’線に沿った断面図である。
【図41B】本発明を適用した一実施形態である半導体装置を説明するための断面図であって、図2中に示すB−B’線に沿った断面図である。
【図42】本発明を適用した一実施形態である半導体装置の製造方法を説明するための工程断面図である。
【図43A】本発明を適用した一実施形態である半導体装置を説明するための断面図であって、図2中に示すA−A’線に沿った断面図である。
【図43B】本発明を適用した一実施形態である半導体装置を説明するための断面図であって、図2中に示すB−B’線に沿った断面図である。
【図44A】本発明を適用した一実施形態である半導体装置を説明するための断面図であって、図2中に示すA−A’線に沿った断面図である。
【図44B】本発明を適用した一実施形態である半導体装置を説明するための断面図であって、図2中に示すB−B’線に沿った断面図である。
【図45】本発明を適用した一実施形態である半導体装置の製造方法を説明するための工程断面図である。
【図46A】本発明を適用した一実施形態である半導体装置を説明するための断面図であって、図2中に示すA−A’線に沿った断面図である。
【図46B】本発明を適用した一実施形態である半導体装置を説明するための断面図であって、図2中に示すB−B’線に沿った断面図である。
【図47】本発明を適用した一実施形態である半導体装置の製造方法を説明するための工程断面図である。
【図48A】本発明を適用した一実施形態である半導体装置を説明するための断面図であって、図2中に示すA−A’線に沿った断面図である。
【図48B】本発明を適用した一実施形態である半導体装置を説明するための断面図であって、図2中に示すB−B’線に沿った断面図である。
【図49A】本発明を適用した一実施形態である半導体装置を説明するための断面図であって、図2中に示すA−A’線に沿った断面図である。
【図49B】本発明を適用した一実施形態である半導体装置を説明するための断面図であって、図2中に示すB−B’線に沿った断面図である。
【図50A】本発明を適用した一実施形態である半導体装置を説明するための断面図であって、図2中に示すA−A’線に沿った断面図である。
【図50B】本発明を適用した一実施形態である半導体装置を説明するための断面図であって、図2中に示すB−B’線に沿った断面図である。
【図51】本発明を適用した一実施形態である半導体装置の製造方法を説明するための工程断面図である。
【図52A】本発明を適用した一実施形態である半導体装置を説明するための断面図であって、図2中に示すA−A’線に沿った断面図である。
【図52B】本発明を適用した一実施形態である半導体装置を説明するための断面図であって、図2中に示すB−B’線に沿った断面図である。
【図53】本発明を適用した一実施形態である半導体装置の製造方法を説明するための工程断面図である。
【図54A】本発明を適用した一実施形態である半導体装置を説明するための断面図であって、図2中に示すA−A’線に沿った断面図である。
【図54B】本発明を適用した一実施形態である半導体装置を説明するための断面図であって、図2中に示すB−B’線に沿った断面図である。
【図55】本発明を適用した一実施形態である半導体装置の製造方法を説明するための工程断面図である。
【図56】本発明を適用した一実施形態である半導体装置の製造方法を説明するための工程断面図である。
【図57】本発明を適用した一実施形態である半導体装置の製造方法を説明するための工程断面図である。
【図58】本発明を適用した一実施形態である半導体装置の製造方法を説明するための工程断面図である。
【図59】本発明を適用した一実施形態である半導体装置の製造方法を説明するための工程断面図である。
【図60】本発明のDRAMを適用した一実施形態であるパッケージを説明するための断面模式図である。
【図61】本発明のDRAMを適用した一実施形態であるパッケージを説明するための断面模式図である。
【図62】本発明のDRAMを適用した一実施形態であるデータ処理システムを説明するための概略構成図である。
【発明を実施するための形態】
【0012】
以下、本発明の半導体装置100について図面を参照にして説明する。なお、以下の説明において参照する図面は、特徴をわかりやすくするために便宜上特徴となる部分を拡大して示している場合があり、各構成要素の寸法比率などは実際と同じであるとは限らない。また、以下の説明において例示される原料、寸法等は一例であって、本発明はそれらに限定されるものではなく、その要旨を変更しない範囲で適宜変更して実施することが可能である。
【0013】
はじめに、図1を用いて、本発明の実施の形態に係る半導体装置(DRAM)100の一例である半導体チップの概略構成について説明する。図1は、半導体装置100のメモリセル領域101と、周辺回路領域102の位置関係を説明するための平面図であるため、半導体装置100を構成する具体的な構成要素の図示を省略する。
【0014】
図1に示すように、半導体装置100には、メモリセル領域101と、メモリセル領域101を囲むように形成された周辺回路領域102と、周辺回路領域102に設けられた貫通電極200と、から概略構成されている。
【0015】
メモリセル領域101は、後述するMOSトランジスタおよびキャパシタを含む複数のメモリセルが所定の規則に従って配列されている領域である。
周辺回路領域102は、たとえば半導体チップ外部への入出力回路等の回路ブロックが配置される領域であり、具体的には、図示しないセンスアンプ回路、ワード線の駆動回路、デコーダ回路、半導体チップ外部への入出力回路等を含む、メモリセルアレイ以外の回路ブロックが設けられている。また、周辺回路領域102は、各メモリセル領域101を囲むように形成されている。
【0016】
また、周辺回路領域102の一部の領域には、複数の貫通電極(TSV:Through Silicon Via)200が配置されている。貫通電極200は、積層された複数の半導体装置(半導体チップ)100を互いに電気的に接続させるための電極であり、半導体装置100を貫通して、一端側および他端側に接続用のバンプ(突起電極)を備えている。この構成により、積層された複数の隣接する半導体装置100のバンプ同士が接続し、半導体装置100同士は互いに電気的に接続される。
このような構成により、半導体装置100は、DRAM(Dynamic Random Access Memory)をとして機能する。
【0017】
次いで、上記メモリセル領域101の構成について図2を用いて説明する。図2は、半導体装置100のメモリセル領域101を示す平面図である。なお、本実施形態の半導体装置100は、図2に示すように、6F2セル配置(Fは最小加工寸法)とされている。
半導体装置100のメモリセル領域には、素子分離領域4に区画された帯状の複数の活性領域Kが、所定の間隔で形成されている。また、活性領域Kは後述する半導体基板50の表面に形成され、各第一のワード線9と各ビット配線15の延在方向に対し所定の角度で傾斜するように延在している。なお、活性領域Kの平面形状や整列方向は、図2に示すものに限定されない。
【0018】
また、ゲート電極として機能する第一のワード線9と、素子分離用の第二のワード線13が、活性領域Kを縦断するように、所定方向(図2中に示すY方向)に所定の間隔で埋め込み形成されている。また、複数の第一のワード線9は、Y方向に延在しつつ、互いにX方向に離間した状態で形成されている。また、本実施形態の構造では、図2に示すように、2本の第一のワード線9と1本の第二のワード線13とがこの順で交互にX方向に配列されている。また、第一のワード線9と活性領域Kとが交差する領域に、それぞれメモリセルが形成されている。
【0019】
また、複数のビット線15が、第一のワード線9及び第二のワード線13と直交する方向(図2中に示すX方向)に、所定の間隔で配置されている。
また、ビット配線接続領域16が、各ビット配線15の下方に位置する活性領域Kの部分に区画形成されている。
【0020】
また、容量コンタクトプラグ形成領域17が、Y方向に互いに隣接するビット配線15同士の間で、かつ、X方向に隣接する前記第一のワード線9と第二のワード線13との間の領域のうち領域Kと重なる部分に区画形成されている。また、容量コンタクトプラグ形成領域17は、平面視において、第一のワード線9の一部と、素子分離領域4の一部と、活性領域Kの一部に跨っている。
【0021】
また、詳述する容量コンタクトパッド18が、容量コンタクトプラグ形成領域17に対し、Y方向に沿って互い違いの位置に形成されている。容量コンタクトパッド18は、ビット配線15同士の間に配置されているが、Y方向に沿って1つおきに第一のワード線9上にその中心部を配置するか、Y方向に沿って1つおきに第一のワード線9の側方上方にその中心部を配置するかの、いずれかの位置を繰り返すように互い違いに配置されている。
【0022】
また、メモリセル領域全体には、複数のメモリセルが形成されており、個々のメモリセルには、それぞれキャパシタ素子(図示略)が設けられている。それらの容量コンタクトプラグ19は、図2に示すように、互いに重ならないように、メモリセル領域内に所定の間隔で配置されている。
【0023】
容量コンタクトプラグ19の平面視形状はたとえば矩形状であり、平面視において、容量コンタクトプラグ形成領域17の一部と、第一のワード線9の一部と、STI領域の一部と、活性領域Kの一部に跨って形成されている。また、容量コンタクトプラグ19の一部分は、各第一のワード線9上に位置している。また、容量コンタクトプラグ19の他の部分は、隣接するビット配線15同士の間の領域であって第一のワード線9と第二のワード線13との間の上方に配置され、後述するキャパシタ47に個々に接続されている。
【0024】
次に、図3を用いて、本実施形態の半導体装置100を構成するメモリセルについて説明する。図3は半導体装置100の部分断面構造であり、図3Aには図2のA−A’線に沿う断面構造を示し、図3Bには図2のB−B’線に沿う断面構造を示す。本実施形態のメモリセルは、トランジスタ形成層1とキャパシタ形成層2と配線形成層3から概略構成されている。
【0025】
トランジスタ形成層1は埋め込みゲート型MOSトランジスタ(セルトランジスタ)Tr1が形成された領域であり、半導体基板50と、セルトランジスタTr1と、ビット配線15と、容量コンタクトプラグ19とが形成されている。
【0026】
半導体基板50は、たとえばP型のシリコン基板からなり、その表面(一面)に、活性領域Kと素子分離領域4が形成されている。また、素子分離領域4は、素子分離溝4Aの内面を覆うように形成された窒化シリコン膜からなるSTI素子分離膜7Aと、素子分離溝4Aの内側を埋めるように形成された酸化シリコン膜(SiO2)からなる素子分離絶縁膜6と、から構成されている。
【0027】
活性領域Kは素子分離領域4により区画形成され、ライン状に延在している。このため、従来の半導体装置の島状の孤立パターンとして形成された活性領域と異なり、リソグラフィの解像度高く、活性領域の端部の不純物拡散層(ソース・ドレイン領域)を所望の形状に形成できる。
【0028】
第一のワード線9はタングステン(W)等の高融点金属からなり、図2のY方向に延在すると共に、図3BのX方向に所定の間隔で複数配列されている。また、第一のワード線9は、溝部7の底部に、第一のゲート絶縁膜7Aと、窒化チタン(TiN)などからなる内面層8とを介して埋め込み形成されている。また、溝部7と活性領域Kとが重なる領域は、セルトランジスタTr1のチャネル領域として機能する。
【0029】
また、第一のワード線9の上面9aは、半導体基板50の上面50aよりも下方に位置している。また、ライナー膜10および埋込絶縁膜11が、第一のワード線9上を覆うとともに、溝部7を埋め込むように、この順で積層されている。なお、ライナー膜10は埋込絶縁膜11を裏打ちする機能を有し、埋込絶縁膜11の底面および側面を支持している。
【0030】
なお、本実施形態では第一のゲート絶縁膜7Aとライナー膜10の上端の縁は、トレンチ7の開口部に達するように形成されている。また、埋込絶縁膜11の上面と第一のゲート絶縁膜7Aの上端縁とライナー膜10の上端縁がほぼ面一になるように積層されている。
【0031】
また、埋込絶縁膜11としては、CVD法により形成された酸化シリコン膜あるいはSOD膜(Spin On Directrics:ポリシラザン等の塗布系絶縁膜)などの塗布膜からなる固体膜を用いることができる。このような塗布膜を高温水分含有雰囲気でアニールすることにより固体膜として用いることができる。また、ライナー膜10は、膜厚10nm程度で形成されていることが好ましい。ライナー膜10を膜厚10nm程度で形成することにより、エッチングによる侵食を確実に食い止めることができるためである。また、ライナー膜10の材料としては、Si3N4膜などの窒化シリコン膜を用いることができる。
【0032】
また、図3Aに示すように、Y方向に隣接する素子分離溝4A同士の間の領域には、素子分離溝4Aよりも浅いチャネル溝5が形成されている。また、チャネル溝5の内面及びチャネル溝5に隣接する素子分離溝4Aの上面には、第一のゲート絶縁膜7Aおよび内面層8を介して、第一のワード線9と同じ構造の、第二のワード線13が形成されている。
【0033】
また、図3Bに示すように、第一のワード線9と第二のワード線13とは、X方向に所定の間隔を空けて隣接するように配列されている。また、第二のワード線13は、溝部7の底部に、第一のゲート絶縁膜7Aと、内面層8とを介して埋め込み形成されている。
また、第二のワード線13上には、ライナー膜10および埋込絶縁膜11がこの順で積層されている。なお、図3Aに示すこれらの膜と、図3Bに示す膜は、後述する製造方法においてそれぞれ同時に形成されたものである。
【0034】
また、第二のワード線13は、第一のワード線9と同時に形成されたものである。第二のワード線13は、ライン状に形成された活性領域Kにおいて、隣接する各々のセルトランジスタTr1を構成するソース領域およびドレイン領域(図3に示した第二のワード線13の両側に形成される不純物拡散層)を電気的に分離する機能を有するものである。たとえば、第二のワード線13を所定の電位(例えば−0.1V)に固定することで、隣接するメモリセル間を電気的に分離することが可能となる。
【0035】
また、図2に示すように第一のワード線9はY方向に延在しつつX方向に複数離間した状態で形成されているが、本実施形態の構造では図3Bに示すように、2本の第一のワード線9と1本の第二のワード線13とがこの順で交互にX方向に配列されている。
【0036】
図3A、Bをもとに、トランジスタ形成層1について更に説明すると、図3Bに示すように、X方向に隣接する第一のワード線9同士の間に位置する半導体基板50の上面50a側であって前記活性領域Kに相当する領域に、深い方から順に第一の低濃度不純物拡散層21と第二の高濃度不純物拡散層22とが形成されている。また、X方向に隣接する第一のワード線9と第二のワード線13の間に位置する半導体基板50の上面50a側であって前記活性領域Kに相当する領域に深い方から順に、第二の低濃度不純物拡散層23と第二の高濃度不純物拡散層24が形成されている。
【0037】
また、図3Aに示す領域では、第一の層間絶縁膜26が埋込絶縁膜11の上を覆うように形成されている。また、図3Bに示す領域では、半導体基板50の上面50a上、即ち、高濃度不純物拡散層22、24の上と、第一のワード線9とライナー層10と埋込絶縁膜11が埋め込まれた溝部7上を覆うように、第一の層間絶縁膜26が形成されている。
【0038】
また、第一の層間絶縁膜26に対し、図3BのX方向に隣接する溝部7同士の間の領域に、第一のコンタクト開口28が形成されている。また、第一の層間絶縁膜26上に、図2に示すように第一のワード線9と直交する方向に延在するビット配線15が形成されている。これらのビット配線15は、前記第一のコンタクト開口28の部分において、第一のコンタクト開口28の底部側にまで延出形成されている。また、ビット配線15は、埋込絶縁膜11上に一部が重なり、かつ、各第一のコンタクト開口28の下の第一の高濃度不純物拡散層22に接続するように形成されている。従って、第一のコンタクト開口28が形成されている領域において、ビット配線15が存在する部分であって、その下に第一の高濃度不純物拡散層22が存在する領域が、図2で示されるビット配線接続領域16となる。
【0039】
また、ビット配線15は、ポリシリコンからなる底部導電膜30とタングステンなどの高融点金属からなる金属膜31と窒化シリコン膜などの上部絶縁膜32からなる3層構造とされており、図3Bに示すビット配線15の幅方向両側、及び、図3Aに示す第1の層間絶縁膜26の上には、ビット配線15の幅方向両側に位置するように窒化シリコン膜からなる絶縁膜33とライナー膜34とがそれぞれ形成されている。より詳細には、底部導電膜30は、後述する製造方法の説明においても述べるように、リン(P)などの不純物をドープした不純物ドープ型のポリシリコンからなる。
【0040】
また、平面視矩形状の第二のコンタクト開口36が、図2に示すY方向に隣接するビット配線15同士の間の領域であって、かつ、第一のワード線9の上方領域からそれに隣接する第二のワード線13との間の領域にかけて形成されている。また、窒化シリコン膜などのサイドウォール37に囲まれた容量コンタクトプラグ19が、第二のコンタクト開口36の内側に形成されている。
従って、第二のコンタクト開口36内において、活性領域Kと重なっている部分が、図2に示す容量コンタクトプラグ接続領域17に対応している。
【0041】
また、図3Bに示すように、容量コンタクトプラグ19は、ポリシリコンなどからなる底部導電膜40と、CoSiなどからなるシリサイド層41と、タングステンなどの金属膜42と、からなる3層構造とされている。
また、ビット配線15と容量コンタクトプラグ19の上面は、半導体基板50上において、略同一の高さに形成されている。また、半導体基板50上の、ビット配線15と容量コンタクトプラグ19が形成されていない領域においては、埋込絶縁膜43が、ビット配線15と容量コンタクトプラグ19の上面とほぼ同一の高さになるように形成されている。
【0042】
図3A、Bに示すキャパシタ形成層2においては、図2に示したように、平面視形状略円形の容量コンタクトパッド18が、各容量コンタクトプラグ19上に平面視で一部重なるように互い違いに形成されている。また、キャパシタ形成層2はキャパシタを埋設した絶縁層として形成されている。また、各容量コンタクトパッド18は、ストッパー膜45により覆われている。また、第3の層間絶縁膜46がストッパー膜45上に形成されている。また、第3の層間絶縁膜46の内部に、個々のキャパシタ47が、前記容量コンタクトパッド18上にそれぞれ位置するように形成されている。
【0043】
また、図3A、Bに示すように、本実施形態におけるキャパシタ47は、容量コンタクトパッド18と接触するように形成されたカップ型の下部電極47Aと、下部電極47Aの内面から第3の層間絶縁膜46上に延出形成されている容量絶縁膜47Bと、容量絶縁膜47Bの内側において下部電極47Aの内部側を埋めるとともに容量絶縁膜47Bの上面側にまで延出形成された上部電極47Cとによって構成されている。
また、上部電極47Cの上面は、第4の層間絶縁膜48によって覆われている。
【0044】
なお、本実施形態におけるキャパシタ47の構造は一例であって、本実施形態の構造の他、クラウン型やペデスタル型(ピラー型)などのようなDRAMのメモリセルに一般的に適用されている他のキャパシタ構造を配置しても良い。
【0045】
配線形成層3は、金属配線層を埋設した絶縁層としてキャパシタ形成層2上に設けられている。本実施形態では、3層の金属配線として、第1配線106、第2配線109、第3配線112が設けられている。
【0046】
第1配線106は、第4の層間絶縁膜48上に形成されている。また、第1配線106と第4の層間絶縁膜48上を覆うように第5の層間絶縁膜107が形成されている。また、第2配線109が、第5の層間絶縁膜107上に形成されている。また、第6の層間絶縁膜110が、第2配線109と第5の層間絶縁膜107上を覆うように形成されている。また、第3配線112が、第6の層間絶縁膜110上に形成されている。また、保護膜113が、第3配線112と第6の層間絶縁膜110を覆うように形成されている。
【0047】
次いで、本実施形態の半導体装置100を構成する周辺回路領域について、図4を用いて説明する。図4に示すように、本実施形態の半導体装置100の周辺回路領域は、トランジスタ形成層1と、キャパシタ形成層2と、配線形成層3と、から概略構成されている。また、周辺回路領域には、貫通電極形成領域Tと素子形成領域Dが設けられている。素子形成領域Dは、所定の動作を行う回路が形成された領域であり、MOSトランジスタ等の素子が配置される。また、貫通電極形成領域Tは、貫通電極200が形成される領域である。貫通電極200は、貫通プラグV、局所配線127、局所コンタクトプラグ130、第1配線106、第1コンタクトプラグ131、第2配線109、第2コンタクトプラグ132、第3配線112および表面バンプ140からなり、トランジスタ形成層1と、キャパシタ形成層2および配線形成層3を貫通するように形成されている。
以下、各構成について説明するが、メモリセル領域と同様の構成については、詳細な説明を省略する。
【0048】
トランジスタ形成層1の半導体基板50上には、第一のMOSトランジスタTr2と、第一のMOSトランジスタTr2と異なる導電型の第二のMOSトランジスタTr3とが形成されている。以下、各構成について説明する。
【0049】
半導体基板50は、たとえば50μmの膜厚のP型のシリコン基板から構成されている。また、半導体基板50の下面50b側は、200〜400nmの膜厚の窒化シリコン膜からなる裏面絶縁膜150で覆われている。また裏面絶縁膜150は、貫通プラグV等から半導体基板50内部への銅の拡散を防止する機能を有している。
また、半導体基板50の上面50a側に、素子分離領域である酸化シリコン膜57が埋め込み形成され、活性領域Kを区画している。
【0050】
第一のMOSトランジスタTr2はプレーナ型のPチャネル型トランジスタであり、第一のゲート電極120aを有している。
第一のゲート電極120aは、活性領域K上に、第二のゲート絶縁膜60aを介して形成されている。また、第一のゲート電極120aは、第2ゲートポリシリ膜116(後述する底部導電膜とメモリセル領域の第1ゲートポリシリ膜115とが一体化した膜)、金属膜79および窒化シリコン膜80との積層体から構成されている。また、活性領域Kの上面近傍の、第一のゲート電極120aと第二のゲート絶縁膜60aを介して接する領域は、第一のMOSトランジスタTr2のチャネル領域として機能する。
また、窒化シリコン膜からなる窒化膜サイドウォール121が、第一のゲート電極120aの側面に形成されている。
【0051】
また、N型不純物(リン等)が拡散された第一の不純物拡散層114が、活性領域Kの第一のMOSトランジスタTr2が配置される領域に形成されている。また、第一の不純物拡散層114はN型ウェルとして機能する。
また、第一のゲート電極120a周囲の第一の不純物拡散層114内に、P型の第二の不純物拡散層122が形成されている。第二の不純物拡散層122は第一のMOSトランジスタTr2のソース・ドレイン領域として機能する。
【0052】
第二のMOSトランジスタTr3はプレーナ型のNチャネル型トランジスタであり、第一のゲート電極120aと異なる導電型の第一のゲート電極120bを有している。
第一のゲート電極120bは、活性領域K上に、第三のゲート絶縁膜60bを介して形成されている。また、活性領域Kの上面近傍の、第一のゲート電極120bと第三のゲート絶縁膜60bを介して接する領域は、第一のゲート電極120bのチャネル領域として機能する。また、窒化シリコン膜からなる窒化膜サイドウォール121が、第一のゲート電極120bの側面に形成されている。
【0053】
また、第一のゲート電極120b周囲の活性領域K内に、N型の第三の不純物拡散層123が形成されている。第三の不純物拡散層123は第二のMOSトランジスタTr3のソース・ドレイン領域として機能する。
【0054】
また、10〜20nmの膜厚の窒化シリコン膜等からなるライナー膜83が、半導体基板50の上面50a側と、第一のゲート電極120aと、第一のゲート電極120bとを覆うように形成されている。また、ライナー膜83の一面側を覆うように、堆積膜85と第二の層間絶縁膜86とが積層されている。
また、シリサイド層125と金属膜93とからなる複数の周辺コンタクトプラグ126が、堆積膜85および第二の層間絶縁膜86を貫通するように形成されている。また、周辺コンタクトプラグ126は、第二の不純物拡散層122および第三の不純物拡散層123にそれぞれ接続されている。
【0055】
シード膜161、銅バンプ162および金属膜163からなる貫通プラグVは、開口151内を充填するように形成されている。開口151は、貫通電極形成領域Tの裏面絶縁膜150、半導体基板50、ライナー膜83、堆積膜85および第二の層間絶縁膜86を貫通するように形成されている。この貫通プラグVのうち、裏面絶縁膜150の他面側から突出する部分を、第二バンプ160とする。
【0056】
シード膜161は、チタン(Ti)膜上に銅を積層した積層膜からなり、開口151の内壁面および裏面絶縁膜150下面側を覆うように形成されている。
銅バンプ162は、シード膜161を介して開口151内を充填するように形成されている。また、金属膜163は、膜厚2〜4μm程度の、Au/Ni膜の積層膜からなり、第二バンプ160の下面側を覆うように形成されている。
【0057】
部材118は、窒化シリコン膜118aと、SiO2からなる酸化シリコン膜118bと、からなり、半導体基板50を貫通するように形成されている。また、部材118の平面視形状はリング状であり、貫通プラグVの側面を囲むように形成されている。このような構成により、隣接する貫通電極200同士の絶縁性が、部材118により確保される。また、貫通電極200と、貫通電極200に隣接する素子形成領域Dとの間の絶縁性も、部材118により確保される。
【0058】
キャパシタ形成層2は、局所配線127と、ストッパー膜97と、第3の層間絶縁膜98と、第4の層間絶縁膜105と、局所コンタクトプラグ130と、から概略構成されている。
【0059】
局所配線127は、メモリセル領域の容量コンタクトパッド18と同時に、同じ金属膜から形成されたものであり、第二の層間絶縁膜86上に形成されている。
また、局所配線127は、貫通プラグVおよび周辺コンタクトプラグ126に、それぞれ直接接続されている。また、局所配線127は素子形成領域Dにおいても、各MOSトランジスタ(第一のMOSトランジスタTr2、第二のMOSトランジスタTr3)に接続している。
【0060】
また、局所配線127上面を覆うように、窒化シリコン膜からなるストッパー膜97と、1〜2μm程度の膜厚の酸化シリコン膜等からなる第3の層間絶縁膜98とが、この順で積層されている。また、酸化シリコン膜等からなる第4の層間絶縁膜105(48)が、第3の層間絶縁膜98を覆うように形成されている。
また、タングステン等の金属膜からなる複数の局所配線127が、第4の層間絶縁膜105、第3の層間絶縁膜98およびストッパー膜97を貫通するように形成されている。また、局所配線127は、素子形成領域Dおよび貫通電極形成領域Tの各局所配線127に接続されている。
【0061】
配線形成層3は、キャパシタ形成層2上に設けられている。本実施形態では、3層の金属配線として、第1配線106、第2配線109、第3配線112が設けられている。
第1配線106は、第4の層間絶縁膜105上に形成されている。また、第1配線106と第4の層間絶縁膜105上を覆うように第5の層間絶縁膜107が形成されている。また、タングステン等の金属膜からなる第1コンタクトプラグ131が、第5の層間絶縁膜107を貫通し、かつ、第1配線106に接続するように形成されている。
【0062】
また、第2配線109が、第5の層間絶縁膜107上に形成されている。また、第6の層間絶縁膜110が、第2配線109と第5の層間絶縁膜107上を覆うように形成されている。また、タングステン等の金属膜からなる第2コンタクトプラグ132が、貫通電極形成領域Tの第6の層間絶縁膜110を貫通し、かつ、第2配線109に接続するように形成されている。
【0063】
また、第3配線112が、第6の層間絶縁膜110上に形成されている。また、保護膜113が、第3配線112と第6の層間絶縁膜110を覆うように形成されている。
【0064】
また、第一バンプ140が、貫通電極形成領域Tの保護膜113を貫通し、第3配線112の一面側(上面側)と接続するように形成されている。また、第一バンプ140は、シード膜141、銅バンプ142および表面金属膜143から構成されている。シード膜141は、たとえばチタン(Ti)膜上に銅を積層した積層膜からなり、第一バンプ140の他面側(下面側)を覆うように形成されている。また、銅バンプ142は、高さ(膜厚)10〜12μm程度であり、保護膜113の一面側から突出するように形成されている。また、表面金属膜143は、たとえば膜厚2〜4μmのスズと銀の合金膜(Sn−Ag膜)からなり、銅バンプ142の一面側を覆うように形成されている。
【0065】
このような構成により、第一バンプ140は、複数の半導体チップを積層する際に、隣接する半導体チップに設けられた第二バンプ160と接合される。
【0066】
なお、貫通電極200は、第一バンプ140と第二バンプ160間を接続させる構成であれば、素子形成領域Dに形成したMOSトランジスタと電気的に接続する図示しない内部配線を有する構成であってもかまわない。この場合、内部配線として、局所配線127、第1配線106、第2配線109または第3配線112のいずれかを用いることができる。また、必要に応じて、局所コンタクトプラグ130、第1コンタクトプラグ131または第2コンタクトプラグ132のいずれかを削除して、第一バンプ140と第二バンプ160間が電気的に接続されていない電極を形成してもかまわない。
【0067】
本実施形態の半導体装置100によれば、周辺回路領域の局所配線127が、メモリセル領域の容量コンタクトパッド96と同じ材料である金属膜から形成されたものであるため、貫通電極200の電気抵抗を抑えることができる。また、貫通プラグVが局所配線127に直接接続されるため、貫通電極200の電気抵抗を抑えることができる。また、貫通プラグVが、導電性の高いシード膜161および銅バンプ162から構成されることにより、高い導電性を確保することができる。
【0068】
以上により、埋め込みゲート型MOSトランジスタを有する、微細な半導体装置100であっても、良好な電気特性を実現できる。このため、集積度が高く、大容量のデータ記憶に対応した半導体装置100を実現することができる。
【0069】
また、部材118が、貫通プラグVの側面を囲むように形成されていることにより、隣接する貫通電極200同士の絶縁性を確保できる。また、貫通電極200と、貫通電極200に隣接する素子形成領域Dとの間の絶縁性を確保することができる。このため、微細な半導体装置100であっても、電気特性の低下を防ぐことができる。
【0070】
また、半導体基板50の他面側と、第二バンプ160との間に窒化シリコン膜からなる200〜400nmの膜厚の裏面絶縁膜150が形成されていることにより、銅が第二バンプ160および貫通プラグVから半導体基板50内へ拡散することを防止できる。このため、半導体装置100の素子特性の低下を防ぐことができる。
【0071】
以下、本発明の半導体装置の製造方法について図面を参照にして説明する。まず、図1〜図4に示す半導体装置100の製造方法の一例について、図5〜図59に基づいて説明する。なお、メモリセル領域と周辺回路領域は、特に指定した場合を除いて同時に形成されるものとする。また、メモリセル領域と周辺回路領域の断面図では、異なる縮尺で記載されている。また、メモリセル領域の断面図において、それぞれの図Aは図2のA−A‘線に沿う部分の断面構造を示し、それぞれの図Bは図2のB−B’線に沿う部分の断面構造を示す。
【0072】
はじめに、図5に示すように、周辺回路領域に第一の溝111を形成する。
まず、P型のシリコン(Si)からなる半導体基板50を用意する。なお、ここで用いる半導体基板50は、MOSトランジスタを形成するべき領域に予めイオン注入によってP型ウエルを形成した半導体基板を用いても良い。
【0073】
次いで、フォトリソグラフィ技術およびドライエッチング技術を用いて、貫通電極形成領域Tの半導体基板50のパターニングを行い、第一の溝111を形成する。第一の溝111は、例えば半導体基板50を平面視した場合に、後に形成する貫通プラグVの側面を囲むように、たとえば筒状に形成する。
また、第一の溝111の深さは、最終的に形成する半導体チップの所望の厚さに応じて設定すればよい。本実施形態ではたとえば50μmの深さの第一の溝111を形成する。
【0074】
次いで、図6に示すように、周辺回路領域に部材118を形成する。
まず、第一の溝111の内壁を覆うように窒化シリコン膜118aを形成する。このとき、窒化シリコン膜118aが第一の溝111を完全に充填しないように、窒化シリコン膜118aの形成条件を調整する。
【0075】
次いで、第一の溝111内を充填するように、SiO2からなる酸化シリコン膜118bを堆積する。次いで、半導体基板50上の窒化シリコン膜118aおよび酸化シリコン膜118bをエッチングによって除去する。このエッチングにより、第一の溝111内にのみ窒化シリコン膜118aおよび酸化シリコン膜118bが残存し、部材118が形成される。
このとき、周辺回路領域の部材118が形成されている場所以外と、メモリセル領域では、半導体基板50の上面(シリコン面)50aが露出している。
【0076】
次いで、図7A、Bに示すように、メモリセル領域に、活性領域Kを区画するための素子分離溝53を形成する。まず、メモリセル領域および周辺回路領域の半導体基板50の上面50aを覆うように、酸化シリコン膜51と、マスク用の窒化シリコン膜(Si3N4膜)52とを順次積層する。
【0077】
次いで、図7Aに示すように、フォトリソグラフィ技術およびドライエッチング技術を用いて、窒化シリコン膜52をパターニングする。次いで前記窒化シリコン膜52をマスクにして、酸化シリコン膜51と半導体基板50とをエッチングする。次いで、素子分離溝(トレンチ)53を形成する。素子分離溝53は、例えば半導体基板50を平面視した場合に、図2の帯状の活性領域Kの両側を挟むように所定の方向に延在するライン状のパターン溝として形成される。このとき、活性領域Kとなる領域の上面50aは窒化シリコン膜52で覆われている。
【0078】
この素子分離溝53の形成と同時に、図8に示すように、窒化シリコン膜52をマスクにして、周辺回路領域の酸化シリコン膜51と半導体基板50とをエッチングする。このエッチングにより、周辺回路領域の半導体基板50に素子分離溝117が形成される。
素子分離溝117は、後述するMOSトランジスタ(第一のMOSトランジスタTr2、第二のMOSトランジスタTr3)の形成領域を区画するように形成する。このときMOSトランジスタの形成領域となる領域は、マスク用の窒化シリコン膜52で覆われた状態となる。
【0079】
次いで、図9A、B、図10に示すように、熱酸化法によって、半導体基板50の表面および素子分離溝117の内壁面を覆うように、酸化シリコン膜55を形成する。このとき、素子分離溝117の内部が、窒化シリコン膜55によって完全に充填されないように、酸化シリコン膜55の形成条件を調整する。
【0080】
次いで、図9A、Bに示すように、窒化シリコン膜56aを、メモリセル領域の素子分離溝53の内部を完全に充填するように堆積する。次いで、ウェットエッチングを行い、素子分離溝53内部の下部側にのみ窒化シリコン膜56aを残存させる。このエッチングにより、半導体基板50の上面50aより若干低い位置まで充填された窒化シリコン膜56aからなる素子分離絶縁膜56が形成される。ここで、素子分離溝53の幅をW1とする。
このとき、図10に示すように、周辺回路領域の素子分離溝117が、図7に示すメモリセル領域の素子分離溝53の幅W1よりも十分広い幅W2となるように形成する。
【0081】
次いで、図11A、B、図12に示すように、CVD法によって、酸化シリコン膜57を、メモリセル領域の素子分離溝53の内部(素子分離絶縁膜56の上方)と、周辺回路領域の素子分離溝117の内側とを充填するように堆積する。
次いで、図11A、Bに示すように、マスク用の窒化シリコン膜52が露出するまでCMP(Chemical Mechanical Polishing)処理を行い、酸化シリコン膜57の表面を平坦化する。
このCMP処理により、図12に示すように周辺回路領域においても酸化シリコン膜57の表面が平坦化され、素子分離溝117の内部に酸化シリコン膜57が残留する。この素子分離溝117の内部に残留した酸化シリコン膜57を、素子分離57aとする。
【0082】
次いで、図13に示すように、第一の不純物拡散層114を、素子形成領域Dの活性領域Kの表層部に形成する。
まず、ウェットエッチングによって、酸化シリコン膜57の一部およびマスク用の窒化シリコン膜52を除去する。このとき、酸化シリコン膜57(素子分離57a)の上面を、酸化シリコン膜51の上面の位置と概略同等の高さになるようにエッチング条件を調整する。なお、以降の周辺回路領域の断面図においては、簡略化のため、素子分離溝117の内部には酸化シリコン膜57のみを記載する。
【0083】
次いで、図示しないフォトレジスト膜をマスクとして、半導体基板50の表面にN型不純物(リン等)をイオン注入し、素子形成領域Dの一部に、第一の不純物拡散層114を形成する。この第一の不純物拡散層114は、後の工程でPチャネル型のMOSトランジスタが配置される領域である。このとき、周辺回路領域の第一の不純物拡散層114以外の領域、および、メモリセル領域にホウ素B等のP型不純物をイオン注入することにより、P型の不純物拡散層を形成してもかまわない。
【0084】
次いで、図14A、B、図15に示すように、第1ゲートポリシリ膜115を形成する。
まず、ウェットエッチングによって、メモリセル領域および周辺回路領域の半導体基板50表面の酸化シリコン膜51を除去して、半導体基板50の上面50aを露出させる。このエッチングにより、メモリセル領域にSTI(Shallow Trench Isolation)構造のライン状の素子分離領域58が形成される。
次いで、熱酸化法により半導体基板50の上面50aを覆うようにゲート絶縁膜60を形成する。このゲート絶縁膜60は、周辺回路領域に配置されるMOSトランジスタ(第一のMOSトランジスタTr2、第二のMOSトランジスタTr3)のゲート絶縁膜として機能する。
【0085】
次いで、CVD法により、20〜30nm程度の膜厚のノンドープポリシリコン膜からなる第1ゲートポリシリ膜115を、ゲート絶縁膜60を覆うように形成する。
次いで、図14A、Bに示すように、周辺回路領域を図示しないフォトレジスト膜(図示せず)で覆い、メモリセル領域に低濃度のN型不純物としてリンをイオン注入する。これにより、N型の低濃度不純物拡散層61がメモリセル領域に形成される。このとき、イオン注入のドーズ量としては、たとえば5×1012〜1×1013atoms/cm2の範囲を例示できる。この低濃度不純物拡散層61は、メモリセル領域に配置されるセルトランジスタのソース・ドレイン領域として機能する。
【0086】
次いで、図17に示すように、CVD法により、20〜30nm程度の膜厚のノンドープポリシリコン膜からなる第1ゲートポリシリ膜115を、周辺回路領域のゲート絶縁膜60を覆うように形成する。
次いで、周辺回路領域を図示しないフォトレジスト膜(図示せず)で覆い、図16A、Bに示すように、メモリセル領域の活性領域Kの表層部に、低濃度のN型不純物としてリンをイオン注入する。このイオン注入により、活性領域Kの表層部にN型の低濃度不純物拡散層61が形成される。このイオン注入の際のイオンのドーズ量としては、たとえば5×1012〜1×1013atoms/cm2の範囲を例示できる。この低濃度不純物拡散層61は、メモリセル領域に配置される埋め込みゲート型MOSトランジスタ(セルトランジスタTr1)のソース・ドレイン領域として機能する。
【0087】
次いで、図17に示すように、周辺回路領域を図示しないフォトレジスト膜でマスクしてドライエッチングを行い、メモリセル領域上の第1ゲートポリシリ膜115を除去する。
次いで周辺回路領域およびメモリセル領域に、マスク用の窒化シリコン膜62および、カーボン膜(アモルファス・カーボン膜)63を順次堆積する。次いで、図14A、Bに示すように、前記窒化シリコン膜62およびカーボン膜63を、メモリセル領域の溝部65(トレンチ)形成用のパターンにパターニングする。このとき、図15に示すように、周辺回路領域では、前記窒化シリコン膜62およびカーボン膜63のパターニングを行わない。このため、周辺回路領域では半導体基板50上がゲート絶縁膜60、第1ゲートポリシリ膜115、窒化シリコン膜62およびカーボン膜63によって覆われたままの状態となる。
【0088】
次いで、図18A、Bに示すように、メモリセル領域の半導体基板50をエッチングし、複数の溝部65を互いに隣接するように形成する。溝部65は、活性領域Kと交差する所定の方向(図2のY方向)に延在するライン状のパターンとして形成される。
【0089】
この時、溝部65内に位置する素子分離領域58の上面もエッチングされ、半導体基板50上面よりも低い位置となって浅溝を構成する。酸化シリコン膜のエッチング速度が半導体基板50のエッチング速度よりも遅くなるようにエッチング条件を制御することにより、溝部65は半導体基板50がエッチングされた相対的に深い溝と、素子分離領域58がエッチングされた相対的に浅い溝が連続し、底部に段差を有する溝として形成される。その結果、図18Aに示すように、素子分離領域58と接する溝部65の側面部分66には薄膜状のシリコンがサイドウォール66として残存し、リセス型のセルトランジスタのチャネル領域として機能する。
なお、素子分離絶縁領域(STI)58よりも半導体基板50のシリコンの部分を深くエッチングすると、リセスチャネル型のトランジスタとしてのチャネル領域が形成される。
【0090】
次いで、メモリセル領域および周辺回路領域のカーボン膜63を除去する。カーボン膜63の除去により、図19に示すように、周辺回路領域の半導体基板50の上面50aは、ゲート絶縁膜60、第1ゲートポリシリ膜115および窒化シリコン膜62によって覆われた状態となる。
【0091】
次いで、図20A、Bに示すように、熱酸化法により4〜7nm程度の膜厚の酸化シリコン膜からなる第一のゲート絶縁膜67を、メモリセル領域および周辺回路領域を覆うように形成する。このとき、メモリセル領域における第一のゲート絶縁膜67は、溝部65の内面を覆うように形成される。この第一のゲート絶縁膜67は、メモリセル領域に配置される埋め込みゲート型MOSトランジスタ(セルトランジスタTr1)のゲート絶縁膜として機能する。
【0092】
次いで、メモリセル領域および周辺回路領域に、窒化チタン(TiN)からなる内面層68とタングステン(W)層69とを順次堆積し、セルゲート電極膜とする。このとき、メモリセル領域におけるタングステン層69は、溝部65の内部を完全に充填する膜厚で形成する。
【0093】
次に、図21A、Bに示すように、タングステン膜69の上面69aを、半導体基板50の上面50aよりも下方になるまでエッチバックを行う。このとき、溝部65の底部に、窒化チタン層68およびタングステン膜69を残存させるようにエッチバックの条件を調整する。このエッチバックにより、ゲート電極を一部兼ねる構造の、タングステン膜69からなる第一のワード線70と第二のワード線73とが、溝部65の内側に形成される。
【0094】
このとき、図22に示すように、周辺回路領域における半導体基板50の上面50aは平坦であるため、内面層68およびタングステン層69は、図21A、Bで説明したエッチバック時にすべて除去される。
【0095】
次いで、図23A、Bに示すように、たとえば窒化シリコン膜(Si3N4)からなる10nm程度の膜厚の第一のライナー膜71を、第一のワード線70と第二のワード線73の上面(タングステン膜69の上面69a)と第一のゲート絶縁膜67とを覆うように形成する。このとき、第一のライナー膜71が溝部65内を埋め込まないように、形成条件を調整する。
【0096】
次いで、CVD法あるいはスピンナ法により、メモリセル領域および周辺回路領域に、たとえば酸化シリコン膜やSOD膜(Spin On Directrics:ポリシラザン等の塗布系絶縁膜)からなる第一の埋込絶縁膜72を、第一のライナー膜71上を覆い、かつ、溝部65を埋め込むように形成する。
【0097】
次いで、CMP処理を行い、メモリセル領域にライナー膜71が露出するまで表面を平坦化する。次に、CMP処理を行い、メモリセル領域に窒化シリコン膜62が露出するまで、第一の埋込絶縁膜72表面と、第一のライナー膜71と、第一のゲート絶縁膜67とを研磨除去する。このCMP処理により、溝部65の上部領域を埋め込む構成で、第一のライナー膜71および第一の埋込絶縁膜72が残存する。
【0098】
以上により、溝部65内の上部領域は、第一のライナー膜71および第一の埋込絶縁膜72により埋め込まれた構成となる。なお、第一のライナー膜71は第一の埋込絶縁膜72を裏打ちする機能を有し、第一の埋込絶縁膜72の底面および側面を支持している。
【0099】
次いで、図24A、Bに示すように、メモリセル領域の窒化シリコン膜62と酸化シリコン膜60をドライエッチングにより除去する。このエッチングにより、第一の埋込絶縁膜72および第一のライナー膜71の一部が除去され、第一の埋込絶縁膜72の上面は半導体基板50の上面50aと概略同程度の高さになる。このとき、溝部65の外方の半導体基板50の上面50aと、溝部65内の第一の埋込絶縁膜72の上面は露出した状態となる。
【0100】
また、図25に示すように、周辺回路領域における埋込絶縁材料72およびライナー膜71も、このエッチングによりすべて除去される。また、窒化シリコン膜62もエッチバックによって一部除去される。また、周辺回路領域では、半導体基板50の上面50aがゲート絶縁膜60、第1ゲートポリシリ膜115および薄膜状の窒化シリコン膜62aによって覆われた状態となる。
【0101】
次いで、図26に示すように、周辺回路領域の薄膜状の窒化シリコン膜62aを、ウェットエッチングによって除去する。このエッチングにより、周辺回路領域の第1ゲートポリシリ膜115が露出する。
【0102】
また、窒化シリコン膜62aを除去する際のエッチングにより、メモリセル領域のライナー膜71もエッチングされる。このとき、ライナー膜71が溝部65内に残存するように、ウェットエッチングの時間を制御することが望ましい。また、メモリセル領域における埋込絶縁材料72の表面が、半導体基板50の上面50aと概略同程度の高さになるようにウェットエッチングの条件を制御することが望ましい。以上により、埋込絶縁材料72からなる埋込絶縁膜74が形成される。
【0103】
次いで、図27A、Bに示すように、メモリセル領域および周辺回路領域を覆うように、たとえば酸化シリコン膜からなる40〜50nm程度の膜厚の第1の層間絶縁膜75を形成する。
次いで、メモリセル領域の第一の層間絶縁膜75の一部を除去し、第一のコンタクト開口76を形成する。
【0104】
このとき、第一のコンタクト開口76は、図2に示した場合と同様に、第一のワード線70と同じ方向(図2のY方向)に延在するライン状の開口パターンとして形成される。この開口パターンの形成により、第一のコンタクト開口76のパターンと活性領域Kとの交差した部分では、半導体基板50の上面50aが露出する。また、この露出領域がビット配線接続領域とされる。また、このとき、第一のコンタクト開口76の底部に、ライナー膜71の上端と埋込絶縁膜74の上面一部が露出する。
【0105】
次いで、N型不純物(ヒ素等)を、第一のコンタクト開口76底部から露出する活性領域Kの表層部にイオン注入し、N型の第一の高濃度不純物拡散層77を形成する。このとき、イオン注入のドーズ量としては1×1014〜5×1017toms/cm2の範囲を例示できる。このN型の第一の高濃度不純物拡散層77は、リセス型のセルトランジスタのソース・ドレイン領域として機能するとともに、後の工程で形成するビット配線の接続抵抗を低下させる機能を有している。
【0106】
次いで、図28に示すように、メモリセル領域をフォトレジスト膜でマスクし、希釈したフッ酸(HF)を薬液としたウェットエッチングを行う。このエッチングにより、半導体基板50の清浄なシリコン面(上面50a)が露出する。また、このエッチングにより、図28に示すように、周辺回路領域上の第1の層間絶縁膜75が除去され、第1ゲートポリシリ膜115が露出する。
【0107】
次いで、図29A、B、図30に示すように、メモリセル領域および周辺回路領域に、たとえばN型の不純物(リン等)を含有したポリシリコン膜からなる底部導電膜78を形成する。この底部導電膜78の形成により、図30に示すように、周辺回路領域における第1ゲートポリシリ膜115と底部導電膜78とが一体となり、第2ゲートポリシリ膜116が形成される。
【0108】
次いで、図30に示すように、図示しないフォトレジスト膜をマスクにして、ホウ素等のP型不純物を、周辺回路領域のPチャネル型MOSトランジスタ(第一のMOSトランジスタTr2)を形成する領域T1上の第2ゲートポリシリ膜116にイオン注入する。同様にして、リン等のN型不純物を、Nチャネル型MOSトランジスタ(第二のMOSトランジスタTr3)を形成する領域T2上の第2ゲートポリシリ膜116にイオン注入する。
【0109】
このように、各領域(T1、T2)に異なる導電型のイオンを注入することにより、周辺回路領域上に形成される第一のMOSトランジスタTr2の第一のゲート電極120aの導電型がP型となり、第二のMOSトランジスタTr3の第一のゲート電極120bの導電型がN型となる。このため、トランジスタ特性を向上できる。
【0110】
また、第2ゲートポリシリ膜116にN型不純物をイオン注入する際に、同時にメモリセル領域上の底部導電膜78にN型不純物をイオン注入してもよい。底部導電膜78にN型不純物をイオン注入することにより、メモリセル領域に形成するビット配線の抵抗を低減できる。
【0111】
次いで、メモリセル領域および周辺回路領域の底部導電膜78(第2ゲートポリシリ膜116)上に、タングステン膜などの金属膜79、窒化シリコン膜80を順次堆積し、周辺ゲート電極膜とする。この周辺ゲート電極膜はメモリセル領域においてビット配線としても機能する。
【0112】
次いで、図31A、B、図32に示すように、メモリセル領域および周辺回路領域の底部導電膜78、金属膜79および窒化シリコン膜80からなる積層膜をライン形状にパターニングする。このパターニングにより、メモリセル領域に、第一のワード線70と交差する方向(図2に示す構造説明の場合のX方向)に延在するビット配線81が形成される。なお、図31A、Bに示すビット配線81は、図2に示すビット配線15の構造と同様に、第一のワード線70と直交する直線形状となっているが、ビット配線81の形状は直線形状に限られず、一部を湾曲させた折れ線形状や波型形状としてもかまわない。また、ビット配線81の下層の底部導電膜78は、第一の高濃度不純物拡散層77と接続している。
【0113】
また、このパターニングにより、図32に示すように、周辺回路領域の領域T1に第一のMOSトランジスタTr2の第一のゲート電極120aが形成され、領域T2に第二のMOSトランジスタTr3の第一のゲート電極120bが形成される。
【0114】
本実施形態においては、メモリセル領域のビット配線81と、周辺回路領域のゲート電極(第一のゲート電極120a、第一のゲート電極120b)とを同時に形成することにより、製造工程の増加を抑えることができる。
【0115】
次いで、図33A、Bに示すように、メモリセル領域のビット配線81および周辺回路領域のゲート電極(第一のゲート電極120a、第一のゲート電極120b)を覆うように、窒化シリコン膜82を形成する。
【0116】
次いで、メモリセル領域を図示しないフォトレジスト膜でマスクし、異方性ドライエッチングを行う。このエッチングにより、図34に示すように、周辺回路領域のゲート電極(第一のゲート電極120a、第一のゲート電極120b)の側面に、窒化シリコン膜82からなる窒化膜サイドウォール121が形成される。このとき、窒化膜サイドウォール121の膜厚は、所望のMOSトランジスタの特性に応じて調整すればよい。なお、窒化膜サイドウォール121を形成する前に、イオン注入により、ゲート電極の両側の活性領域K内に低濃度の不純物拡散層(LDD層)を形成しておいてもよい。
【0117】
次いで、図示しないフォトレジスト膜をマスクとして周辺回路領域にイオン注入を行い、図35に示すように、活性領域Kの表層部に第二の不純物拡散層122と第三の不純物拡散層123とを形成する。第二の不純物拡散層122は、P型の不純物が拡散された領域であり、第一のMOSトランジスタTr2のソース・ドレイン領域として機能する。また、第三の不純物拡散層123は、N型の不純物が拡散された領域であり、第二のMOSトランジスタTr3のソース・ドレイン領域として機能する。
【0118】
次いで、図36A、B、図37に示すように、メモリセル領域および周辺回路領域を覆うように、10〜20nmの膜厚の窒化シリコン膜等からなるライナー膜83を形成する。ここで、耐酸化性を備えた膜からなるライナー膜83を形成しておくことにより、後述するSOD膜のアニール処理工程において、すでに形成されている下層の素子の酸化によるダメージを防止できる。
【0119】
次いで、図38A、B、図39に示すように、メモリセル領域のビット配線81同士の間、および、周辺回路領域の第一のゲート電極120aと第一のゲート電極120bとの間を充填するように、塗布膜であるSOD膜を堆積する。次いで、高温の水蒸気(H2O)雰囲気中でアニール処理を行い、前記SOD膜を固体の堆積膜85に改質する。次いで、メモリセル領域のライナー膜83の上面が露出するまでCMP処理を行い、堆積膜85の表面を平坦化する。
次いで、CVD法により、酸化シリコン膜からなる第二の層間絶縁膜86を、メモリセル領域および周辺回路領域を覆うように形成する。
【0120】
次いで、フォトリソグラフィ技術およびドライエッチング技術を用いて、図40A、Bに示すように、接続孔(第二のコンタクト開口)87を形成する。このとき、第二のコンタクト開口87を形成する位置は、図2を基に先に説明した構造の場合、図2の容量コンタクトプラグ形成領域17に対応する位置とする。ここでは、先にビット配線81の側面に形成した窒化シリコン膜82およびライナー膜83をサイドウォールとして用いたSAC(Self Alignment Contact)法によって、第二のコンタクト開口87を形成することができる。
【0121】
この第二のコンタクト開口87形成の際のエッチングにより、第二のコンタクト開口87と、図2に示した活性領域Kの交差する領域とにおいて、半導体基板50の上面50aと埋込絶縁膜74の上面とが露出する。また、この半導体基板50の露出領域の下には、溝部65を埋め込む構成の第一のワード線70が位置し、また、その上には埋込絶縁膜74が第一のライナー膜71を介して埋め込み形成されている。
【0122】
次いで、第二のコンタクト開口87の内壁を覆うように、窒化シリコン膜からなるサイドウォール88を形成する。次いで、第二のコンタクト開口87の底部に露出する半導体基板50の上面50aに、N型不純物(リン等)をイオン注入する。このイオン注入により、第二のコンタクト開口87の底部に露出する半導体基板50の上面50a近傍にN型の第二の高濃度不純物拡散層90が形成される。なお、この第二の高濃度不純物拡散層90は、本実施形態のリセス型のトランジスタにおいて、ソース・ドレイン領域として機能する。
【0123】
次いで図41A、Bに示すように、リンを含有したポリシリコン膜を、第二のコンタクト開口87内を充填し、かつ、第二の層間絶縁膜86上を覆うように堆積させる。次いで、第二のコンタクト開口87の底部にポリシリコン膜を残存させるようにエッチバックを行う。このエッチバックにより、ポリシリコン膜からなる底部導電膜91が形成される。
【0124】
次いで、図42に示すように、図示しないフォトレジスト膜をマスクとして用いた異方性ドライエッチングにより、周辺回路領域の第二の層間絶縁膜86と堆積膜85とを貫通し、半導体基板50の上面50aを露出するように、周辺コンタクト開口124を形成する。このとき、周辺コンタクト開口124の底部で、第二の不純物拡散層122および第三の不純物拡散層123が露出するように、周辺コンタクト開口124の形成位置を調整する。
【0125】
次いで、周辺コンタクト開口124の底面の、第二の不純物拡散層122および第三の不純物拡散層123が露出している部分に、コバルトシリサイド(CoSi)等からなるシリサイド層125を形成する。
このとき、メモリセル領域においては、図43A、Bに示すように、シリサイド層92(125)が、底部導電膜91の上面を覆うように形成される。
【0126】
次いで、周辺回路領域の周辺コンタクト開口124と、メモリセル領域の第二のコンタクト開口87内とを充填するように、たとえばタングステンからなる金属膜93を形成する。
次いで、CMP処理を行い、メモリセル領域の堆積膜85上面と周辺回路領域の第二の層間絶縁膜86とが露出するまで表面を平坦化し、堆積膜85上と第二の層間絶縁膜86上のシリサイド層92および金属膜93を除去する。
【0127】
このCMP処理により、底部導電膜91、シリサイド層92および金属膜93からなる3層構造の容量コンタクトプラグ95がメモリセル領域に形成される。また、シリサイド層125(92)および金属膜93からなる周辺コンタクトプラグ126が、周辺回路領域に形成される。このような構成により、周辺コンタクトプラグ126は、トランジスタのソース・ドレイン領域とそれぞれ導通する。
【0128】
また、本実施形態の構成によれば、図43A、Bに示すように、隣接する第一のワード線70と第二のワード線73との間に位置する第二の高濃度不純物拡散層90の上に容量コンタクトプラグ95を形成し、第一の高濃度不純物拡散層77の上にビット配線81を形成することにより、容量コンタクトプラグ95とビット配線81とを、トレンチ構造の第一のワード線70上に密に配置できる。このため、半導体装置の微細化に寄与することができる。
【0129】
次いで、メモリセル領域および周辺回路領域に、窒化タングステン(WN)とタングステン(W)とを順次堆積し、図示しない積層膜からなる金属膜を形成する。次いで、メモリセル領域および周辺回路領域の前記金属膜を同時にパターニングする。このパターニングにより、図44A、Bに示すように、前記金属膜からなる容量コンタクトパッド96が、メモリセル領域に形成される。また、図45に示すように、前記金属膜からなる局所配線127が、前記容量コンタクトパッド96と同時に、周辺回路領域の貫通電極形成領域Tと素子形成領域Dにそれぞれ形成される。
【0130】
また、図44A、Bに示すように、容量コンタクトパッド96は容量コンタクトプラグ95と接続する構成となる。また、局所配線127は、周辺コンタクトプラグ126と接続された構成となる。
また、図45に示すように、周辺領域の貫通電極形成領域Tに配置した局所配線127は、図示していない部分で他の局所配線127と導通していてもかまわない。貫通電極形成領域Tに配置した局所配線127は、後の工程で形成する貫通プラグVと接続するためのパッドとして機能する。
【0131】
次いで、図46A、B、図47に示すように、メモリセル領域の容量コンタクトパッド96上と、周辺回路領域の局所配線127上を覆うように、窒化シリコン膜からなるストッパー膜97と、1〜2μm程度の膜厚の酸化シリコン膜等からなる第3の層間絶縁膜98とを順次積層する。このとき、第3の層間絶縁膜98の膜厚は、最適なキャパシタの静電容量に応じて適宜設定すればよい。
【0132】
次いで、図48A、Bに示すように、メモリセル領域の容量コンタクトパッド96の上面を露出させるように、第3の層間絶縁膜98およびストッパー膜97を貫通する開口(コンタクト開口)99を形成する。次いで、開口99の内壁面を覆うように、窒化チタン等からなる第一の電極103aを形成する。第一の電極103aは、後述するキャパシタ素子の下部電極として機能する。また、第一の電極103aの底部は容量コンタクトパッド96と接続している。
【0133】
次いで、図49A、Bに示すように、キャパシタ103を形成する。まず、第一の電極103aの内壁面を覆うように容量絶縁膜103bを形成する。このとき、容量絶縁膜103bとしては、酸化ジルコニウム(ZrO2)、酸化アルミニウム(Al2O3)、酸化ハフニウム(HfO2)やそれらの積層膜を用いることができる。
次いで、容量絶縁膜103bの内壁面を覆うように、窒化チタン等からなる上部電極103cを形成する。以上によりキャパシタ103が形成される。
【0134】
次いで、図50A、B、図51に示すように、メモリセル領域の上部電極103c上と、周辺回路領域の第3の層間絶縁膜98とを覆うように、酸化シリコン膜等からなる第4の層間絶縁膜105を形成する。
【0135】
次いで、図51に示すように、素子形成領域Dおよび貫通電極形成領域Tの第4の層間絶縁膜105、第3の層間絶縁膜98およびストッパー膜97を貫通し、かつ、局所配線127を露出する開口130aを形成する。
次いで、タングステン等の金属膜を前記開口130aに充填する。これにより、素子形成領域Dおよび貫通電極形成領域Tの局所配線127にそれぞれ接続する局所コンタクトプラグ130が形成される。
【0136】
次いで、図52A、B、図53に示すように、メモリセル領域および周辺回路領域の第4の層間絶縁膜105上に、アルミニウム(Al)や銅(Cu)等からなる第1配線106を形成する。このとき、図53に示すように、周辺回路領域における第1配線106は、局所コンタクトプラグ130に接続するように形成される。次いで、酸化シリコン膜等からなる第5の層間絶縁膜107を、メモリセル領域および周辺回路領域の第1配線106を覆うように形成する。
【0137】
次いで、図53に示すように、タングステン等の金属膜からなる第1コンタクトプラグ131を、第5の層間絶縁膜107を貫通し、かつ、第1配線106に接続するように形成する。
【0138】
次いで、図54A、B、図55に示すように、メモリセル領域および周辺回路領域の第5の層間絶縁膜107上に、アルミニウム(Al)や銅(Cu)等からなる第2配線109を形成する。このとき、図55に示すように、周辺回路領域における第2配線109は、第1コンタクトプラグ131に接続するように形成される。
次いで、酸化シリコン膜等からなる第6の層間絶縁膜110を、メモリセル領域および周辺回路領域の第2配線109を覆うように形成する。
【0139】
次いで、図54に示すように、タングステン等の金属膜からなる第2コンタクトプラグ132を、貫通電極形成領域Tの第6の層間絶縁膜110を貫通し、かつ、第2配線109に接続するように形成する。
【0140】
次いで、第3配線112を、貫通電極形成領域Tの第6の層間絶縁膜110上に形成する。第3配線112は、最上層の配線層であり、表面にバンプ電極を形成する際のパッドを兼ねる。そのため、第3配線112の材料としては、銅等の自然酸化されやすい金属膜を避けることが好ましい。このような材料としては、たとえばアルミニウムを用いることができる。
【0141】
このとき、第3配線112は、第2コンタクトプラグ132に接続するように形成される。また、第3配線を形成する領域は貫通電極形成領域Tに限られず、素子形成領域Dにも配置して構わない。この場合は、第3配線112を、第2配線109と接続する配線層としてもよい。
【0142】
次いで、図55に示すように、第3配線112を覆うように、たとえばシリコン酸窒化膜(SiON)からなる保護膜113を形成する。これにより、図2、図3に示す構造の、半導体装置のメモリセル領域が完成する。
引き続き、周辺回路領域に貫通電極200を形成するための工程について説明する。
【0143】
まず、図56に示すように、保護膜113を貫通し、第3配線112上面(一面)を露出させる開口113aを形成する。
次いで、開口113a内に、シード膜141、銅膜および表面金属膜143を順次積層したのちにパターニングする。このパターニングにより、第3配線112に接続する、シード膜141と銅バンプ142と表面金属膜143とからなる第一バンプ140が形成される。ここで、シード膜141は、たとえばチタン(Ti)膜上に銅を積層した積層膜を用いることができる。また、銅バンプ142は、電界メッキ法により高さ(膜厚)が10〜12μm程度になるように形成することが好ましい。また、表面金属膜143としては、たとえば膜厚2〜4μmのスズと銀の合金膜(Sn−Ag膜)を用いることができる。
【0144】
次いで、図57に示すように、裏面絶縁膜150を形成する。
まず、半導体基板50の下面50b側に、図示しないアクリル樹脂または石英等のサポート基板を貼り付けて固定する。次いで、半導体基板50を前記サポート基板で固定した状態で、半導体基板50の下面50b側を、所定の厚さ(例えば50μm)になるまで研削(バックグラインド)する。
【0145】
この研削工程により、予め形成しておいた部材118の端部が、半導体基板50の下面50b側に露出する。このような構成とすることにより、部材118は、貫通プラグVの側面を完全に囲む構成となる。このため、隣接する貫通電極200同士の絶縁性を確保することができる。また、貫通電極200と、貫通電極200に隣接する素子形成領域Dとの間の絶縁性を確保することができる。このため、MOSトランジスタ(第一のMOSトランジスタTr2、第二のMOSトランジスタTr3)への干渉を防ぐことができる。
【0146】
次いで、たとえば窒化シリコン膜からなる200〜400nmの膜厚の裏面絶縁膜150を、半導体基板50の下面50b側を覆うように形成する。裏面絶縁膜150は、後の工程で形成する貫通プラグVに使用する銅が、製造工程中に半導体基板50の下面50b側から内部に拡散することを防止する。このため、裏面絶縁膜150を形成することにより、半導体装置の素子特性の低下を防ぐことができる。
【0147】
次いで、図58に示すように、局所配線127の下面(他面)127a側を露出するように、貫通電極形成領域Tの裏面絶縁膜150、半導体基板50、ライナー膜83、堆積膜85および第二の層間絶縁膜86を貫通する開口151を、異方性ドライエッチングにより形成する。
このときのドライエッチングの条件は、一段階のステップで行うのみならず、半導体基板50のシリコンエッチングと、堆積膜85等の絶縁膜のエッチングとを分けて、2段階のステップで行ってもかまわない。
【0148】
次いで、図60に示すように、貫通プラグVを形成する。
まず、開口151の内壁面および裏面絶縁膜150他面側を覆うように、チタン(Ti)膜上に銅を積層した積層膜からなるシード膜161を形成する。次いで電界メッキ法により、銅バンプ162を、シード膜161を介して開口151を充填するように形成する。この銅バンプ162は、貫通プラグVとして機能する。このとき、銅バンプ162は、裏面絶縁膜150から下面側(他面側)に突出する構成となる。
【0149】
次いで、銅バンプ162の他面側を覆うように、たとえばニッケル(Ni)、金(Au)を順次堆積したAu/Ni膜からなる膜厚2〜4μm程度の積層膜からなる金属膜163を形成する。以上により、シード膜161、銅バンプ162および金属膜163からなる貫通プラグVが形成される。なお、貫通プラグVのうち、裏面絶縁膜150の下面側から突出する部分を、第二バンプ160とする。
このとき、第二バンプ160を、裏面絶縁膜150の他面側から突出する厚さdが8μm以下となるように形成することが好ましい。また、第二バンプ160の他面側表面は、平坦になるように形成することが好ましい。
【0150】
以上により、貫通プラグV、局所配線127、局所コンタクトプラグ130、第1配線106、第1コンタクトプラグ131、第2配線109、第2コンタクトプラグ132、第3配線112および第一バンプ140からなる貫通電極200が形成される。
この後、サポート基板を除去し、ダイシングによって個片化することにより、本発明の半導体装置100が完成する。なお、第一バンプ140側の金属膜143と第二バンプ160側の金属膜163の種類は入れ替えも可能である。すなわち、第一バンプ140側の金属膜143としてAu/Ni膜からなる積層膜を形成し、第二バンプ160側の金属膜163としてスズと銀の合金膜(Sn−Ag膜)を形成してもよい。
また、金属膜143と金属膜163は、Au/Ni積層膜とSn−Ag膜の組合せのみには限定されず。半導体チップを積層する際に、接触して接合が形成可能な金属膜の組合せが適用可能である。
【0151】
本実施形態によれば、半導体装置100のメモリセル領域および周辺回路領域に形成した金属膜を同時にパターニングすることにより、メモリセル領域の容量コンタクトパッド96と、周辺回路領域の局所配線127とを同時に形成できる。このため、メモリセル領域に埋込ゲート型のMOSトランジスタ(セルトランジスタTr1)を有し、周辺回路領域にプレーナ型のMOSトランジスタ(第一のMOSトランジスタTr2、第二のMOSトランジスタTr3)を有する構造の半導体装置100であっても、工程の追加を抑制して製造することができる。このため、貫通電極200の製造工程における製造コストを抑制できる。
【0152】
また、金属膜からなる局所配線127を貫通電極形成領域Tに形成することにより、開口151形成の際のエッチングの進行を、局所配線127で食い止められる。このため、開口151の深さを、局所配線127の形成位置により容易に調節できる。このため、埋め込みゲート型MOSトランジスタを有する微細な半導体装置であっても、微細な貫通電極200を容易に形成できる。
【0153】
また、貫通プラグVが、金属からなる局所配線127に直接接続されるため、貫通電極200の電気抵抗を抑えることができる。また、導電性の高いシード膜161と銅バンプ162とを開口151に埋め込み形成することにより、導電性の高い貫通電極200を形成できる。このため、複数の半導体装置100を積層して、貫通電極200同士を接続させても、抵抗を抑えることができる。このため、半導体装置100間の半導体チップを好適に積層することにより、このため、半導体装置の高集積化を実現できる。
【0154】
また、貫通プラグVの側面を囲むように、絶縁体からなる部材118を形成することにより、隣接する貫通電極200(貫通プラグV)同士の絶縁性を確保できる。また、貫通プラグVと、貫通プラグVに隣接する素子形成領域Dとの間の絶縁性を確保することができるため、MOSトランジスタ(第一のMOSトランジスタTr2、第二のMOSトランジスタTr3)への干渉を防ぐことができる。このため、MOSトランジスタの動作を安定させることができる。
【0155】
また、窒化シリコン膜からなる200〜400nmの膜厚の裏面絶縁膜150を、半導体基板50の下面50b側を覆うように形成することにより、製造工程中に銅が貫通プラグVから半導体基板50内部に拡散することを防止できる。このため、半導体装置100の素子特性低下を防ぐことができる。
【0156】
また、周辺回路領域の各領域(T1、T2)に、異なる導電型のイオンを注入することにより、周辺回路領域上に異なる導電型のゲート電極(第一のゲート電極120a、120b)を形成できる。このため、周辺回路領域上に異なる導電型のMOSトランジスタ(第一のMOSトランジスタTr2、第二のMOSトランジスタTr3)を形成でき、トランジスタ特性を向上できる。
【0157】
次に、本発明の半導体装置の応用例について説明する。
図60は、本発明を用いて形成した2枚のDRAMチップ(半導体チップ)323、324を積層して、高集積化した半導体装置(DRAMパッケージ)300の断面模式図である。図60においては、外部端子(半田ボール327)が上方に位置するようにして断面図を記載した。以下、各構成について説明する。
【0158】
DRAMパッケージ300は、略四角形の金属製の基板326を備えている。また、基板326の一面側には、チップ積層体320がアタッチフィルム325を介して搭載されている。
チップ積層体320は、一面側から順に、たとえば、半導体チップ322、323およびインターフェースチップ(半導体チップ)324と、が積層した構成となっている。なお、ここでは例として3つの半導体チップからなるチップ積層体320について説明するが、半導体チップの数は3つに限られず、4つ以上であってもかまわない。
【0159】
半導体チップ322、323は、本発明を用いて形成した、図示しないメモリセル回路と、メモリセルへのデータ入出力用の周辺回路と、が形成されている。
インターフェースチップ324は、半導体チップ322、323を制御するためのチップである。また、インターフェースチップ324は、各半導体チップ322、323へのデータの入出力およびパッケージ外部へのデータの入出力を制御可能な、図示しないロジック回路が形成されている。
【0160】
また、半導体チップ322、323、324の一面側及び他面側には、それぞれ複数の柱状の第一バンプ323a、第二バンプ323bが形成されている。
また、各半導体チップ322、323、324は、貫通電極323cを介して互いに電気的に接続されている。また、半導体チップ322の他面側は、アタッチフィルム325を介して基板326に固定されている。
【0161】
また、各半導体チップ322、323、324の隣接する第一バンプ323a、第二バンプ323b同士は、貫通電極323cの位置を合わせて、低温(150〜170℃程度)で加熱されたことにより互いに仮固着されている。また、半導体チップ322は、予め基板326に固定されていることにより、各半導体チップ323、324の第一バンプ323aと第二バンプ323bとを仮固着する際の土台として用いられる。
【0162】
なお、貫通電極323cの具体的な構造は、先の実施形態において説明した通りであるため、本実施形態では詳細な記載を省略する。また、半導体チップ322、323、324は、貫通電極323cの配置が同じであれば、互いの大きさが異なっていてもかまわない。
【0163】
基板326の一面側には、チップ積層体320を覆う、樹脂からなる封止体330が形成されている。封止体330は、チップ積層体320を構成する各々の半導体チップ322、323、324の間に充填されるとともに、チップ積層体320の側面を覆っている。このような構成により、各半導体チップ322、323、324は、封止体330により衝撃から保護されている。
【0164】
また、インターフェースチップ324の一面側には、略四角形の配線基板321が配置されている。また、配線基板321の他面側には端子329が形成されており、この端子329を介して、配線基板321とチップ積層体320とは電気的に接続されている。
また、配線基板321の一面側には複数の半田ボール327が形成されている。半田ボール327は、外部からの入出力信号、電源電圧等が印加される端子であり、DRAMパッケージ300の外部端子として機能する。また、半田ボール327と端子329は、配線形成層328により電気的に接続されている。
【0165】
本実施形態によれば、本発明の貫通電極323cが設けられた半導体チップが用いられていることにより、微細でかつ、電気特性の高いDRAMパッケージ300を提供することができる。
【0166】
次いで、本発明の貫通電極を有するDRAMパッケージを備えるメモリモジュール(半導体装置)について、図61を用いて説明する。図61は半導体メモリモジュールの平面模式図である。
半導体メモリモジュール410は、DRAMパッケージ402と、インターフェースチップ403と、入出力端子401と、から概略構成されている。以下、各構成について詳細を説明する。
【0167】
本実施形態の半導体メモリモジュール410には、たとえば8個のDRAMパッケージ402と、1個のインターフェースチップ403がプリント基板400上に搭載されている。なお、インターフェースチップ403はプリント基板400上に搭載されていなくても構わない。
【0168】
DRAMパッケージ402は、図60に示したDRAMパッケージと同様の構成を有している。また、プリント基板400には、DRAMパッケージ402を外部の装置に電気的に接続するための複数の入出力端子(I/O端子)401が設けられている。このような構成により、入出力端子401を介して、例えば外部のメモリコントローラから、各DRAMパッケージ402へのデータの入出力が行われる。
【0169】
インターフェースチップ403は、各DRAMパッケージ402へのデータの入出力を制御するチップである。インターフェースチップ403は、半導体メモリモジュール410の外部から供給されたクロック信号(Clock)及びコマンドアドレス信号(Command Address)のタイミング調整や、信号波形の形成を行って、各DRAMパッケージ402へ供給する。
【0170】
本実施形態の半導体メモリモジュール410は、本発明の半導体装置が設けられた、集積度の高い半導体装置(DRAMパッケージ402)が用いられている。このため、微細化に対応することが可能であり、かつ、大容量のデータ記憶を実現することができる。
【0171】
次に、本発明を適用したデータ処理システム500について、図62を用いて説明する。図62は本実施形態のデータ処理システム500の概略構成図である。データ処理システム500は、上記半導体装置100、300、410を備えたシステムの一例である。
【0172】
データ処理システム500は、データプロセッサ520と上記本発明を適用したDRAMメモリモジュール530が含まれている。
また、また、データプロセッサ520は、システムバス510を介して上記DRAMメモリモジュール530に相互に接続されているが、システムバス510を介さずにローカルなバスによって接続されてもかまわない。また、図62中には、1本のシステムバス510が図示されているが、必要に応じてコネクタなどを介して、シリアル乃至パラレルに接続される。
【0173】
データプロセッサ520としては、たとえばMPU(Micro Processing Unit)や、DSP(Digital Signal Processor)等を挙げることができる。また、DRAMメモリモジュール530は、本発明を用いて形成した上記半導体装置100、300、410を備えている。
【0174】
このデータ処理システム500では、必要に応じて、不揮発性記憶デバイス550、入出力装置560、ROM(Read Only Memory)540がシステムバス510に接続されるが、必ずしも必須の構成要素ではない。
ROM540は、固定データの格納用として用いられる。また、不揮発性記憶デバイス550としては、ハードディスクや光ドライブ、SSD(Solid State Drive)などを利用できる。また、入出力装置560には、例えば液晶ディスプレーナどの表示装置や、キーボード等のデータ入力装置が含まれる。また、入出力装置560には、入力デバイス若しくは出力デバイスの何れか一方のみの場合も含まれる。
【0175】
図62に示すように、データ処理システム500の各構成要素の個数は、簡略化のため1つの記載にとどめているが、各構成要素の個数は、特に限定されるものではなく、少なくとも1個又は複数個の場合も含まれる。また、このデータ処理システム500には、例えばコンピュータシステムが含まれるが、必ずしもこれに限定されるものではない。
【0176】
本実施形態のデータ処理システム500は、本発明を用いた半導体装置100、メモリモジュール410を備えているため、高速のデータ処理を実現できる。
具体的には、本発明に係る半導体装置100は、メモリセル領域に埋込ゲート型のMOSトランジスタを有し、周辺回路領域にプレーナ型のMOSトランジスタを有する構造であるため、高い集積度を有する。また、金属からなる局所配線127と貫通プラグVとが直接接続されているため、良好な電気特性を有する。そして、このような電気特性が良好で、データ処理速度の速い半導体装置100を具備するDRAMパッケージ402が、本実施形態に係る半導体メモリモジュール410に備えられているため、半導体メモリモジュール410の動作が高速になると共に、記憶容量が増加して高性能化できる。
以上により、半導体メモリモジュール410を備えたデータ処理システム500におけるデータ処理速度の高性能化を実現できる。
【符号の説明】
【0177】
1…トランジスタ形成層、2…キャパシタ形成層、3…配線層、4…素子分離領域、7…溝部、7A…第一のゲート絶縁膜、9…第一のワード線、9a…上面、11…埋込絶縁膜、13…第二のワード線、15…ビット配線、18…容量コンタクトパッド、19…容量コンタクトプラグ、21…第一の低濃度不純物拡散層、22…第一の高濃度不純物拡散層、23…第二の低濃度不純物拡散層、24…第二の高濃度不純物拡散層、28…第一のコンタクト開口、36…第二のコンタクト開口、47…キャパシタ、50…半導体基板、50a…上面、50b…下面、57a…素子分離、58…素子分離領域、60…ゲート絶縁膜、60a…第二のゲート絶縁膜、60b…第三のゲート絶縁膜、61a…第一の低濃度不純物拡散層、61b…第二の低濃度不純物拡散層、67…第一のゲート絶縁膜、70…第一のワード線、73…第二のワード線、74…埋込絶縁膜、75…第1の層間絶縁膜、76…第一のコンタクト開口、77…第一の高濃度不純物拡散層、85…堆積膜(絶縁膜)、86…第二の層間絶縁膜、87…第二のコンタクト開口、90…第二の高濃度不純物拡散層、95…容量コンタクトプラグ、96…容量コンタクトパッド、98…第3の層間絶縁膜、111…第一の溝、114…第一の不純物拡散層、118…部材、118a…窒化シリコン膜、118b…酸化シリコン膜、122…第二の不純物拡散層、123…第三の不純物拡散層、127…局所配線、140…第一バンプ、141…シード膜、142…銅バンプ、160…第二バンプ、162…銅バンプ、200…貫通電極、410…半導体メモリモジュール、データ処理システム…500、510…システムバス、520…データプロセッサ、530…DRAMメモリモジュール、540…ROM、550…不揮発性記憶デバイス、560…入出力装置
K…活性領域、Tr1…セルトランジスタ、Tr2…第一のMOSトランジスタ、Tr3…第二のMOSトランジスタ、V…貫通プラグ
【技術分野】
【0001】
本発明は半導体装置及びその製造方法、並びにデータ処理システムに関する。
【背景技術】
【0002】
近年、半導体装置の大容量化に伴い、DRAM等の半導体メモリを高密度に実装する技術の開発が進んでいる。限られた実装面積で大容量なメモリを実現する技術として、一つの半導体パッケージにおいて、複数のDRAMを積層搭載し、DRAM間を貫通電極により電気的に接続するものが知られている(特許文献1、2、3)。
また、多数のMOSトランジスタをメモリセル領域に集積させることにより、半導体装置を微細化させる方法も知られているが、隣接するMOSトランジスタ同士の距離も短くなるため、隣接するMOSトランジスタ同士の距離も短くなる。このため、MOSトランジスタのゲート長も短くなり、短チャネル効果の抑制が困難となる。このため、所望のトランジスタ特性が得られなくなってきている。
このような、MOSトランジスタの短チャネル効果の問題を回避するために、半導体基板内に形成した溝にゲート電極が埋め込まれた構成のトレンチゲート型のトランジスタが採用されている(特許文献4)。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開2009−277719号公報
【特許文献2】特開2009−111061号公報
【特許文献3】特開2006−339476号公報
【特許文献4】特開2008−251964号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
従来のトレンチゲート型のトランジスタを用いたDRAM(Dynamic Random Access Memory)のメモリセルでは、ゲート電極の一部が半導体基板の主面より突出した構成となっている。そのため、ゲート電極の上層に設けられた、ビット配線等の配線層と半導体基板との間に設けられたコンタクトプラグの長さを抑えることができない。また、ゲート電極をワード線として用いるとともに、ワード線に交差する方向に配設するビット線から構成されるDRAMにおいては、コンタクトプラグを隣接するワード線同士の間に形成しなければならない。そのため、ワード線同士の間隔の縮小に伴い、コンタクトプラグと半導体基板との接触面積も縮小する。そのため、コンタクトプラグ形成が困難であり、また、コンタクトプラグを介しての接続抵抗が高くなるという問題があった。
また、このように微細なコンタクトプラグ形成の困難さが、DRAMの微細化の大きな障害となっていた。
【0005】
そこで、上記コンタクトプラグの形成を容易にするとともに、MOSトランジスタの短チャネル効果の問題を回避する目的で、ゲート電極として機能するワード線を半導体基板内に形成した溝部に埋め込み、更に、溝部内側のワード線上部を絶縁膜で埋め込んだ構成の埋め込みゲート型MOSトランジスタが検討されている。埋め込みゲート型MOSトランジスタは、ゲート電極(ワード線)が半導体基板内に埋め込まれた構成である。このため、メモリセルを構成する配線として半導体基板表面より上方に位置するものはビット線のみとなる。このため、埋め込みゲート型MOSトランジスタを有する半導体装置の製造方法は、メモリセル形成工程におけるコンタクトプラグの加工の困難さを軽減できる。
【0006】
しかし、周辺回路領域に埋め込みゲート型MOSトランジスタを形成すると、オン電流が低下するという問題が生じる。そのため、新規の構造を有するDRAMとして、メモリセル領域に埋め込みゲート型MOSトランジスタを形成し、周辺回路領域に、従来のプレーナ型ゲート電極を形成することが望ましいとされている。
【0007】
しかし、本願発明者が、上記の新規の構造を有するDRAMに貫通電極を形成する方法について研究したところ、新規の構造を有するDRAMの製造方法と貫通電極の製造方法との整合性が非常に悪いことが明らかになった。たとえば、貫通電極を、特許文献1、2に示される従来の方法で上記の新規の構造を有するDRAMに形成すると、メモリセル領域の形成工程と、周辺回路領域の形成工程との整合性が非常に悪く、従来の貫通電極の製造方法を、上記の新規の構造を有するDRAMの製造方法に適用することができない。これは、上記の新規の構造を有するDRAMの製造方法が複雑であり、従来のDRAMの製造方法と大きく異なるためである。
【0008】
具体的には、例えば、特許文献2に記載の方法では、メモリセルの形成工程を利用して同時に形成した導電体(パッド)を用いて貫通電極の形成を行っている。このような構造を、上述の新規の構造を有するメモリセルと同時に形成することは困難である。また、製造工程を追加してこのような構造を形成することは可能であるが、製造コストが大幅に増加する。このため、上述の新規の構造を有するDRAMの形成方法として、特許文献2に記載の方法は用いることができない。また、特許文献2に記載の方法のように、コンタクトパッドとして導電性ポリシリコンを用いると、接続抵抗が増加して電気特性が低下するといった問題が生じる。
【課題を解決するための手段】
【0009】
本発明の半導体装置の製造方法は、メモリセルを備えたメモリセル領域と前記メモリセル領域を囲むように形成された周辺回路領域とを有する半導体装置の製造方法であって、半導体基板のメモリセル領域に複数の溝部を形成する工程と、前記溝部の内壁を覆う第一のゲート絶縁膜を形成する工程と、前記第一のゲート絶縁膜上にセルゲート電極膜を堆積し、前記溝部内において前記半導体基板の主面よりも前記セルゲート電極膜の上面が下方に位置するように前記セルゲート電極膜の一部を除去する工程と、前記溝部内の前記セルゲート電極膜上に絶縁膜を堆積して前記セルゲート電極膜からなるワード線を埋め込む工程と、前記周辺回路領域の前記半導体基板の主面上に、第二のゲート絶縁膜を介して周辺ゲート電極を形成する工程と、前記半導体基板の前記主面上を覆う層間絶縁膜を形成する工程と、前記層間絶縁膜上に金属膜を形成する工程と、前記金属膜をパターニングして、前記メモリセル領域に配置された容量コンタクトパッドと前記周辺回路領域に配置された局所配線を同時に形成する工程と、前記半導体基板と前記層間絶縁膜とを貫通し前記局所配線の下面側を露出する開口を形成する工程と、前記開口に導電体を充填することにより、前記局所配線に接続する貫通プラグを形成する工程と、を有することを特徴とする。
【発明の効果】
【0010】
本発明の半導体装置の製造方法によれば、層間絶縁膜上に金属膜を形成した後にパターニングすることにより、メモリセル領域の容量コンタクトパッドと前記周辺回路領域の局所配線とを同時に形成できる。また、前記局所配線を露出する開口を形成して、導電体を充填することにより、前記局所配線に直接接続する貫通プラグを容易に形成できる。このため、メモリセル領域の埋め込みゲート型MOSトランジスタと、周辺回路領域のプレーナ型ゲート電極とを同時に形成する製造方法において、製造工程の増加を抑制して、貫通プラグを備えた貫通電極を形成することができる。また、局所配線を開口形成の際のエッチングのストッパーとして用いることにより、局所配線に直接接続する貫通プラグを形成できる。このため、局所配線と貫通プラグとの間の接続抵抗を抑えることができる。
【図面の簡単な説明】
【0011】
【図1】本発明を適用した半導体装置を模式的に示す平面図である。
【図2】本発明方法により形成された半導体装置を備えたメモリセルの配線構造などの一部要素の一例を示す平面図である。
【図3A】本発明を適用した一実施形態である半導体装置を説明するための断面図であって、図2中に示すA−A’線に沿った断面図である。
【図3B】本発明を適用した一実施形態である半導体装置を説明するための断面図であって、図2中に示すB−B’線に沿った断面図である。
【図4】本発明を適用した一実施形態である半導体装置を説明するための断面模式図である。
【図5】本発明を適用した一実施形態である半導体装置の製造方法を説明するための工程断面図である。
【図6】本発明を適用した一実施形態である半導体装置の製造方法を説明するための工程断面図である。
【図7A】本発明を適用した一実施形態である半導体装置を説明するための断面図であって、図2中に示すA−A’線に沿った断面図である。
【図7B】本発明を適用した一実施形態である半導体装置を説明するための断面図であって、図2中に示すB−B’線に沿った断面図である。
【図8】本発明を適用した一実施形態である半導体装置の製造方法を説明するための工程断面図である。
【図9A】本発明を適用した一実施形態である半導体装置を説明するための断面図であって、図2中に示すA−A’線に沿った断面図である。
【図9B】本発明を適用した一実施形態である半導体装置を説明するための断面図であって、図2中に示すB−B’線に沿った断面図である。
【図10】本発明を適用した一実施形態である半導体装置の製造方法を説明するための工程断面図である。
【図11A】本発明を適用した一実施形態である半導体装置を説明するための断面図であって、図2中に示すA−A’線に沿った断面図である。
【図11B】本発明を適用した一実施形態である半導体装置を説明するための断面図であって、図2中に示すB−B’線に沿った断面図である。
【図12】本発明を適用した一実施形態である半導体装置の製造方法を説明するための工程断面図である。
【図13】本発明を適用した一実施形態である半導体装置の製造方法を説明するための工程断面図である。
【図14A】本発明を適用した一実施形態である半導体装置を説明するための断面図であって、図2中に示すA−A’線に沿った断面図である。
【図14B】本発明を適用した一実施形態である半導体装置を説明するための断面図であって、図2中に示すB−B’線に沿った断面図である。
【図15】本発明を適用した一実施形態である半導体装置の製造方法を説明するための工程断面図である。
【図16A】本発明を適用した一実施形態である半導体装置を説明するための断面図であって、図2中に示すA−A’線に沿った断面図である。
【図16B】本発明を適用した一実施形態である半導体装置を説明するための断面図であって、図2中に示すB−B’線に沿った断面図である。
【図17】本発明を適用した一実施形態である半導体装置の製造方法を説明するための工程断面図である。
【図18A】本発明を適用した一実施形態である半導体装置を説明するための断面図であって、図2中に示すA−A’線に沿った断面図である。
【図18B】本発明を適用した一実施形態である半導体装置を説明するための断面図であって、図2中に示すB−B’線に沿った断面図である。
【図19】本発明を適用した一実施形態である半導体装置の製造方法を説明するための工程断面図である。
【図20A】本発明を適用した一実施形態である半導体装置を説明するための断面図であって、図2中に示すA−A’線に沿った断面図である。
【図20B】本発明を適用した一実施形態である半導体装置を説明するための断面図であって、図2中に示すB−B’線に沿った断面図である。
【図21A】本発明を適用した一実施形態である半導体装置を説明するための断面図であって、図2中に示すA−A’線に沿った断面図である。
【図21B】本発明を適用した一実施形態である半導体装置を説明するための断面図であって、図2中に示すB−B’線に沿った断面図である。
【図22】本発明を適用した一実施形態である半導体装置の製造方法を説明するための工程断面図である。
【図23A】本発明を適用した一実施形態である半導体装置を説明するための断面図であって、図2中に示すA−A’線に沿った断面図である。
【図23B】本発明を適用した一実施形態である半導体装置を説明するための断面図であって、図2中に示すB−B’線に沿った断面図である。
【図24A】本発明を適用した一実施形態である半導体装置を説明するための断面図であって、図2中に示すA−A’線に沿った断面図である。
【図24B】本発明を適用した一実施形態である半導体装置を説明するための断面図であって、図2中に示すB−B’線に沿った断面図である。
【図25】本発明を適用した一実施形態である半導体装置の製造方法を説明するための工程断面図である。
【図26】本発明を適用した一実施形態である半導体装置の製造方法を説明するための工程断面図である。
【図27A】本発明を適用した一実施形態である半導体装置を説明するための断面図であって、図2中に示すA−A’線に沿った断面図である。
【図27B】本発明を適用した一実施形態である半導体装置を説明するための断面図であって、図2中に示すB−B’線に沿った断面図である。
【図28】本発明を適用した一実施形態である半導体装置の製造方法を説明するための工程断面図である。
【図29A】本発明を適用した一実施形態である半導体装置を説明するための断面図であって、図2中に示すA−A’線に沿った断面図である。
【図29B】本発明を適用した一実施形態である半導体装置を説明するための断面図であって、図2中に示すB−B’線に沿った断面図である。
【図30】本発明を適用した一実施形態である半導体装置の製造方法を説明するための工程断面図である。
【図31A】本発明を適用した一実施形態である半導体装置を説明するための断面図であって、図2中に示すA−A’線に沿った断面図である。
【図31B】本発明を適用した一実施形態である半導体装置を説明するための断面図であって、図2中に示すB−B’線に沿った断面図である。
【図32】本発明を適用した一実施形態である半導体装置の製造方法を説明するための工程断面図である。
【図33A】本発明を適用した一実施形態である半導体装置を説明するための断面図であって、図2中に示すA−A’線に沿った断面図である。
【図33B】本発明を適用した一実施形態である半導体装置を説明するための断面図であって、図2中に示すB−B’線に沿った断面図である。
【図34】本発明を適用した一実施形態である半導体装置の製造方法を説明するための工程断面図である。
【図35】本発明を適用した一実施形態である半導体装置の製造方法を説明するための工程断面図である。
【図36A】本発明を適用した一実施形態である半導体装置を説明するための断面図であって、図2中に示すA−A’線に沿った断面図である。
【図36B】本発明を適用した一実施形態である半導体装置を説明するための断面図であって、図2中に示すB−B’線に沿った断面図である。
【図37】本発明を適用した一実施形態である半導体装置の製造方法を説明するための工程断面図である。
【図38A】本発明を適用した一実施形態である半導体装置を説明するための断面図であって、図2中に示すA−A’線に沿った断面図である。
【図38B】本発明を適用した一実施形態である半導体装置を説明するための断面図であって、図2中に示すB−B’線に沿った断面図である。
【図39】本発明を適用した一実施形態である半導体装置の製造方法を説明するための工程断面図である。
【図40A】本発明を適用した一実施形態である半導体装置を説明するための断面図であって、図2中に示すA−A’線に沿った断面図である。
【図40B】本発明を適用した一実施形態である半導体装置を説明するための断面図であって、図2中に示すB−B’線に沿った断面図である。
【図41A】本発明を適用した一実施形態である半導体装置を説明するための断面図であって、図2中に示すA−A’線に沿った断面図である。
【図41B】本発明を適用した一実施形態である半導体装置を説明するための断面図であって、図2中に示すB−B’線に沿った断面図である。
【図42】本発明を適用した一実施形態である半導体装置の製造方法を説明するための工程断面図である。
【図43A】本発明を適用した一実施形態である半導体装置を説明するための断面図であって、図2中に示すA−A’線に沿った断面図である。
【図43B】本発明を適用した一実施形態である半導体装置を説明するための断面図であって、図2中に示すB−B’線に沿った断面図である。
【図44A】本発明を適用した一実施形態である半導体装置を説明するための断面図であって、図2中に示すA−A’線に沿った断面図である。
【図44B】本発明を適用した一実施形態である半導体装置を説明するための断面図であって、図2中に示すB−B’線に沿った断面図である。
【図45】本発明を適用した一実施形態である半導体装置の製造方法を説明するための工程断面図である。
【図46A】本発明を適用した一実施形態である半導体装置を説明するための断面図であって、図2中に示すA−A’線に沿った断面図である。
【図46B】本発明を適用した一実施形態である半導体装置を説明するための断面図であって、図2中に示すB−B’線に沿った断面図である。
【図47】本発明を適用した一実施形態である半導体装置の製造方法を説明するための工程断面図である。
【図48A】本発明を適用した一実施形態である半導体装置を説明するための断面図であって、図2中に示すA−A’線に沿った断面図である。
【図48B】本発明を適用した一実施形態である半導体装置を説明するための断面図であって、図2中に示すB−B’線に沿った断面図である。
【図49A】本発明を適用した一実施形態である半導体装置を説明するための断面図であって、図2中に示すA−A’線に沿った断面図である。
【図49B】本発明を適用した一実施形態である半導体装置を説明するための断面図であって、図2中に示すB−B’線に沿った断面図である。
【図50A】本発明を適用した一実施形態である半導体装置を説明するための断面図であって、図2中に示すA−A’線に沿った断面図である。
【図50B】本発明を適用した一実施形態である半導体装置を説明するための断面図であって、図2中に示すB−B’線に沿った断面図である。
【図51】本発明を適用した一実施形態である半導体装置の製造方法を説明するための工程断面図である。
【図52A】本発明を適用した一実施形態である半導体装置を説明するための断面図であって、図2中に示すA−A’線に沿った断面図である。
【図52B】本発明を適用した一実施形態である半導体装置を説明するための断面図であって、図2中に示すB−B’線に沿った断面図である。
【図53】本発明を適用した一実施形態である半導体装置の製造方法を説明するための工程断面図である。
【図54A】本発明を適用した一実施形態である半導体装置を説明するための断面図であって、図2中に示すA−A’線に沿った断面図である。
【図54B】本発明を適用した一実施形態である半導体装置を説明するための断面図であって、図2中に示すB−B’線に沿った断面図である。
【図55】本発明を適用した一実施形態である半導体装置の製造方法を説明するための工程断面図である。
【図56】本発明を適用した一実施形態である半導体装置の製造方法を説明するための工程断面図である。
【図57】本発明を適用した一実施形態である半導体装置の製造方法を説明するための工程断面図である。
【図58】本発明を適用した一実施形態である半導体装置の製造方法を説明するための工程断面図である。
【図59】本発明を適用した一実施形態である半導体装置の製造方法を説明するための工程断面図である。
【図60】本発明のDRAMを適用した一実施形態であるパッケージを説明するための断面模式図である。
【図61】本発明のDRAMを適用した一実施形態であるパッケージを説明するための断面模式図である。
【図62】本発明のDRAMを適用した一実施形態であるデータ処理システムを説明するための概略構成図である。
【発明を実施するための形態】
【0012】
以下、本発明の半導体装置100について図面を参照にして説明する。なお、以下の説明において参照する図面は、特徴をわかりやすくするために便宜上特徴となる部分を拡大して示している場合があり、各構成要素の寸法比率などは実際と同じであるとは限らない。また、以下の説明において例示される原料、寸法等は一例であって、本発明はそれらに限定されるものではなく、その要旨を変更しない範囲で適宜変更して実施することが可能である。
【0013】
はじめに、図1を用いて、本発明の実施の形態に係る半導体装置(DRAM)100の一例である半導体チップの概略構成について説明する。図1は、半導体装置100のメモリセル領域101と、周辺回路領域102の位置関係を説明するための平面図であるため、半導体装置100を構成する具体的な構成要素の図示を省略する。
【0014】
図1に示すように、半導体装置100には、メモリセル領域101と、メモリセル領域101を囲むように形成された周辺回路領域102と、周辺回路領域102に設けられた貫通電極200と、から概略構成されている。
【0015】
メモリセル領域101は、後述するMOSトランジスタおよびキャパシタを含む複数のメモリセルが所定の規則に従って配列されている領域である。
周辺回路領域102は、たとえば半導体チップ外部への入出力回路等の回路ブロックが配置される領域であり、具体的には、図示しないセンスアンプ回路、ワード線の駆動回路、デコーダ回路、半導体チップ外部への入出力回路等を含む、メモリセルアレイ以外の回路ブロックが設けられている。また、周辺回路領域102は、各メモリセル領域101を囲むように形成されている。
【0016】
また、周辺回路領域102の一部の領域には、複数の貫通電極(TSV:Through Silicon Via)200が配置されている。貫通電極200は、積層された複数の半導体装置(半導体チップ)100を互いに電気的に接続させるための電極であり、半導体装置100を貫通して、一端側および他端側に接続用のバンプ(突起電極)を備えている。この構成により、積層された複数の隣接する半導体装置100のバンプ同士が接続し、半導体装置100同士は互いに電気的に接続される。
このような構成により、半導体装置100は、DRAM(Dynamic Random Access Memory)をとして機能する。
【0017】
次いで、上記メモリセル領域101の構成について図2を用いて説明する。図2は、半導体装置100のメモリセル領域101を示す平面図である。なお、本実施形態の半導体装置100は、図2に示すように、6F2セル配置(Fは最小加工寸法)とされている。
半導体装置100のメモリセル領域には、素子分離領域4に区画された帯状の複数の活性領域Kが、所定の間隔で形成されている。また、活性領域Kは後述する半導体基板50の表面に形成され、各第一のワード線9と各ビット配線15の延在方向に対し所定の角度で傾斜するように延在している。なお、活性領域Kの平面形状や整列方向は、図2に示すものに限定されない。
【0018】
また、ゲート電極として機能する第一のワード線9と、素子分離用の第二のワード線13が、活性領域Kを縦断するように、所定方向(図2中に示すY方向)に所定の間隔で埋め込み形成されている。また、複数の第一のワード線9は、Y方向に延在しつつ、互いにX方向に離間した状態で形成されている。また、本実施形態の構造では、図2に示すように、2本の第一のワード線9と1本の第二のワード線13とがこの順で交互にX方向に配列されている。また、第一のワード線9と活性領域Kとが交差する領域に、それぞれメモリセルが形成されている。
【0019】
また、複数のビット線15が、第一のワード線9及び第二のワード線13と直交する方向(図2中に示すX方向)に、所定の間隔で配置されている。
また、ビット配線接続領域16が、各ビット配線15の下方に位置する活性領域Kの部分に区画形成されている。
【0020】
また、容量コンタクトプラグ形成領域17が、Y方向に互いに隣接するビット配線15同士の間で、かつ、X方向に隣接する前記第一のワード線9と第二のワード線13との間の領域のうち領域Kと重なる部分に区画形成されている。また、容量コンタクトプラグ形成領域17は、平面視において、第一のワード線9の一部と、素子分離領域4の一部と、活性領域Kの一部に跨っている。
【0021】
また、詳述する容量コンタクトパッド18が、容量コンタクトプラグ形成領域17に対し、Y方向に沿って互い違いの位置に形成されている。容量コンタクトパッド18は、ビット配線15同士の間に配置されているが、Y方向に沿って1つおきに第一のワード線9上にその中心部を配置するか、Y方向に沿って1つおきに第一のワード線9の側方上方にその中心部を配置するかの、いずれかの位置を繰り返すように互い違いに配置されている。
【0022】
また、メモリセル領域全体には、複数のメモリセルが形成されており、個々のメモリセルには、それぞれキャパシタ素子(図示略)が設けられている。それらの容量コンタクトプラグ19は、図2に示すように、互いに重ならないように、メモリセル領域内に所定の間隔で配置されている。
【0023】
容量コンタクトプラグ19の平面視形状はたとえば矩形状であり、平面視において、容量コンタクトプラグ形成領域17の一部と、第一のワード線9の一部と、STI領域の一部と、活性領域Kの一部に跨って形成されている。また、容量コンタクトプラグ19の一部分は、各第一のワード線9上に位置している。また、容量コンタクトプラグ19の他の部分は、隣接するビット配線15同士の間の領域であって第一のワード線9と第二のワード線13との間の上方に配置され、後述するキャパシタ47に個々に接続されている。
【0024】
次に、図3を用いて、本実施形態の半導体装置100を構成するメモリセルについて説明する。図3は半導体装置100の部分断面構造であり、図3Aには図2のA−A’線に沿う断面構造を示し、図3Bには図2のB−B’線に沿う断面構造を示す。本実施形態のメモリセルは、トランジスタ形成層1とキャパシタ形成層2と配線形成層3から概略構成されている。
【0025】
トランジスタ形成層1は埋め込みゲート型MOSトランジスタ(セルトランジスタ)Tr1が形成された領域であり、半導体基板50と、セルトランジスタTr1と、ビット配線15と、容量コンタクトプラグ19とが形成されている。
【0026】
半導体基板50は、たとえばP型のシリコン基板からなり、その表面(一面)に、活性領域Kと素子分離領域4が形成されている。また、素子分離領域4は、素子分離溝4Aの内面を覆うように形成された窒化シリコン膜からなるSTI素子分離膜7Aと、素子分離溝4Aの内側を埋めるように形成された酸化シリコン膜(SiO2)からなる素子分離絶縁膜6と、から構成されている。
【0027】
活性領域Kは素子分離領域4により区画形成され、ライン状に延在している。このため、従来の半導体装置の島状の孤立パターンとして形成された活性領域と異なり、リソグラフィの解像度高く、活性領域の端部の不純物拡散層(ソース・ドレイン領域)を所望の形状に形成できる。
【0028】
第一のワード線9はタングステン(W)等の高融点金属からなり、図2のY方向に延在すると共に、図3BのX方向に所定の間隔で複数配列されている。また、第一のワード線9は、溝部7の底部に、第一のゲート絶縁膜7Aと、窒化チタン(TiN)などからなる内面層8とを介して埋め込み形成されている。また、溝部7と活性領域Kとが重なる領域は、セルトランジスタTr1のチャネル領域として機能する。
【0029】
また、第一のワード線9の上面9aは、半導体基板50の上面50aよりも下方に位置している。また、ライナー膜10および埋込絶縁膜11が、第一のワード線9上を覆うとともに、溝部7を埋め込むように、この順で積層されている。なお、ライナー膜10は埋込絶縁膜11を裏打ちする機能を有し、埋込絶縁膜11の底面および側面を支持している。
【0030】
なお、本実施形態では第一のゲート絶縁膜7Aとライナー膜10の上端の縁は、トレンチ7の開口部に達するように形成されている。また、埋込絶縁膜11の上面と第一のゲート絶縁膜7Aの上端縁とライナー膜10の上端縁がほぼ面一になるように積層されている。
【0031】
また、埋込絶縁膜11としては、CVD法により形成された酸化シリコン膜あるいはSOD膜(Spin On Directrics:ポリシラザン等の塗布系絶縁膜)などの塗布膜からなる固体膜を用いることができる。このような塗布膜を高温水分含有雰囲気でアニールすることにより固体膜として用いることができる。また、ライナー膜10は、膜厚10nm程度で形成されていることが好ましい。ライナー膜10を膜厚10nm程度で形成することにより、エッチングによる侵食を確実に食い止めることができるためである。また、ライナー膜10の材料としては、Si3N4膜などの窒化シリコン膜を用いることができる。
【0032】
また、図3Aに示すように、Y方向に隣接する素子分離溝4A同士の間の領域には、素子分離溝4Aよりも浅いチャネル溝5が形成されている。また、チャネル溝5の内面及びチャネル溝5に隣接する素子分離溝4Aの上面には、第一のゲート絶縁膜7Aおよび内面層8を介して、第一のワード線9と同じ構造の、第二のワード線13が形成されている。
【0033】
また、図3Bに示すように、第一のワード線9と第二のワード線13とは、X方向に所定の間隔を空けて隣接するように配列されている。また、第二のワード線13は、溝部7の底部に、第一のゲート絶縁膜7Aと、内面層8とを介して埋め込み形成されている。
また、第二のワード線13上には、ライナー膜10および埋込絶縁膜11がこの順で積層されている。なお、図3Aに示すこれらの膜と、図3Bに示す膜は、後述する製造方法においてそれぞれ同時に形成されたものである。
【0034】
また、第二のワード線13は、第一のワード線9と同時に形成されたものである。第二のワード線13は、ライン状に形成された活性領域Kにおいて、隣接する各々のセルトランジスタTr1を構成するソース領域およびドレイン領域(図3に示した第二のワード線13の両側に形成される不純物拡散層)を電気的に分離する機能を有するものである。たとえば、第二のワード線13を所定の電位(例えば−0.1V)に固定することで、隣接するメモリセル間を電気的に分離することが可能となる。
【0035】
また、図2に示すように第一のワード線9はY方向に延在しつつX方向に複数離間した状態で形成されているが、本実施形態の構造では図3Bに示すように、2本の第一のワード線9と1本の第二のワード線13とがこの順で交互にX方向に配列されている。
【0036】
図3A、Bをもとに、トランジスタ形成層1について更に説明すると、図3Bに示すように、X方向に隣接する第一のワード線9同士の間に位置する半導体基板50の上面50a側であって前記活性領域Kに相当する領域に、深い方から順に第一の低濃度不純物拡散層21と第二の高濃度不純物拡散層22とが形成されている。また、X方向に隣接する第一のワード線9と第二のワード線13の間に位置する半導体基板50の上面50a側であって前記活性領域Kに相当する領域に深い方から順に、第二の低濃度不純物拡散層23と第二の高濃度不純物拡散層24が形成されている。
【0037】
また、図3Aに示す領域では、第一の層間絶縁膜26が埋込絶縁膜11の上を覆うように形成されている。また、図3Bに示す領域では、半導体基板50の上面50a上、即ち、高濃度不純物拡散層22、24の上と、第一のワード線9とライナー層10と埋込絶縁膜11が埋め込まれた溝部7上を覆うように、第一の層間絶縁膜26が形成されている。
【0038】
また、第一の層間絶縁膜26に対し、図3BのX方向に隣接する溝部7同士の間の領域に、第一のコンタクト開口28が形成されている。また、第一の層間絶縁膜26上に、図2に示すように第一のワード線9と直交する方向に延在するビット配線15が形成されている。これらのビット配線15は、前記第一のコンタクト開口28の部分において、第一のコンタクト開口28の底部側にまで延出形成されている。また、ビット配線15は、埋込絶縁膜11上に一部が重なり、かつ、各第一のコンタクト開口28の下の第一の高濃度不純物拡散層22に接続するように形成されている。従って、第一のコンタクト開口28が形成されている領域において、ビット配線15が存在する部分であって、その下に第一の高濃度不純物拡散層22が存在する領域が、図2で示されるビット配線接続領域16となる。
【0039】
また、ビット配線15は、ポリシリコンからなる底部導電膜30とタングステンなどの高融点金属からなる金属膜31と窒化シリコン膜などの上部絶縁膜32からなる3層構造とされており、図3Bに示すビット配線15の幅方向両側、及び、図3Aに示す第1の層間絶縁膜26の上には、ビット配線15の幅方向両側に位置するように窒化シリコン膜からなる絶縁膜33とライナー膜34とがそれぞれ形成されている。より詳細には、底部導電膜30は、後述する製造方法の説明においても述べるように、リン(P)などの不純物をドープした不純物ドープ型のポリシリコンからなる。
【0040】
また、平面視矩形状の第二のコンタクト開口36が、図2に示すY方向に隣接するビット配線15同士の間の領域であって、かつ、第一のワード線9の上方領域からそれに隣接する第二のワード線13との間の領域にかけて形成されている。また、窒化シリコン膜などのサイドウォール37に囲まれた容量コンタクトプラグ19が、第二のコンタクト開口36の内側に形成されている。
従って、第二のコンタクト開口36内において、活性領域Kと重なっている部分が、図2に示す容量コンタクトプラグ接続領域17に対応している。
【0041】
また、図3Bに示すように、容量コンタクトプラグ19は、ポリシリコンなどからなる底部導電膜40と、CoSiなどからなるシリサイド層41と、タングステンなどの金属膜42と、からなる3層構造とされている。
また、ビット配線15と容量コンタクトプラグ19の上面は、半導体基板50上において、略同一の高さに形成されている。また、半導体基板50上の、ビット配線15と容量コンタクトプラグ19が形成されていない領域においては、埋込絶縁膜43が、ビット配線15と容量コンタクトプラグ19の上面とほぼ同一の高さになるように形成されている。
【0042】
図3A、Bに示すキャパシタ形成層2においては、図2に示したように、平面視形状略円形の容量コンタクトパッド18が、各容量コンタクトプラグ19上に平面視で一部重なるように互い違いに形成されている。また、キャパシタ形成層2はキャパシタを埋設した絶縁層として形成されている。また、各容量コンタクトパッド18は、ストッパー膜45により覆われている。また、第3の層間絶縁膜46がストッパー膜45上に形成されている。また、第3の層間絶縁膜46の内部に、個々のキャパシタ47が、前記容量コンタクトパッド18上にそれぞれ位置するように形成されている。
【0043】
また、図3A、Bに示すように、本実施形態におけるキャパシタ47は、容量コンタクトパッド18と接触するように形成されたカップ型の下部電極47Aと、下部電極47Aの内面から第3の層間絶縁膜46上に延出形成されている容量絶縁膜47Bと、容量絶縁膜47Bの内側において下部電極47Aの内部側を埋めるとともに容量絶縁膜47Bの上面側にまで延出形成された上部電極47Cとによって構成されている。
また、上部電極47Cの上面は、第4の層間絶縁膜48によって覆われている。
【0044】
なお、本実施形態におけるキャパシタ47の構造は一例であって、本実施形態の構造の他、クラウン型やペデスタル型(ピラー型)などのようなDRAMのメモリセルに一般的に適用されている他のキャパシタ構造を配置しても良い。
【0045】
配線形成層3は、金属配線層を埋設した絶縁層としてキャパシタ形成層2上に設けられている。本実施形態では、3層の金属配線として、第1配線106、第2配線109、第3配線112が設けられている。
【0046】
第1配線106は、第4の層間絶縁膜48上に形成されている。また、第1配線106と第4の層間絶縁膜48上を覆うように第5の層間絶縁膜107が形成されている。また、第2配線109が、第5の層間絶縁膜107上に形成されている。また、第6の層間絶縁膜110が、第2配線109と第5の層間絶縁膜107上を覆うように形成されている。また、第3配線112が、第6の層間絶縁膜110上に形成されている。また、保護膜113が、第3配線112と第6の層間絶縁膜110を覆うように形成されている。
【0047】
次いで、本実施形態の半導体装置100を構成する周辺回路領域について、図4を用いて説明する。図4に示すように、本実施形態の半導体装置100の周辺回路領域は、トランジスタ形成層1と、キャパシタ形成層2と、配線形成層3と、から概略構成されている。また、周辺回路領域には、貫通電極形成領域Tと素子形成領域Dが設けられている。素子形成領域Dは、所定の動作を行う回路が形成された領域であり、MOSトランジスタ等の素子が配置される。また、貫通電極形成領域Tは、貫通電極200が形成される領域である。貫通電極200は、貫通プラグV、局所配線127、局所コンタクトプラグ130、第1配線106、第1コンタクトプラグ131、第2配線109、第2コンタクトプラグ132、第3配線112および表面バンプ140からなり、トランジスタ形成層1と、キャパシタ形成層2および配線形成層3を貫通するように形成されている。
以下、各構成について説明するが、メモリセル領域と同様の構成については、詳細な説明を省略する。
【0048】
トランジスタ形成層1の半導体基板50上には、第一のMOSトランジスタTr2と、第一のMOSトランジスタTr2と異なる導電型の第二のMOSトランジスタTr3とが形成されている。以下、各構成について説明する。
【0049】
半導体基板50は、たとえば50μmの膜厚のP型のシリコン基板から構成されている。また、半導体基板50の下面50b側は、200〜400nmの膜厚の窒化シリコン膜からなる裏面絶縁膜150で覆われている。また裏面絶縁膜150は、貫通プラグV等から半導体基板50内部への銅の拡散を防止する機能を有している。
また、半導体基板50の上面50a側に、素子分離領域である酸化シリコン膜57が埋め込み形成され、活性領域Kを区画している。
【0050】
第一のMOSトランジスタTr2はプレーナ型のPチャネル型トランジスタであり、第一のゲート電極120aを有している。
第一のゲート電極120aは、活性領域K上に、第二のゲート絶縁膜60aを介して形成されている。また、第一のゲート電極120aは、第2ゲートポリシリ膜116(後述する底部導電膜とメモリセル領域の第1ゲートポリシリ膜115とが一体化した膜)、金属膜79および窒化シリコン膜80との積層体から構成されている。また、活性領域Kの上面近傍の、第一のゲート電極120aと第二のゲート絶縁膜60aを介して接する領域は、第一のMOSトランジスタTr2のチャネル領域として機能する。
また、窒化シリコン膜からなる窒化膜サイドウォール121が、第一のゲート電極120aの側面に形成されている。
【0051】
また、N型不純物(リン等)が拡散された第一の不純物拡散層114が、活性領域Kの第一のMOSトランジスタTr2が配置される領域に形成されている。また、第一の不純物拡散層114はN型ウェルとして機能する。
また、第一のゲート電極120a周囲の第一の不純物拡散層114内に、P型の第二の不純物拡散層122が形成されている。第二の不純物拡散層122は第一のMOSトランジスタTr2のソース・ドレイン領域として機能する。
【0052】
第二のMOSトランジスタTr3はプレーナ型のNチャネル型トランジスタであり、第一のゲート電極120aと異なる導電型の第一のゲート電極120bを有している。
第一のゲート電極120bは、活性領域K上に、第三のゲート絶縁膜60bを介して形成されている。また、活性領域Kの上面近傍の、第一のゲート電極120bと第三のゲート絶縁膜60bを介して接する領域は、第一のゲート電極120bのチャネル領域として機能する。また、窒化シリコン膜からなる窒化膜サイドウォール121が、第一のゲート電極120bの側面に形成されている。
【0053】
また、第一のゲート電極120b周囲の活性領域K内に、N型の第三の不純物拡散層123が形成されている。第三の不純物拡散層123は第二のMOSトランジスタTr3のソース・ドレイン領域として機能する。
【0054】
また、10〜20nmの膜厚の窒化シリコン膜等からなるライナー膜83が、半導体基板50の上面50a側と、第一のゲート電極120aと、第一のゲート電極120bとを覆うように形成されている。また、ライナー膜83の一面側を覆うように、堆積膜85と第二の層間絶縁膜86とが積層されている。
また、シリサイド層125と金属膜93とからなる複数の周辺コンタクトプラグ126が、堆積膜85および第二の層間絶縁膜86を貫通するように形成されている。また、周辺コンタクトプラグ126は、第二の不純物拡散層122および第三の不純物拡散層123にそれぞれ接続されている。
【0055】
シード膜161、銅バンプ162および金属膜163からなる貫通プラグVは、開口151内を充填するように形成されている。開口151は、貫通電極形成領域Tの裏面絶縁膜150、半導体基板50、ライナー膜83、堆積膜85および第二の層間絶縁膜86を貫通するように形成されている。この貫通プラグVのうち、裏面絶縁膜150の他面側から突出する部分を、第二バンプ160とする。
【0056】
シード膜161は、チタン(Ti)膜上に銅を積層した積層膜からなり、開口151の内壁面および裏面絶縁膜150下面側を覆うように形成されている。
銅バンプ162は、シード膜161を介して開口151内を充填するように形成されている。また、金属膜163は、膜厚2〜4μm程度の、Au/Ni膜の積層膜からなり、第二バンプ160の下面側を覆うように形成されている。
【0057】
部材118は、窒化シリコン膜118aと、SiO2からなる酸化シリコン膜118bと、からなり、半導体基板50を貫通するように形成されている。また、部材118の平面視形状はリング状であり、貫通プラグVの側面を囲むように形成されている。このような構成により、隣接する貫通電極200同士の絶縁性が、部材118により確保される。また、貫通電極200と、貫通電極200に隣接する素子形成領域Dとの間の絶縁性も、部材118により確保される。
【0058】
キャパシタ形成層2は、局所配線127と、ストッパー膜97と、第3の層間絶縁膜98と、第4の層間絶縁膜105と、局所コンタクトプラグ130と、から概略構成されている。
【0059】
局所配線127は、メモリセル領域の容量コンタクトパッド18と同時に、同じ金属膜から形成されたものであり、第二の層間絶縁膜86上に形成されている。
また、局所配線127は、貫通プラグVおよび周辺コンタクトプラグ126に、それぞれ直接接続されている。また、局所配線127は素子形成領域Dにおいても、各MOSトランジスタ(第一のMOSトランジスタTr2、第二のMOSトランジスタTr3)に接続している。
【0060】
また、局所配線127上面を覆うように、窒化シリコン膜からなるストッパー膜97と、1〜2μm程度の膜厚の酸化シリコン膜等からなる第3の層間絶縁膜98とが、この順で積層されている。また、酸化シリコン膜等からなる第4の層間絶縁膜105(48)が、第3の層間絶縁膜98を覆うように形成されている。
また、タングステン等の金属膜からなる複数の局所配線127が、第4の層間絶縁膜105、第3の層間絶縁膜98およびストッパー膜97を貫通するように形成されている。また、局所配線127は、素子形成領域Dおよび貫通電極形成領域Tの各局所配線127に接続されている。
【0061】
配線形成層3は、キャパシタ形成層2上に設けられている。本実施形態では、3層の金属配線として、第1配線106、第2配線109、第3配線112が設けられている。
第1配線106は、第4の層間絶縁膜105上に形成されている。また、第1配線106と第4の層間絶縁膜105上を覆うように第5の層間絶縁膜107が形成されている。また、タングステン等の金属膜からなる第1コンタクトプラグ131が、第5の層間絶縁膜107を貫通し、かつ、第1配線106に接続するように形成されている。
【0062】
また、第2配線109が、第5の層間絶縁膜107上に形成されている。また、第6の層間絶縁膜110が、第2配線109と第5の層間絶縁膜107上を覆うように形成されている。また、タングステン等の金属膜からなる第2コンタクトプラグ132が、貫通電極形成領域Tの第6の層間絶縁膜110を貫通し、かつ、第2配線109に接続するように形成されている。
【0063】
また、第3配線112が、第6の層間絶縁膜110上に形成されている。また、保護膜113が、第3配線112と第6の層間絶縁膜110を覆うように形成されている。
【0064】
また、第一バンプ140が、貫通電極形成領域Tの保護膜113を貫通し、第3配線112の一面側(上面側)と接続するように形成されている。また、第一バンプ140は、シード膜141、銅バンプ142および表面金属膜143から構成されている。シード膜141は、たとえばチタン(Ti)膜上に銅を積層した積層膜からなり、第一バンプ140の他面側(下面側)を覆うように形成されている。また、銅バンプ142は、高さ(膜厚)10〜12μm程度であり、保護膜113の一面側から突出するように形成されている。また、表面金属膜143は、たとえば膜厚2〜4μmのスズと銀の合金膜(Sn−Ag膜)からなり、銅バンプ142の一面側を覆うように形成されている。
【0065】
このような構成により、第一バンプ140は、複数の半導体チップを積層する際に、隣接する半導体チップに設けられた第二バンプ160と接合される。
【0066】
なお、貫通電極200は、第一バンプ140と第二バンプ160間を接続させる構成であれば、素子形成領域Dに形成したMOSトランジスタと電気的に接続する図示しない内部配線を有する構成であってもかまわない。この場合、内部配線として、局所配線127、第1配線106、第2配線109または第3配線112のいずれかを用いることができる。また、必要に応じて、局所コンタクトプラグ130、第1コンタクトプラグ131または第2コンタクトプラグ132のいずれかを削除して、第一バンプ140と第二バンプ160間が電気的に接続されていない電極を形成してもかまわない。
【0067】
本実施形態の半導体装置100によれば、周辺回路領域の局所配線127が、メモリセル領域の容量コンタクトパッド96と同じ材料である金属膜から形成されたものであるため、貫通電極200の電気抵抗を抑えることができる。また、貫通プラグVが局所配線127に直接接続されるため、貫通電極200の電気抵抗を抑えることができる。また、貫通プラグVが、導電性の高いシード膜161および銅バンプ162から構成されることにより、高い導電性を確保することができる。
【0068】
以上により、埋め込みゲート型MOSトランジスタを有する、微細な半導体装置100であっても、良好な電気特性を実現できる。このため、集積度が高く、大容量のデータ記憶に対応した半導体装置100を実現することができる。
【0069】
また、部材118が、貫通プラグVの側面を囲むように形成されていることにより、隣接する貫通電極200同士の絶縁性を確保できる。また、貫通電極200と、貫通電極200に隣接する素子形成領域Dとの間の絶縁性を確保することができる。このため、微細な半導体装置100であっても、電気特性の低下を防ぐことができる。
【0070】
また、半導体基板50の他面側と、第二バンプ160との間に窒化シリコン膜からなる200〜400nmの膜厚の裏面絶縁膜150が形成されていることにより、銅が第二バンプ160および貫通プラグVから半導体基板50内へ拡散することを防止できる。このため、半導体装置100の素子特性の低下を防ぐことができる。
【0071】
以下、本発明の半導体装置の製造方法について図面を参照にして説明する。まず、図1〜図4に示す半導体装置100の製造方法の一例について、図5〜図59に基づいて説明する。なお、メモリセル領域と周辺回路領域は、特に指定した場合を除いて同時に形成されるものとする。また、メモリセル領域と周辺回路領域の断面図では、異なる縮尺で記載されている。また、メモリセル領域の断面図において、それぞれの図Aは図2のA−A‘線に沿う部分の断面構造を示し、それぞれの図Bは図2のB−B’線に沿う部分の断面構造を示す。
【0072】
はじめに、図5に示すように、周辺回路領域に第一の溝111を形成する。
まず、P型のシリコン(Si)からなる半導体基板50を用意する。なお、ここで用いる半導体基板50は、MOSトランジスタを形成するべき領域に予めイオン注入によってP型ウエルを形成した半導体基板を用いても良い。
【0073】
次いで、フォトリソグラフィ技術およびドライエッチング技術を用いて、貫通電極形成領域Tの半導体基板50のパターニングを行い、第一の溝111を形成する。第一の溝111は、例えば半導体基板50を平面視した場合に、後に形成する貫通プラグVの側面を囲むように、たとえば筒状に形成する。
また、第一の溝111の深さは、最終的に形成する半導体チップの所望の厚さに応じて設定すればよい。本実施形態ではたとえば50μmの深さの第一の溝111を形成する。
【0074】
次いで、図6に示すように、周辺回路領域に部材118を形成する。
まず、第一の溝111の内壁を覆うように窒化シリコン膜118aを形成する。このとき、窒化シリコン膜118aが第一の溝111を完全に充填しないように、窒化シリコン膜118aの形成条件を調整する。
【0075】
次いで、第一の溝111内を充填するように、SiO2からなる酸化シリコン膜118bを堆積する。次いで、半導体基板50上の窒化シリコン膜118aおよび酸化シリコン膜118bをエッチングによって除去する。このエッチングにより、第一の溝111内にのみ窒化シリコン膜118aおよび酸化シリコン膜118bが残存し、部材118が形成される。
このとき、周辺回路領域の部材118が形成されている場所以外と、メモリセル領域では、半導体基板50の上面(シリコン面)50aが露出している。
【0076】
次いで、図7A、Bに示すように、メモリセル領域に、活性領域Kを区画するための素子分離溝53を形成する。まず、メモリセル領域および周辺回路領域の半導体基板50の上面50aを覆うように、酸化シリコン膜51と、マスク用の窒化シリコン膜(Si3N4膜)52とを順次積層する。
【0077】
次いで、図7Aに示すように、フォトリソグラフィ技術およびドライエッチング技術を用いて、窒化シリコン膜52をパターニングする。次いで前記窒化シリコン膜52をマスクにして、酸化シリコン膜51と半導体基板50とをエッチングする。次いで、素子分離溝(トレンチ)53を形成する。素子分離溝53は、例えば半導体基板50を平面視した場合に、図2の帯状の活性領域Kの両側を挟むように所定の方向に延在するライン状のパターン溝として形成される。このとき、活性領域Kとなる領域の上面50aは窒化シリコン膜52で覆われている。
【0078】
この素子分離溝53の形成と同時に、図8に示すように、窒化シリコン膜52をマスクにして、周辺回路領域の酸化シリコン膜51と半導体基板50とをエッチングする。このエッチングにより、周辺回路領域の半導体基板50に素子分離溝117が形成される。
素子分離溝117は、後述するMOSトランジスタ(第一のMOSトランジスタTr2、第二のMOSトランジスタTr3)の形成領域を区画するように形成する。このときMOSトランジスタの形成領域となる領域は、マスク用の窒化シリコン膜52で覆われた状態となる。
【0079】
次いで、図9A、B、図10に示すように、熱酸化法によって、半導体基板50の表面および素子分離溝117の内壁面を覆うように、酸化シリコン膜55を形成する。このとき、素子分離溝117の内部が、窒化シリコン膜55によって完全に充填されないように、酸化シリコン膜55の形成条件を調整する。
【0080】
次いで、図9A、Bに示すように、窒化シリコン膜56aを、メモリセル領域の素子分離溝53の内部を完全に充填するように堆積する。次いで、ウェットエッチングを行い、素子分離溝53内部の下部側にのみ窒化シリコン膜56aを残存させる。このエッチングにより、半導体基板50の上面50aより若干低い位置まで充填された窒化シリコン膜56aからなる素子分離絶縁膜56が形成される。ここで、素子分離溝53の幅をW1とする。
このとき、図10に示すように、周辺回路領域の素子分離溝117が、図7に示すメモリセル領域の素子分離溝53の幅W1よりも十分広い幅W2となるように形成する。
【0081】
次いで、図11A、B、図12に示すように、CVD法によって、酸化シリコン膜57を、メモリセル領域の素子分離溝53の内部(素子分離絶縁膜56の上方)と、周辺回路領域の素子分離溝117の内側とを充填するように堆積する。
次いで、図11A、Bに示すように、マスク用の窒化シリコン膜52が露出するまでCMP(Chemical Mechanical Polishing)処理を行い、酸化シリコン膜57の表面を平坦化する。
このCMP処理により、図12に示すように周辺回路領域においても酸化シリコン膜57の表面が平坦化され、素子分離溝117の内部に酸化シリコン膜57が残留する。この素子分離溝117の内部に残留した酸化シリコン膜57を、素子分離57aとする。
【0082】
次いで、図13に示すように、第一の不純物拡散層114を、素子形成領域Dの活性領域Kの表層部に形成する。
まず、ウェットエッチングによって、酸化シリコン膜57の一部およびマスク用の窒化シリコン膜52を除去する。このとき、酸化シリコン膜57(素子分離57a)の上面を、酸化シリコン膜51の上面の位置と概略同等の高さになるようにエッチング条件を調整する。なお、以降の周辺回路領域の断面図においては、簡略化のため、素子分離溝117の内部には酸化シリコン膜57のみを記載する。
【0083】
次いで、図示しないフォトレジスト膜をマスクとして、半導体基板50の表面にN型不純物(リン等)をイオン注入し、素子形成領域Dの一部に、第一の不純物拡散層114を形成する。この第一の不純物拡散層114は、後の工程でPチャネル型のMOSトランジスタが配置される領域である。このとき、周辺回路領域の第一の不純物拡散層114以外の領域、および、メモリセル領域にホウ素B等のP型不純物をイオン注入することにより、P型の不純物拡散層を形成してもかまわない。
【0084】
次いで、図14A、B、図15に示すように、第1ゲートポリシリ膜115を形成する。
まず、ウェットエッチングによって、メモリセル領域および周辺回路領域の半導体基板50表面の酸化シリコン膜51を除去して、半導体基板50の上面50aを露出させる。このエッチングにより、メモリセル領域にSTI(Shallow Trench Isolation)構造のライン状の素子分離領域58が形成される。
次いで、熱酸化法により半導体基板50の上面50aを覆うようにゲート絶縁膜60を形成する。このゲート絶縁膜60は、周辺回路領域に配置されるMOSトランジスタ(第一のMOSトランジスタTr2、第二のMOSトランジスタTr3)のゲート絶縁膜として機能する。
【0085】
次いで、CVD法により、20〜30nm程度の膜厚のノンドープポリシリコン膜からなる第1ゲートポリシリ膜115を、ゲート絶縁膜60を覆うように形成する。
次いで、図14A、Bに示すように、周辺回路領域を図示しないフォトレジスト膜(図示せず)で覆い、メモリセル領域に低濃度のN型不純物としてリンをイオン注入する。これにより、N型の低濃度不純物拡散層61がメモリセル領域に形成される。このとき、イオン注入のドーズ量としては、たとえば5×1012〜1×1013atoms/cm2の範囲を例示できる。この低濃度不純物拡散層61は、メモリセル領域に配置されるセルトランジスタのソース・ドレイン領域として機能する。
【0086】
次いで、図17に示すように、CVD法により、20〜30nm程度の膜厚のノンドープポリシリコン膜からなる第1ゲートポリシリ膜115を、周辺回路領域のゲート絶縁膜60を覆うように形成する。
次いで、周辺回路領域を図示しないフォトレジスト膜(図示せず)で覆い、図16A、Bに示すように、メモリセル領域の活性領域Kの表層部に、低濃度のN型不純物としてリンをイオン注入する。このイオン注入により、活性領域Kの表層部にN型の低濃度不純物拡散層61が形成される。このイオン注入の際のイオンのドーズ量としては、たとえば5×1012〜1×1013atoms/cm2の範囲を例示できる。この低濃度不純物拡散層61は、メモリセル領域に配置される埋め込みゲート型MOSトランジスタ(セルトランジスタTr1)のソース・ドレイン領域として機能する。
【0087】
次いで、図17に示すように、周辺回路領域を図示しないフォトレジスト膜でマスクしてドライエッチングを行い、メモリセル領域上の第1ゲートポリシリ膜115を除去する。
次いで周辺回路領域およびメモリセル領域に、マスク用の窒化シリコン膜62および、カーボン膜(アモルファス・カーボン膜)63を順次堆積する。次いで、図14A、Bに示すように、前記窒化シリコン膜62およびカーボン膜63を、メモリセル領域の溝部65(トレンチ)形成用のパターンにパターニングする。このとき、図15に示すように、周辺回路領域では、前記窒化シリコン膜62およびカーボン膜63のパターニングを行わない。このため、周辺回路領域では半導体基板50上がゲート絶縁膜60、第1ゲートポリシリ膜115、窒化シリコン膜62およびカーボン膜63によって覆われたままの状態となる。
【0088】
次いで、図18A、Bに示すように、メモリセル領域の半導体基板50をエッチングし、複数の溝部65を互いに隣接するように形成する。溝部65は、活性領域Kと交差する所定の方向(図2のY方向)に延在するライン状のパターンとして形成される。
【0089】
この時、溝部65内に位置する素子分離領域58の上面もエッチングされ、半導体基板50上面よりも低い位置となって浅溝を構成する。酸化シリコン膜のエッチング速度が半導体基板50のエッチング速度よりも遅くなるようにエッチング条件を制御することにより、溝部65は半導体基板50がエッチングされた相対的に深い溝と、素子分離領域58がエッチングされた相対的に浅い溝が連続し、底部に段差を有する溝として形成される。その結果、図18Aに示すように、素子分離領域58と接する溝部65の側面部分66には薄膜状のシリコンがサイドウォール66として残存し、リセス型のセルトランジスタのチャネル領域として機能する。
なお、素子分離絶縁領域(STI)58よりも半導体基板50のシリコンの部分を深くエッチングすると、リセスチャネル型のトランジスタとしてのチャネル領域が形成される。
【0090】
次いで、メモリセル領域および周辺回路領域のカーボン膜63を除去する。カーボン膜63の除去により、図19に示すように、周辺回路領域の半導体基板50の上面50aは、ゲート絶縁膜60、第1ゲートポリシリ膜115および窒化シリコン膜62によって覆われた状態となる。
【0091】
次いで、図20A、Bに示すように、熱酸化法により4〜7nm程度の膜厚の酸化シリコン膜からなる第一のゲート絶縁膜67を、メモリセル領域および周辺回路領域を覆うように形成する。このとき、メモリセル領域における第一のゲート絶縁膜67は、溝部65の内面を覆うように形成される。この第一のゲート絶縁膜67は、メモリセル領域に配置される埋め込みゲート型MOSトランジスタ(セルトランジスタTr1)のゲート絶縁膜として機能する。
【0092】
次いで、メモリセル領域および周辺回路領域に、窒化チタン(TiN)からなる内面層68とタングステン(W)層69とを順次堆積し、セルゲート電極膜とする。このとき、メモリセル領域におけるタングステン層69は、溝部65の内部を完全に充填する膜厚で形成する。
【0093】
次に、図21A、Bに示すように、タングステン膜69の上面69aを、半導体基板50の上面50aよりも下方になるまでエッチバックを行う。このとき、溝部65の底部に、窒化チタン層68およびタングステン膜69を残存させるようにエッチバックの条件を調整する。このエッチバックにより、ゲート電極を一部兼ねる構造の、タングステン膜69からなる第一のワード線70と第二のワード線73とが、溝部65の内側に形成される。
【0094】
このとき、図22に示すように、周辺回路領域における半導体基板50の上面50aは平坦であるため、内面層68およびタングステン層69は、図21A、Bで説明したエッチバック時にすべて除去される。
【0095】
次いで、図23A、Bに示すように、たとえば窒化シリコン膜(Si3N4)からなる10nm程度の膜厚の第一のライナー膜71を、第一のワード線70と第二のワード線73の上面(タングステン膜69の上面69a)と第一のゲート絶縁膜67とを覆うように形成する。このとき、第一のライナー膜71が溝部65内を埋め込まないように、形成条件を調整する。
【0096】
次いで、CVD法あるいはスピンナ法により、メモリセル領域および周辺回路領域に、たとえば酸化シリコン膜やSOD膜(Spin On Directrics:ポリシラザン等の塗布系絶縁膜)からなる第一の埋込絶縁膜72を、第一のライナー膜71上を覆い、かつ、溝部65を埋め込むように形成する。
【0097】
次いで、CMP処理を行い、メモリセル領域にライナー膜71が露出するまで表面を平坦化する。次に、CMP処理を行い、メモリセル領域に窒化シリコン膜62が露出するまで、第一の埋込絶縁膜72表面と、第一のライナー膜71と、第一のゲート絶縁膜67とを研磨除去する。このCMP処理により、溝部65の上部領域を埋め込む構成で、第一のライナー膜71および第一の埋込絶縁膜72が残存する。
【0098】
以上により、溝部65内の上部領域は、第一のライナー膜71および第一の埋込絶縁膜72により埋め込まれた構成となる。なお、第一のライナー膜71は第一の埋込絶縁膜72を裏打ちする機能を有し、第一の埋込絶縁膜72の底面および側面を支持している。
【0099】
次いで、図24A、Bに示すように、メモリセル領域の窒化シリコン膜62と酸化シリコン膜60をドライエッチングにより除去する。このエッチングにより、第一の埋込絶縁膜72および第一のライナー膜71の一部が除去され、第一の埋込絶縁膜72の上面は半導体基板50の上面50aと概略同程度の高さになる。このとき、溝部65の外方の半導体基板50の上面50aと、溝部65内の第一の埋込絶縁膜72の上面は露出した状態となる。
【0100】
また、図25に示すように、周辺回路領域における埋込絶縁材料72およびライナー膜71も、このエッチングによりすべて除去される。また、窒化シリコン膜62もエッチバックによって一部除去される。また、周辺回路領域では、半導体基板50の上面50aがゲート絶縁膜60、第1ゲートポリシリ膜115および薄膜状の窒化シリコン膜62aによって覆われた状態となる。
【0101】
次いで、図26に示すように、周辺回路領域の薄膜状の窒化シリコン膜62aを、ウェットエッチングによって除去する。このエッチングにより、周辺回路領域の第1ゲートポリシリ膜115が露出する。
【0102】
また、窒化シリコン膜62aを除去する際のエッチングにより、メモリセル領域のライナー膜71もエッチングされる。このとき、ライナー膜71が溝部65内に残存するように、ウェットエッチングの時間を制御することが望ましい。また、メモリセル領域における埋込絶縁材料72の表面が、半導体基板50の上面50aと概略同程度の高さになるようにウェットエッチングの条件を制御することが望ましい。以上により、埋込絶縁材料72からなる埋込絶縁膜74が形成される。
【0103】
次いで、図27A、Bに示すように、メモリセル領域および周辺回路領域を覆うように、たとえば酸化シリコン膜からなる40〜50nm程度の膜厚の第1の層間絶縁膜75を形成する。
次いで、メモリセル領域の第一の層間絶縁膜75の一部を除去し、第一のコンタクト開口76を形成する。
【0104】
このとき、第一のコンタクト開口76は、図2に示した場合と同様に、第一のワード線70と同じ方向(図2のY方向)に延在するライン状の開口パターンとして形成される。この開口パターンの形成により、第一のコンタクト開口76のパターンと活性領域Kとの交差した部分では、半導体基板50の上面50aが露出する。また、この露出領域がビット配線接続領域とされる。また、このとき、第一のコンタクト開口76の底部に、ライナー膜71の上端と埋込絶縁膜74の上面一部が露出する。
【0105】
次いで、N型不純物(ヒ素等)を、第一のコンタクト開口76底部から露出する活性領域Kの表層部にイオン注入し、N型の第一の高濃度不純物拡散層77を形成する。このとき、イオン注入のドーズ量としては1×1014〜5×1017toms/cm2の範囲を例示できる。このN型の第一の高濃度不純物拡散層77は、リセス型のセルトランジスタのソース・ドレイン領域として機能するとともに、後の工程で形成するビット配線の接続抵抗を低下させる機能を有している。
【0106】
次いで、図28に示すように、メモリセル領域をフォトレジスト膜でマスクし、希釈したフッ酸(HF)を薬液としたウェットエッチングを行う。このエッチングにより、半導体基板50の清浄なシリコン面(上面50a)が露出する。また、このエッチングにより、図28に示すように、周辺回路領域上の第1の層間絶縁膜75が除去され、第1ゲートポリシリ膜115が露出する。
【0107】
次いで、図29A、B、図30に示すように、メモリセル領域および周辺回路領域に、たとえばN型の不純物(リン等)を含有したポリシリコン膜からなる底部導電膜78を形成する。この底部導電膜78の形成により、図30に示すように、周辺回路領域における第1ゲートポリシリ膜115と底部導電膜78とが一体となり、第2ゲートポリシリ膜116が形成される。
【0108】
次いで、図30に示すように、図示しないフォトレジスト膜をマスクにして、ホウ素等のP型不純物を、周辺回路領域のPチャネル型MOSトランジスタ(第一のMOSトランジスタTr2)を形成する領域T1上の第2ゲートポリシリ膜116にイオン注入する。同様にして、リン等のN型不純物を、Nチャネル型MOSトランジスタ(第二のMOSトランジスタTr3)を形成する領域T2上の第2ゲートポリシリ膜116にイオン注入する。
【0109】
このように、各領域(T1、T2)に異なる導電型のイオンを注入することにより、周辺回路領域上に形成される第一のMOSトランジスタTr2の第一のゲート電極120aの導電型がP型となり、第二のMOSトランジスタTr3の第一のゲート電極120bの導電型がN型となる。このため、トランジスタ特性を向上できる。
【0110】
また、第2ゲートポリシリ膜116にN型不純物をイオン注入する際に、同時にメモリセル領域上の底部導電膜78にN型不純物をイオン注入してもよい。底部導電膜78にN型不純物をイオン注入することにより、メモリセル領域に形成するビット配線の抵抗を低減できる。
【0111】
次いで、メモリセル領域および周辺回路領域の底部導電膜78(第2ゲートポリシリ膜116)上に、タングステン膜などの金属膜79、窒化シリコン膜80を順次堆積し、周辺ゲート電極膜とする。この周辺ゲート電極膜はメモリセル領域においてビット配線としても機能する。
【0112】
次いで、図31A、B、図32に示すように、メモリセル領域および周辺回路領域の底部導電膜78、金属膜79および窒化シリコン膜80からなる積層膜をライン形状にパターニングする。このパターニングにより、メモリセル領域に、第一のワード線70と交差する方向(図2に示す構造説明の場合のX方向)に延在するビット配線81が形成される。なお、図31A、Bに示すビット配線81は、図2に示すビット配線15の構造と同様に、第一のワード線70と直交する直線形状となっているが、ビット配線81の形状は直線形状に限られず、一部を湾曲させた折れ線形状や波型形状としてもかまわない。また、ビット配線81の下層の底部導電膜78は、第一の高濃度不純物拡散層77と接続している。
【0113】
また、このパターニングにより、図32に示すように、周辺回路領域の領域T1に第一のMOSトランジスタTr2の第一のゲート電極120aが形成され、領域T2に第二のMOSトランジスタTr3の第一のゲート電極120bが形成される。
【0114】
本実施形態においては、メモリセル領域のビット配線81と、周辺回路領域のゲート電極(第一のゲート電極120a、第一のゲート電極120b)とを同時に形成することにより、製造工程の増加を抑えることができる。
【0115】
次いで、図33A、Bに示すように、メモリセル領域のビット配線81および周辺回路領域のゲート電極(第一のゲート電極120a、第一のゲート電極120b)を覆うように、窒化シリコン膜82を形成する。
【0116】
次いで、メモリセル領域を図示しないフォトレジスト膜でマスクし、異方性ドライエッチングを行う。このエッチングにより、図34に示すように、周辺回路領域のゲート電極(第一のゲート電極120a、第一のゲート電極120b)の側面に、窒化シリコン膜82からなる窒化膜サイドウォール121が形成される。このとき、窒化膜サイドウォール121の膜厚は、所望のMOSトランジスタの特性に応じて調整すればよい。なお、窒化膜サイドウォール121を形成する前に、イオン注入により、ゲート電極の両側の活性領域K内に低濃度の不純物拡散層(LDD層)を形成しておいてもよい。
【0117】
次いで、図示しないフォトレジスト膜をマスクとして周辺回路領域にイオン注入を行い、図35に示すように、活性領域Kの表層部に第二の不純物拡散層122と第三の不純物拡散層123とを形成する。第二の不純物拡散層122は、P型の不純物が拡散された領域であり、第一のMOSトランジスタTr2のソース・ドレイン領域として機能する。また、第三の不純物拡散層123は、N型の不純物が拡散された領域であり、第二のMOSトランジスタTr3のソース・ドレイン領域として機能する。
【0118】
次いで、図36A、B、図37に示すように、メモリセル領域および周辺回路領域を覆うように、10〜20nmの膜厚の窒化シリコン膜等からなるライナー膜83を形成する。ここで、耐酸化性を備えた膜からなるライナー膜83を形成しておくことにより、後述するSOD膜のアニール処理工程において、すでに形成されている下層の素子の酸化によるダメージを防止できる。
【0119】
次いで、図38A、B、図39に示すように、メモリセル領域のビット配線81同士の間、および、周辺回路領域の第一のゲート電極120aと第一のゲート電極120bとの間を充填するように、塗布膜であるSOD膜を堆積する。次いで、高温の水蒸気(H2O)雰囲気中でアニール処理を行い、前記SOD膜を固体の堆積膜85に改質する。次いで、メモリセル領域のライナー膜83の上面が露出するまでCMP処理を行い、堆積膜85の表面を平坦化する。
次いで、CVD法により、酸化シリコン膜からなる第二の層間絶縁膜86を、メモリセル領域および周辺回路領域を覆うように形成する。
【0120】
次いで、フォトリソグラフィ技術およびドライエッチング技術を用いて、図40A、Bに示すように、接続孔(第二のコンタクト開口)87を形成する。このとき、第二のコンタクト開口87を形成する位置は、図2を基に先に説明した構造の場合、図2の容量コンタクトプラグ形成領域17に対応する位置とする。ここでは、先にビット配線81の側面に形成した窒化シリコン膜82およびライナー膜83をサイドウォールとして用いたSAC(Self Alignment Contact)法によって、第二のコンタクト開口87を形成することができる。
【0121】
この第二のコンタクト開口87形成の際のエッチングにより、第二のコンタクト開口87と、図2に示した活性領域Kの交差する領域とにおいて、半導体基板50の上面50aと埋込絶縁膜74の上面とが露出する。また、この半導体基板50の露出領域の下には、溝部65を埋め込む構成の第一のワード線70が位置し、また、その上には埋込絶縁膜74が第一のライナー膜71を介して埋め込み形成されている。
【0122】
次いで、第二のコンタクト開口87の内壁を覆うように、窒化シリコン膜からなるサイドウォール88を形成する。次いで、第二のコンタクト開口87の底部に露出する半導体基板50の上面50aに、N型不純物(リン等)をイオン注入する。このイオン注入により、第二のコンタクト開口87の底部に露出する半導体基板50の上面50a近傍にN型の第二の高濃度不純物拡散層90が形成される。なお、この第二の高濃度不純物拡散層90は、本実施形態のリセス型のトランジスタにおいて、ソース・ドレイン領域として機能する。
【0123】
次いで図41A、Bに示すように、リンを含有したポリシリコン膜を、第二のコンタクト開口87内を充填し、かつ、第二の層間絶縁膜86上を覆うように堆積させる。次いで、第二のコンタクト開口87の底部にポリシリコン膜を残存させるようにエッチバックを行う。このエッチバックにより、ポリシリコン膜からなる底部導電膜91が形成される。
【0124】
次いで、図42に示すように、図示しないフォトレジスト膜をマスクとして用いた異方性ドライエッチングにより、周辺回路領域の第二の層間絶縁膜86と堆積膜85とを貫通し、半導体基板50の上面50aを露出するように、周辺コンタクト開口124を形成する。このとき、周辺コンタクト開口124の底部で、第二の不純物拡散層122および第三の不純物拡散層123が露出するように、周辺コンタクト開口124の形成位置を調整する。
【0125】
次いで、周辺コンタクト開口124の底面の、第二の不純物拡散層122および第三の不純物拡散層123が露出している部分に、コバルトシリサイド(CoSi)等からなるシリサイド層125を形成する。
このとき、メモリセル領域においては、図43A、Bに示すように、シリサイド層92(125)が、底部導電膜91の上面を覆うように形成される。
【0126】
次いで、周辺回路領域の周辺コンタクト開口124と、メモリセル領域の第二のコンタクト開口87内とを充填するように、たとえばタングステンからなる金属膜93を形成する。
次いで、CMP処理を行い、メモリセル領域の堆積膜85上面と周辺回路領域の第二の層間絶縁膜86とが露出するまで表面を平坦化し、堆積膜85上と第二の層間絶縁膜86上のシリサイド層92および金属膜93を除去する。
【0127】
このCMP処理により、底部導電膜91、シリサイド層92および金属膜93からなる3層構造の容量コンタクトプラグ95がメモリセル領域に形成される。また、シリサイド層125(92)および金属膜93からなる周辺コンタクトプラグ126が、周辺回路領域に形成される。このような構成により、周辺コンタクトプラグ126は、トランジスタのソース・ドレイン領域とそれぞれ導通する。
【0128】
また、本実施形態の構成によれば、図43A、Bに示すように、隣接する第一のワード線70と第二のワード線73との間に位置する第二の高濃度不純物拡散層90の上に容量コンタクトプラグ95を形成し、第一の高濃度不純物拡散層77の上にビット配線81を形成することにより、容量コンタクトプラグ95とビット配線81とを、トレンチ構造の第一のワード線70上に密に配置できる。このため、半導体装置の微細化に寄与することができる。
【0129】
次いで、メモリセル領域および周辺回路領域に、窒化タングステン(WN)とタングステン(W)とを順次堆積し、図示しない積層膜からなる金属膜を形成する。次いで、メモリセル領域および周辺回路領域の前記金属膜を同時にパターニングする。このパターニングにより、図44A、Bに示すように、前記金属膜からなる容量コンタクトパッド96が、メモリセル領域に形成される。また、図45に示すように、前記金属膜からなる局所配線127が、前記容量コンタクトパッド96と同時に、周辺回路領域の貫通電極形成領域Tと素子形成領域Dにそれぞれ形成される。
【0130】
また、図44A、Bに示すように、容量コンタクトパッド96は容量コンタクトプラグ95と接続する構成となる。また、局所配線127は、周辺コンタクトプラグ126と接続された構成となる。
また、図45に示すように、周辺領域の貫通電極形成領域Tに配置した局所配線127は、図示していない部分で他の局所配線127と導通していてもかまわない。貫通電極形成領域Tに配置した局所配線127は、後の工程で形成する貫通プラグVと接続するためのパッドとして機能する。
【0131】
次いで、図46A、B、図47に示すように、メモリセル領域の容量コンタクトパッド96上と、周辺回路領域の局所配線127上を覆うように、窒化シリコン膜からなるストッパー膜97と、1〜2μm程度の膜厚の酸化シリコン膜等からなる第3の層間絶縁膜98とを順次積層する。このとき、第3の層間絶縁膜98の膜厚は、最適なキャパシタの静電容量に応じて適宜設定すればよい。
【0132】
次いで、図48A、Bに示すように、メモリセル領域の容量コンタクトパッド96の上面を露出させるように、第3の層間絶縁膜98およびストッパー膜97を貫通する開口(コンタクト開口)99を形成する。次いで、開口99の内壁面を覆うように、窒化チタン等からなる第一の電極103aを形成する。第一の電極103aは、後述するキャパシタ素子の下部電極として機能する。また、第一の電極103aの底部は容量コンタクトパッド96と接続している。
【0133】
次いで、図49A、Bに示すように、キャパシタ103を形成する。まず、第一の電極103aの内壁面を覆うように容量絶縁膜103bを形成する。このとき、容量絶縁膜103bとしては、酸化ジルコニウム(ZrO2)、酸化アルミニウム(Al2O3)、酸化ハフニウム(HfO2)やそれらの積層膜を用いることができる。
次いで、容量絶縁膜103bの内壁面を覆うように、窒化チタン等からなる上部電極103cを形成する。以上によりキャパシタ103が形成される。
【0134】
次いで、図50A、B、図51に示すように、メモリセル領域の上部電極103c上と、周辺回路領域の第3の層間絶縁膜98とを覆うように、酸化シリコン膜等からなる第4の層間絶縁膜105を形成する。
【0135】
次いで、図51に示すように、素子形成領域Dおよび貫通電極形成領域Tの第4の層間絶縁膜105、第3の層間絶縁膜98およびストッパー膜97を貫通し、かつ、局所配線127を露出する開口130aを形成する。
次いで、タングステン等の金属膜を前記開口130aに充填する。これにより、素子形成領域Dおよび貫通電極形成領域Tの局所配線127にそれぞれ接続する局所コンタクトプラグ130が形成される。
【0136】
次いで、図52A、B、図53に示すように、メモリセル領域および周辺回路領域の第4の層間絶縁膜105上に、アルミニウム(Al)や銅(Cu)等からなる第1配線106を形成する。このとき、図53に示すように、周辺回路領域における第1配線106は、局所コンタクトプラグ130に接続するように形成される。次いで、酸化シリコン膜等からなる第5の層間絶縁膜107を、メモリセル領域および周辺回路領域の第1配線106を覆うように形成する。
【0137】
次いで、図53に示すように、タングステン等の金属膜からなる第1コンタクトプラグ131を、第5の層間絶縁膜107を貫通し、かつ、第1配線106に接続するように形成する。
【0138】
次いで、図54A、B、図55に示すように、メモリセル領域および周辺回路領域の第5の層間絶縁膜107上に、アルミニウム(Al)や銅(Cu)等からなる第2配線109を形成する。このとき、図55に示すように、周辺回路領域における第2配線109は、第1コンタクトプラグ131に接続するように形成される。
次いで、酸化シリコン膜等からなる第6の層間絶縁膜110を、メモリセル領域および周辺回路領域の第2配線109を覆うように形成する。
【0139】
次いで、図54に示すように、タングステン等の金属膜からなる第2コンタクトプラグ132を、貫通電極形成領域Tの第6の層間絶縁膜110を貫通し、かつ、第2配線109に接続するように形成する。
【0140】
次いで、第3配線112を、貫通電極形成領域Tの第6の層間絶縁膜110上に形成する。第3配線112は、最上層の配線層であり、表面にバンプ電極を形成する際のパッドを兼ねる。そのため、第3配線112の材料としては、銅等の自然酸化されやすい金属膜を避けることが好ましい。このような材料としては、たとえばアルミニウムを用いることができる。
【0141】
このとき、第3配線112は、第2コンタクトプラグ132に接続するように形成される。また、第3配線を形成する領域は貫通電極形成領域Tに限られず、素子形成領域Dにも配置して構わない。この場合は、第3配線112を、第2配線109と接続する配線層としてもよい。
【0142】
次いで、図55に示すように、第3配線112を覆うように、たとえばシリコン酸窒化膜(SiON)からなる保護膜113を形成する。これにより、図2、図3に示す構造の、半導体装置のメモリセル領域が完成する。
引き続き、周辺回路領域に貫通電極200を形成するための工程について説明する。
【0143】
まず、図56に示すように、保護膜113を貫通し、第3配線112上面(一面)を露出させる開口113aを形成する。
次いで、開口113a内に、シード膜141、銅膜および表面金属膜143を順次積層したのちにパターニングする。このパターニングにより、第3配線112に接続する、シード膜141と銅バンプ142と表面金属膜143とからなる第一バンプ140が形成される。ここで、シード膜141は、たとえばチタン(Ti)膜上に銅を積層した積層膜を用いることができる。また、銅バンプ142は、電界メッキ法により高さ(膜厚)が10〜12μm程度になるように形成することが好ましい。また、表面金属膜143としては、たとえば膜厚2〜4μmのスズと銀の合金膜(Sn−Ag膜)を用いることができる。
【0144】
次いで、図57に示すように、裏面絶縁膜150を形成する。
まず、半導体基板50の下面50b側に、図示しないアクリル樹脂または石英等のサポート基板を貼り付けて固定する。次いで、半導体基板50を前記サポート基板で固定した状態で、半導体基板50の下面50b側を、所定の厚さ(例えば50μm)になるまで研削(バックグラインド)する。
【0145】
この研削工程により、予め形成しておいた部材118の端部が、半導体基板50の下面50b側に露出する。このような構成とすることにより、部材118は、貫通プラグVの側面を完全に囲む構成となる。このため、隣接する貫通電極200同士の絶縁性を確保することができる。また、貫通電極200と、貫通電極200に隣接する素子形成領域Dとの間の絶縁性を確保することができる。このため、MOSトランジスタ(第一のMOSトランジスタTr2、第二のMOSトランジスタTr3)への干渉を防ぐことができる。
【0146】
次いで、たとえば窒化シリコン膜からなる200〜400nmの膜厚の裏面絶縁膜150を、半導体基板50の下面50b側を覆うように形成する。裏面絶縁膜150は、後の工程で形成する貫通プラグVに使用する銅が、製造工程中に半導体基板50の下面50b側から内部に拡散することを防止する。このため、裏面絶縁膜150を形成することにより、半導体装置の素子特性の低下を防ぐことができる。
【0147】
次いで、図58に示すように、局所配線127の下面(他面)127a側を露出するように、貫通電極形成領域Tの裏面絶縁膜150、半導体基板50、ライナー膜83、堆積膜85および第二の層間絶縁膜86を貫通する開口151を、異方性ドライエッチングにより形成する。
このときのドライエッチングの条件は、一段階のステップで行うのみならず、半導体基板50のシリコンエッチングと、堆積膜85等の絶縁膜のエッチングとを分けて、2段階のステップで行ってもかまわない。
【0148】
次いで、図60に示すように、貫通プラグVを形成する。
まず、開口151の内壁面および裏面絶縁膜150他面側を覆うように、チタン(Ti)膜上に銅を積層した積層膜からなるシード膜161を形成する。次いで電界メッキ法により、銅バンプ162を、シード膜161を介して開口151を充填するように形成する。この銅バンプ162は、貫通プラグVとして機能する。このとき、銅バンプ162は、裏面絶縁膜150から下面側(他面側)に突出する構成となる。
【0149】
次いで、銅バンプ162の他面側を覆うように、たとえばニッケル(Ni)、金(Au)を順次堆積したAu/Ni膜からなる膜厚2〜4μm程度の積層膜からなる金属膜163を形成する。以上により、シード膜161、銅バンプ162および金属膜163からなる貫通プラグVが形成される。なお、貫通プラグVのうち、裏面絶縁膜150の下面側から突出する部分を、第二バンプ160とする。
このとき、第二バンプ160を、裏面絶縁膜150の他面側から突出する厚さdが8μm以下となるように形成することが好ましい。また、第二バンプ160の他面側表面は、平坦になるように形成することが好ましい。
【0150】
以上により、貫通プラグV、局所配線127、局所コンタクトプラグ130、第1配線106、第1コンタクトプラグ131、第2配線109、第2コンタクトプラグ132、第3配線112および第一バンプ140からなる貫通電極200が形成される。
この後、サポート基板を除去し、ダイシングによって個片化することにより、本発明の半導体装置100が完成する。なお、第一バンプ140側の金属膜143と第二バンプ160側の金属膜163の種類は入れ替えも可能である。すなわち、第一バンプ140側の金属膜143としてAu/Ni膜からなる積層膜を形成し、第二バンプ160側の金属膜163としてスズと銀の合金膜(Sn−Ag膜)を形成してもよい。
また、金属膜143と金属膜163は、Au/Ni積層膜とSn−Ag膜の組合せのみには限定されず。半導体チップを積層する際に、接触して接合が形成可能な金属膜の組合せが適用可能である。
【0151】
本実施形態によれば、半導体装置100のメモリセル領域および周辺回路領域に形成した金属膜を同時にパターニングすることにより、メモリセル領域の容量コンタクトパッド96と、周辺回路領域の局所配線127とを同時に形成できる。このため、メモリセル領域に埋込ゲート型のMOSトランジスタ(セルトランジスタTr1)を有し、周辺回路領域にプレーナ型のMOSトランジスタ(第一のMOSトランジスタTr2、第二のMOSトランジスタTr3)を有する構造の半導体装置100であっても、工程の追加を抑制して製造することができる。このため、貫通電極200の製造工程における製造コストを抑制できる。
【0152】
また、金属膜からなる局所配線127を貫通電極形成領域Tに形成することにより、開口151形成の際のエッチングの進行を、局所配線127で食い止められる。このため、開口151の深さを、局所配線127の形成位置により容易に調節できる。このため、埋め込みゲート型MOSトランジスタを有する微細な半導体装置であっても、微細な貫通電極200を容易に形成できる。
【0153】
また、貫通プラグVが、金属からなる局所配線127に直接接続されるため、貫通電極200の電気抵抗を抑えることができる。また、導電性の高いシード膜161と銅バンプ162とを開口151に埋め込み形成することにより、導電性の高い貫通電極200を形成できる。このため、複数の半導体装置100を積層して、貫通電極200同士を接続させても、抵抗を抑えることができる。このため、半導体装置100間の半導体チップを好適に積層することにより、このため、半導体装置の高集積化を実現できる。
【0154】
また、貫通プラグVの側面を囲むように、絶縁体からなる部材118を形成することにより、隣接する貫通電極200(貫通プラグV)同士の絶縁性を確保できる。また、貫通プラグVと、貫通プラグVに隣接する素子形成領域Dとの間の絶縁性を確保することができるため、MOSトランジスタ(第一のMOSトランジスタTr2、第二のMOSトランジスタTr3)への干渉を防ぐことができる。このため、MOSトランジスタの動作を安定させることができる。
【0155】
また、窒化シリコン膜からなる200〜400nmの膜厚の裏面絶縁膜150を、半導体基板50の下面50b側を覆うように形成することにより、製造工程中に銅が貫通プラグVから半導体基板50内部に拡散することを防止できる。このため、半導体装置100の素子特性低下を防ぐことができる。
【0156】
また、周辺回路領域の各領域(T1、T2)に、異なる導電型のイオンを注入することにより、周辺回路領域上に異なる導電型のゲート電極(第一のゲート電極120a、120b)を形成できる。このため、周辺回路領域上に異なる導電型のMOSトランジスタ(第一のMOSトランジスタTr2、第二のMOSトランジスタTr3)を形成でき、トランジスタ特性を向上できる。
【0157】
次に、本発明の半導体装置の応用例について説明する。
図60は、本発明を用いて形成した2枚のDRAMチップ(半導体チップ)323、324を積層して、高集積化した半導体装置(DRAMパッケージ)300の断面模式図である。図60においては、外部端子(半田ボール327)が上方に位置するようにして断面図を記載した。以下、各構成について説明する。
【0158】
DRAMパッケージ300は、略四角形の金属製の基板326を備えている。また、基板326の一面側には、チップ積層体320がアタッチフィルム325を介して搭載されている。
チップ積層体320は、一面側から順に、たとえば、半導体チップ322、323およびインターフェースチップ(半導体チップ)324と、が積層した構成となっている。なお、ここでは例として3つの半導体チップからなるチップ積層体320について説明するが、半導体チップの数は3つに限られず、4つ以上であってもかまわない。
【0159】
半導体チップ322、323は、本発明を用いて形成した、図示しないメモリセル回路と、メモリセルへのデータ入出力用の周辺回路と、が形成されている。
インターフェースチップ324は、半導体チップ322、323を制御するためのチップである。また、インターフェースチップ324は、各半導体チップ322、323へのデータの入出力およびパッケージ外部へのデータの入出力を制御可能な、図示しないロジック回路が形成されている。
【0160】
また、半導体チップ322、323、324の一面側及び他面側には、それぞれ複数の柱状の第一バンプ323a、第二バンプ323bが形成されている。
また、各半導体チップ322、323、324は、貫通電極323cを介して互いに電気的に接続されている。また、半導体チップ322の他面側は、アタッチフィルム325を介して基板326に固定されている。
【0161】
また、各半導体チップ322、323、324の隣接する第一バンプ323a、第二バンプ323b同士は、貫通電極323cの位置を合わせて、低温(150〜170℃程度)で加熱されたことにより互いに仮固着されている。また、半導体チップ322は、予め基板326に固定されていることにより、各半導体チップ323、324の第一バンプ323aと第二バンプ323bとを仮固着する際の土台として用いられる。
【0162】
なお、貫通電極323cの具体的な構造は、先の実施形態において説明した通りであるため、本実施形態では詳細な記載を省略する。また、半導体チップ322、323、324は、貫通電極323cの配置が同じであれば、互いの大きさが異なっていてもかまわない。
【0163】
基板326の一面側には、チップ積層体320を覆う、樹脂からなる封止体330が形成されている。封止体330は、チップ積層体320を構成する各々の半導体チップ322、323、324の間に充填されるとともに、チップ積層体320の側面を覆っている。このような構成により、各半導体チップ322、323、324は、封止体330により衝撃から保護されている。
【0164】
また、インターフェースチップ324の一面側には、略四角形の配線基板321が配置されている。また、配線基板321の他面側には端子329が形成されており、この端子329を介して、配線基板321とチップ積層体320とは電気的に接続されている。
また、配線基板321の一面側には複数の半田ボール327が形成されている。半田ボール327は、外部からの入出力信号、電源電圧等が印加される端子であり、DRAMパッケージ300の外部端子として機能する。また、半田ボール327と端子329は、配線形成層328により電気的に接続されている。
【0165】
本実施形態によれば、本発明の貫通電極323cが設けられた半導体チップが用いられていることにより、微細でかつ、電気特性の高いDRAMパッケージ300を提供することができる。
【0166】
次いで、本発明の貫通電極を有するDRAMパッケージを備えるメモリモジュール(半導体装置)について、図61を用いて説明する。図61は半導体メモリモジュールの平面模式図である。
半導体メモリモジュール410は、DRAMパッケージ402と、インターフェースチップ403と、入出力端子401と、から概略構成されている。以下、各構成について詳細を説明する。
【0167】
本実施形態の半導体メモリモジュール410には、たとえば8個のDRAMパッケージ402と、1個のインターフェースチップ403がプリント基板400上に搭載されている。なお、インターフェースチップ403はプリント基板400上に搭載されていなくても構わない。
【0168】
DRAMパッケージ402は、図60に示したDRAMパッケージと同様の構成を有している。また、プリント基板400には、DRAMパッケージ402を外部の装置に電気的に接続するための複数の入出力端子(I/O端子)401が設けられている。このような構成により、入出力端子401を介して、例えば外部のメモリコントローラから、各DRAMパッケージ402へのデータの入出力が行われる。
【0169】
インターフェースチップ403は、各DRAMパッケージ402へのデータの入出力を制御するチップである。インターフェースチップ403は、半導体メモリモジュール410の外部から供給されたクロック信号(Clock)及びコマンドアドレス信号(Command Address)のタイミング調整や、信号波形の形成を行って、各DRAMパッケージ402へ供給する。
【0170】
本実施形態の半導体メモリモジュール410は、本発明の半導体装置が設けられた、集積度の高い半導体装置(DRAMパッケージ402)が用いられている。このため、微細化に対応することが可能であり、かつ、大容量のデータ記憶を実現することができる。
【0171】
次に、本発明を適用したデータ処理システム500について、図62を用いて説明する。図62は本実施形態のデータ処理システム500の概略構成図である。データ処理システム500は、上記半導体装置100、300、410を備えたシステムの一例である。
【0172】
データ処理システム500は、データプロセッサ520と上記本発明を適用したDRAMメモリモジュール530が含まれている。
また、また、データプロセッサ520は、システムバス510を介して上記DRAMメモリモジュール530に相互に接続されているが、システムバス510を介さずにローカルなバスによって接続されてもかまわない。また、図62中には、1本のシステムバス510が図示されているが、必要に応じてコネクタなどを介して、シリアル乃至パラレルに接続される。
【0173】
データプロセッサ520としては、たとえばMPU(Micro Processing Unit)や、DSP(Digital Signal Processor)等を挙げることができる。また、DRAMメモリモジュール530は、本発明を用いて形成した上記半導体装置100、300、410を備えている。
【0174】
このデータ処理システム500では、必要に応じて、不揮発性記憶デバイス550、入出力装置560、ROM(Read Only Memory)540がシステムバス510に接続されるが、必ずしも必須の構成要素ではない。
ROM540は、固定データの格納用として用いられる。また、不揮発性記憶デバイス550としては、ハードディスクや光ドライブ、SSD(Solid State Drive)などを利用できる。また、入出力装置560には、例えば液晶ディスプレーナどの表示装置や、キーボード等のデータ入力装置が含まれる。また、入出力装置560には、入力デバイス若しくは出力デバイスの何れか一方のみの場合も含まれる。
【0175】
図62に示すように、データ処理システム500の各構成要素の個数は、簡略化のため1つの記載にとどめているが、各構成要素の個数は、特に限定されるものではなく、少なくとも1個又は複数個の場合も含まれる。また、このデータ処理システム500には、例えばコンピュータシステムが含まれるが、必ずしもこれに限定されるものではない。
【0176】
本実施形態のデータ処理システム500は、本発明を用いた半導体装置100、メモリモジュール410を備えているため、高速のデータ処理を実現できる。
具体的には、本発明に係る半導体装置100は、メモリセル領域に埋込ゲート型のMOSトランジスタを有し、周辺回路領域にプレーナ型のMOSトランジスタを有する構造であるため、高い集積度を有する。また、金属からなる局所配線127と貫通プラグVとが直接接続されているため、良好な電気特性を有する。そして、このような電気特性が良好で、データ処理速度の速い半導体装置100を具備するDRAMパッケージ402が、本実施形態に係る半導体メモリモジュール410に備えられているため、半導体メモリモジュール410の動作が高速になると共に、記憶容量が増加して高性能化できる。
以上により、半導体メモリモジュール410を備えたデータ処理システム500におけるデータ処理速度の高性能化を実現できる。
【符号の説明】
【0177】
1…トランジスタ形成層、2…キャパシタ形成層、3…配線層、4…素子分離領域、7…溝部、7A…第一のゲート絶縁膜、9…第一のワード線、9a…上面、11…埋込絶縁膜、13…第二のワード線、15…ビット配線、18…容量コンタクトパッド、19…容量コンタクトプラグ、21…第一の低濃度不純物拡散層、22…第一の高濃度不純物拡散層、23…第二の低濃度不純物拡散層、24…第二の高濃度不純物拡散層、28…第一のコンタクト開口、36…第二のコンタクト開口、47…キャパシタ、50…半導体基板、50a…上面、50b…下面、57a…素子分離、58…素子分離領域、60…ゲート絶縁膜、60a…第二のゲート絶縁膜、60b…第三のゲート絶縁膜、61a…第一の低濃度不純物拡散層、61b…第二の低濃度不純物拡散層、67…第一のゲート絶縁膜、70…第一のワード線、73…第二のワード線、74…埋込絶縁膜、75…第1の層間絶縁膜、76…第一のコンタクト開口、77…第一の高濃度不純物拡散層、85…堆積膜(絶縁膜)、86…第二の層間絶縁膜、87…第二のコンタクト開口、90…第二の高濃度不純物拡散層、95…容量コンタクトプラグ、96…容量コンタクトパッド、98…第3の層間絶縁膜、111…第一の溝、114…第一の不純物拡散層、118…部材、118a…窒化シリコン膜、118b…酸化シリコン膜、122…第二の不純物拡散層、123…第三の不純物拡散層、127…局所配線、140…第一バンプ、141…シード膜、142…銅バンプ、160…第二バンプ、162…銅バンプ、200…貫通電極、410…半導体メモリモジュール、データ処理システム…500、510…システムバス、520…データプロセッサ、530…DRAMメモリモジュール、540…ROM、550…不揮発性記憶デバイス、560…入出力装置
K…活性領域、Tr1…セルトランジスタ、Tr2…第一のMOSトランジスタ、Tr3…第二のMOSトランジスタ、V…貫通プラグ
【特許請求の範囲】
【請求項1】
メモリセルが形成されたメモリセル領域と、前記メモリセル領域を囲むように形成された周辺回路領域と、を有する半導体装置であって、
半導体基板と、
前記半導体基板の前記メモリセル領域に形成された複数の溝部に、第一のゲート絶縁膜を介して前記半導体基板と対向し、前記半導体基板の主面よりも下方に位置するように埋め込まれたワード線と、
前記周辺回路領域の前記半導体基板の主面上に、第二のゲート絶縁膜を介して形成されたゲート電極と、
前記半導体基板の主面上を覆うように設けられた層間絶縁膜と、
前記メモリセル領域の前記層間絶縁膜上に配置された金属膜からなる容量コンタクトパッドと、
前記周辺回路領域の前記層間絶縁膜上に配置された前記金属膜からなる局所配線と、
前記周辺回路領域の前記半導体基板と前記層間絶縁膜とを貫通し、前記局所配線の底面と接続するように形成された貫通プラグと、を具備してなることを特徴とする半導体装置。
【請求項2】
前記メモリセル領域に配置され、前記容量コンタクトパッドの上面と接続するキャパシタと、
前記局所配線および前記容量コンタクトパッドを覆い、前記キャパシタを埋設する絶縁層を含むキャパシタ形成層と、
前記キャパシタ形成層上に形成され、金属配線を埋設する絶縁層を含む配線形成層と、
バンプとコンタクトプラグと前記貫通プラグとを含む貫通電極を有し、
前記バンプが前記配線形成層上に突出するように形成され、
前記コンタクトプラグが、前記キャパシタ形成層と前記配線形成層とを貫通し、前記バンプと前記局所配線とを接続するように形成されていることを特徴とする請求項1に記載の半導体装置。
【請求項3】
前記コンタクトプラグが、前記周辺回路領域上に配置された前記金属配線層を介して前記バンプと前記局所配線とを接続していることを特徴とする請求項2に記載の半導体装置。
【請求項4】
前記半導体基板を貫通するとともに前記貫通プラグの側面を囲むように形成された、隣接する前記貫通電極同士を絶縁する絶縁体からなる部材を有することを特徴とする請求項1乃至3のいずれか一項に記載の半導体装置。
【請求項5】
前記半導体基板の下面側に突出する前記貫通プラグの突出部と、
前記半導体基板の下面側を覆うように形成された裏面絶縁膜と、を有し、
前記貫通プラグの突出部が、前記裏面絶縁膜を介して前記半導体基板の下面側と対向する領域を備えていることを特徴とする請求項1乃至4のいずれか一項に記載の半導体装置。
【請求項6】
前記貫通プラグが、
銅バンプと、
前記銅バンプの側面および前記銅バンプが前記局所配線と対向する上面を覆うシード膜と、
前記銅バンプの前記半導体基板から突出している下面を覆う金属膜を有することを特徴とする請求項1乃至5のいずれか一項に記載の半導体装置。
【請求項7】
前記周辺回路領域に、
前記ゲート電極であるP型の第一のゲート電極を有する第一のMOSトランジスタと、
前記ゲート電極であるN型の第二のゲート電極を有する第二のMOSトランジスタと、を具備し、
前記局所配線が前記第一および第二のMOSトランジスタの少なくともいずれか一方と電気的に接続していることを特徴とする請求項1乃至6のいずれか一項に記載の半導体装置。
【請求項8】
前記周辺回路領域に、
前記ゲート電極であるP型の第一のゲート電極を有する第一のMOSトランジスタと、
前記ゲート電極であるN型の第二のゲート電極を有する第二のMOSトランジスタと、を具備し、
前記局所配線が前記第一および第二のMOSトランジスタの少なくともいずれか一方と電気的に接続していることを特徴とする請求項1乃至6のいずれか一項に記載の半導体装置。
【請求項9】
メモリセルを備えたメモリセル領域と前記メモリセル領域を囲むように形成された周辺回路領域とを有する半導体装置の製造方法であって、
半導体基板のメモリセル領域に複数の溝部を形成する工程と、
前記溝部の内壁を覆う第一のゲート絶縁膜を形成する工程と、
前記第一のゲート絶縁膜上にセルゲート電極膜を堆積し、前記溝部内において前記半導体基板の主面よりも前記セルゲート電極膜の上面が下方に位置するように前記セルゲート電極膜の一部を除去する工程と、
前記溝部内の前記セルゲート電極膜上に絶縁膜を堆積して前記セルゲート電極膜からなるワード線を埋め込む工程と、
前記周辺回路領域の前記半導体基板の主面上に、第二のゲート絶縁膜を介して周辺ゲート電極を形成する工程と、
前記半導体基板の前記主面上を覆う層間絶縁膜を形成する工程と、
前記層間絶縁膜上に金属膜を形成する工程と、
前記金属膜をパターニングして、前記メモリセル領域に配置された容量コンタクトパッドと前記周辺回路領域に配置された局所配線を同時に形成する工程と、
前記半導体基板と前記層間絶縁膜とを貫通し前記局所配線の下面側を露出する開口を形成する工程と、
前記開口に導電体を充填することにより、前記局所配線に接続する貫通プラグを形成する工程と、を有することを特徴とする半導体装置の製造方法。
【請求項10】
前記局所配線と前記容量コンタクトパッドを同時に形成する工程と前記貫通プラグを形成する工程との間に、
前記層間絶縁膜上を覆うキャパシタ形成層を絶縁膜で形成する工程と、
前記メモリセル領域の前記キャパシタ形成層内に埋め込まれ、前記容量コンタクトパッドに接続するキャパシタを形成する工程と、
前記キャパシタ形成層上を覆い、内部に金属配線層を埋設した配線形成層を絶縁膜で形成する工程と、
前記配線形成層と前記キャパシタ形成層を貫通して、前記局所配線の上面と接続するコンタクトプラグを前記周辺回路領域に形成する工程と、
前記配線形成層上に突出するように、前記コンタクトプラグに接続するバンプを形成する工程と、を具備してなることを特徴とする請求項9に記載の半導体装置の製造方法。
【請求項11】
複数の溝部を形成する工程の前に、
前記貫通プラグの側面を囲む位置に第一の溝を形成する工程と、
前記第一の溝に絶縁体を充填する工程を具備し、
前記バンプを形成する工程と前記開口を形成する工程の間に、前記半導体基板の裏面をバックグラインドして、前記第一の溝に充填した前記絶縁体の底部を露出させる工程を具備していることを特徴とする請求項10に記載の半導体装置の製造方法。
【請求項12】
前記絶縁体の底部を露出させる工程と前記開口を形成する工程の間に、前記半導体基板の下面を覆うように窒化シリコンからなる裏面絶縁膜を形成し、
前記貫通プラグを形成する工程において、前記開口を充填するとともに前記裏面絶縁膜を覆うように前記導電体を堆積した後にパターニングすることにより、前記半導体基板の下面側に突出し、前記裏面絶縁膜を介して前記半導体基板の下面側の一部と対向する領域を有する前記貫通プラグの突出部を形成することを特徴とする請求項11に記載の半導体装置の製造方法。
【請求項13】
前記貫通プラグを形成する工程が、
前記開口内壁面を覆うように、チタンと銅とを含有するシード膜を形成する工程と、
前記シード膜を介して前記開口内を銅で充填することにより、銅バンプを形成する工程と、
前記銅バンプの下面を覆うように金属膜を形成する工程と、からなることを特徴とする請求項9乃至12のいずれか一項に記載の半導体装置の製造方法。
【請求項14】
前記周辺ゲート電極を形成する工程において、前記周辺回路領域の前記半導体基板の主面上に、第二のゲート絶縁膜を介してポリシリコン膜を下層に有する周辺ゲート電極膜を形成する工程と、
前記ポリシリコン膜の第一の領域にP型不純物を導入し、前記ポリシリコン膜の第二の領域にN型不純物を導入する工程と、
前記周辺ゲート電極膜をパターニングすることにより、前記ゲート電極である第一のゲート電極を前記第一の領域を含むように形成し、前記ゲート電極である第二のゲート電極を前記第二の領域を含むように形成する工程とを、備えたことを特徴とする請求項9乃至13のいずれか一項に記載の半導体装置の製造方法。
【請求項15】
前記ワード線の一部をゲート電極として使用するセルトランジスタを形成する工程をさらに備え、
前記ポリシリコン膜を前記メモリセル領域と前記周辺回路領域を覆うように堆積した後に、前記周辺ゲート電極膜をパターニングするのと同時に前記セルトランジスタのソース・ドレイン領域のいずれか一方に接続するビット配線を形成することを特徴とする請求項14に記載の半導体装置の製造方法。
【請求項16】
請求項1乃至8のいずれか一項に記載の半導体装置を備えていることを特徴とするデータ処理システム。
【請求項1】
メモリセルが形成されたメモリセル領域と、前記メモリセル領域を囲むように形成された周辺回路領域と、を有する半導体装置であって、
半導体基板と、
前記半導体基板の前記メモリセル領域に形成された複数の溝部に、第一のゲート絶縁膜を介して前記半導体基板と対向し、前記半導体基板の主面よりも下方に位置するように埋め込まれたワード線と、
前記周辺回路領域の前記半導体基板の主面上に、第二のゲート絶縁膜を介して形成されたゲート電極と、
前記半導体基板の主面上を覆うように設けられた層間絶縁膜と、
前記メモリセル領域の前記層間絶縁膜上に配置された金属膜からなる容量コンタクトパッドと、
前記周辺回路領域の前記層間絶縁膜上に配置された前記金属膜からなる局所配線と、
前記周辺回路領域の前記半導体基板と前記層間絶縁膜とを貫通し、前記局所配線の底面と接続するように形成された貫通プラグと、を具備してなることを特徴とする半導体装置。
【請求項2】
前記メモリセル領域に配置され、前記容量コンタクトパッドの上面と接続するキャパシタと、
前記局所配線および前記容量コンタクトパッドを覆い、前記キャパシタを埋設する絶縁層を含むキャパシタ形成層と、
前記キャパシタ形成層上に形成され、金属配線を埋設する絶縁層を含む配線形成層と、
バンプとコンタクトプラグと前記貫通プラグとを含む貫通電極を有し、
前記バンプが前記配線形成層上に突出するように形成され、
前記コンタクトプラグが、前記キャパシタ形成層と前記配線形成層とを貫通し、前記バンプと前記局所配線とを接続するように形成されていることを特徴とする請求項1に記載の半導体装置。
【請求項3】
前記コンタクトプラグが、前記周辺回路領域上に配置された前記金属配線層を介して前記バンプと前記局所配線とを接続していることを特徴とする請求項2に記載の半導体装置。
【請求項4】
前記半導体基板を貫通するとともに前記貫通プラグの側面を囲むように形成された、隣接する前記貫通電極同士を絶縁する絶縁体からなる部材を有することを特徴とする請求項1乃至3のいずれか一項に記載の半導体装置。
【請求項5】
前記半導体基板の下面側に突出する前記貫通プラグの突出部と、
前記半導体基板の下面側を覆うように形成された裏面絶縁膜と、を有し、
前記貫通プラグの突出部が、前記裏面絶縁膜を介して前記半導体基板の下面側と対向する領域を備えていることを特徴とする請求項1乃至4のいずれか一項に記載の半導体装置。
【請求項6】
前記貫通プラグが、
銅バンプと、
前記銅バンプの側面および前記銅バンプが前記局所配線と対向する上面を覆うシード膜と、
前記銅バンプの前記半導体基板から突出している下面を覆う金属膜を有することを特徴とする請求項1乃至5のいずれか一項に記載の半導体装置。
【請求項7】
前記周辺回路領域に、
前記ゲート電極であるP型の第一のゲート電極を有する第一のMOSトランジスタと、
前記ゲート電極であるN型の第二のゲート電極を有する第二のMOSトランジスタと、を具備し、
前記局所配線が前記第一および第二のMOSトランジスタの少なくともいずれか一方と電気的に接続していることを特徴とする請求項1乃至6のいずれか一項に記載の半導体装置。
【請求項8】
前記周辺回路領域に、
前記ゲート電極であるP型の第一のゲート電極を有する第一のMOSトランジスタと、
前記ゲート電極であるN型の第二のゲート電極を有する第二のMOSトランジスタと、を具備し、
前記局所配線が前記第一および第二のMOSトランジスタの少なくともいずれか一方と電気的に接続していることを特徴とする請求項1乃至6のいずれか一項に記載の半導体装置。
【請求項9】
メモリセルを備えたメモリセル領域と前記メモリセル領域を囲むように形成された周辺回路領域とを有する半導体装置の製造方法であって、
半導体基板のメモリセル領域に複数の溝部を形成する工程と、
前記溝部の内壁を覆う第一のゲート絶縁膜を形成する工程と、
前記第一のゲート絶縁膜上にセルゲート電極膜を堆積し、前記溝部内において前記半導体基板の主面よりも前記セルゲート電極膜の上面が下方に位置するように前記セルゲート電極膜の一部を除去する工程と、
前記溝部内の前記セルゲート電極膜上に絶縁膜を堆積して前記セルゲート電極膜からなるワード線を埋め込む工程と、
前記周辺回路領域の前記半導体基板の主面上に、第二のゲート絶縁膜を介して周辺ゲート電極を形成する工程と、
前記半導体基板の前記主面上を覆う層間絶縁膜を形成する工程と、
前記層間絶縁膜上に金属膜を形成する工程と、
前記金属膜をパターニングして、前記メモリセル領域に配置された容量コンタクトパッドと前記周辺回路領域に配置された局所配線を同時に形成する工程と、
前記半導体基板と前記層間絶縁膜とを貫通し前記局所配線の下面側を露出する開口を形成する工程と、
前記開口に導電体を充填することにより、前記局所配線に接続する貫通プラグを形成する工程と、を有することを特徴とする半導体装置の製造方法。
【請求項10】
前記局所配線と前記容量コンタクトパッドを同時に形成する工程と前記貫通プラグを形成する工程との間に、
前記層間絶縁膜上を覆うキャパシタ形成層を絶縁膜で形成する工程と、
前記メモリセル領域の前記キャパシタ形成層内に埋め込まれ、前記容量コンタクトパッドに接続するキャパシタを形成する工程と、
前記キャパシタ形成層上を覆い、内部に金属配線層を埋設した配線形成層を絶縁膜で形成する工程と、
前記配線形成層と前記キャパシタ形成層を貫通して、前記局所配線の上面と接続するコンタクトプラグを前記周辺回路領域に形成する工程と、
前記配線形成層上に突出するように、前記コンタクトプラグに接続するバンプを形成する工程と、を具備してなることを特徴とする請求項9に記載の半導体装置の製造方法。
【請求項11】
複数の溝部を形成する工程の前に、
前記貫通プラグの側面を囲む位置に第一の溝を形成する工程と、
前記第一の溝に絶縁体を充填する工程を具備し、
前記バンプを形成する工程と前記開口を形成する工程の間に、前記半導体基板の裏面をバックグラインドして、前記第一の溝に充填した前記絶縁体の底部を露出させる工程を具備していることを特徴とする請求項10に記載の半導体装置の製造方法。
【請求項12】
前記絶縁体の底部を露出させる工程と前記開口を形成する工程の間に、前記半導体基板の下面を覆うように窒化シリコンからなる裏面絶縁膜を形成し、
前記貫通プラグを形成する工程において、前記開口を充填するとともに前記裏面絶縁膜を覆うように前記導電体を堆積した後にパターニングすることにより、前記半導体基板の下面側に突出し、前記裏面絶縁膜を介して前記半導体基板の下面側の一部と対向する領域を有する前記貫通プラグの突出部を形成することを特徴とする請求項11に記載の半導体装置の製造方法。
【請求項13】
前記貫通プラグを形成する工程が、
前記開口内壁面を覆うように、チタンと銅とを含有するシード膜を形成する工程と、
前記シード膜を介して前記開口内を銅で充填することにより、銅バンプを形成する工程と、
前記銅バンプの下面を覆うように金属膜を形成する工程と、からなることを特徴とする請求項9乃至12のいずれか一項に記載の半導体装置の製造方法。
【請求項14】
前記周辺ゲート電極を形成する工程において、前記周辺回路領域の前記半導体基板の主面上に、第二のゲート絶縁膜を介してポリシリコン膜を下層に有する周辺ゲート電極膜を形成する工程と、
前記ポリシリコン膜の第一の領域にP型不純物を導入し、前記ポリシリコン膜の第二の領域にN型不純物を導入する工程と、
前記周辺ゲート電極膜をパターニングすることにより、前記ゲート電極である第一のゲート電極を前記第一の領域を含むように形成し、前記ゲート電極である第二のゲート電極を前記第二の領域を含むように形成する工程とを、備えたことを特徴とする請求項9乃至13のいずれか一項に記載の半導体装置の製造方法。
【請求項15】
前記ワード線の一部をゲート電極として使用するセルトランジスタを形成する工程をさらに備え、
前記ポリシリコン膜を前記メモリセル領域と前記周辺回路領域を覆うように堆積した後に、前記周辺ゲート電極膜をパターニングするのと同時に前記セルトランジスタのソース・ドレイン領域のいずれか一方に接続するビット配線を形成することを特徴とする請求項14に記載の半導体装置の製造方法。
【請求項16】
請求項1乃至8のいずれか一項に記載の半導体装置を備えていることを特徴とするデータ処理システム。
【図1】
【図2】
【図3A】
【図3B】
【図4】
【図5】
【図6】
【図7A】
【図7B】
【図8】
【図9A】
【図9B】
【図10】
【図11A】
【図11B】
【図12】
【図13】
【図14A】
【図14B】
【図15】
【図16A】
【図16B】
【図17】
【図18A】
【図18B】
【図19】
【図20A】
【図20B】
【図21A】
【図21B】
【図22】
【図23A】
【図23B】
【図24A】
【図24B】
【図25】
【図26】
【図27A】
【図27B】
【図28】
【図29A】
【図29B】
【図30】
【図31A】
【図31B】
【図32】
【図33A】
【図33B】
【図34】
【図35】
【図36A】
【図36B】
【図37】
【図38A】
【図38B】
【図39】
【図40A】
【図40B】
【図41A】
【図41B】
【図42】
【図43A】
【図43B】
【図44A】
【図44B】
【図45】
【図46A】
【図46B】
【図47】
【図48A】
【図48B】
【図49A】
【図49B】
【図50A】
【図50B】
【図51】
【図52A】
【図52B】
【図53】
【図54A】
【図54B】
【図55】
【図56】
【図57】
【図58】
【図59】
【図60】
【図61】
【図62】
【図2】
【図3A】
【図3B】
【図4】
【図5】
【図6】
【図7A】
【図7B】
【図8】
【図9A】
【図9B】
【図10】
【図11A】
【図11B】
【図12】
【図13】
【図14A】
【図14B】
【図15】
【図16A】
【図16B】
【図17】
【図18A】
【図18B】
【図19】
【図20A】
【図20B】
【図21A】
【図21B】
【図22】
【図23A】
【図23B】
【図24A】
【図24B】
【図25】
【図26】
【図27A】
【図27B】
【図28】
【図29A】
【図29B】
【図30】
【図31A】
【図31B】
【図32】
【図33A】
【図33B】
【図34】
【図35】
【図36A】
【図36B】
【図37】
【図38A】
【図38B】
【図39】
【図40A】
【図40B】
【図41A】
【図41B】
【図42】
【図43A】
【図43B】
【図44A】
【図44B】
【図45】
【図46A】
【図46B】
【図47】
【図48A】
【図48B】
【図49A】
【図49B】
【図50A】
【図50B】
【図51】
【図52A】
【図52B】
【図53】
【図54A】
【図54B】
【図55】
【図56】
【図57】
【図58】
【図59】
【図60】
【図61】
【図62】
【公開番号】特開2012−89566(P2012−89566A)
【公開日】平成24年5月10日(2012.5.10)
【国際特許分類】
【出願番号】特願2010−232641(P2010−232641)
【出願日】平成22年10月15日(2010.10.15)
【出願人】(500174247)エルピーダメモリ株式会社 (2,599)
【Fターム(参考)】
【公開日】平成24年5月10日(2012.5.10)
【国際特許分類】
【出願日】平成22年10月15日(2010.10.15)
【出願人】(500174247)エルピーダメモリ株式会社 (2,599)
【Fターム(参考)】
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