【課題】閾値電圧が制御されて、且つ特性のばらつきが抑制された半導体装置を提供する。
【解決手段】基板２と、ＳＴＩ素子分離領域３と、活性領域４と、活性領域４に形成された第１ゲートトレンチ５と、第１ゲートトレンチ５の底部に設けられた第２ゲートトレンチ６と、第１及び第２ゲートトレンチ５，６にゲート絶縁膜７を介して埋め込み形成されたゲート電極８と、第１ゲートトレンチ５の幅方向両側の活性領域４にイオンを注入することによって形成されたソース／ドレイン領域９とを備え、第２ゲートトレンチ６と第２ゲートトレンチ６の長手方向に位置するＳＴＩ素子分離領域３との間に、チャネルを構成するシリコン薄膜部１０が設けられていることを特徴とする半導体装置１。 （もっと読む）

【課題】本発明は、ＩＣ（integrated circuit）の集積度が向上し、しかもショートチャネル効果を防止することができるＭＯＳ半導体デバイスを形成する方法を提供する。
【解決手段】ＤＲＡＭアクセストランジスタのようなメモリデバイスであって、窪み付きゲート構造を有するメモリデバイスを形成する方法が開示されている。まず、絶縁用のフィールド酸化物領域（２１）が半導体基板上に形成され、ついで、窒化シリコン層（１８）にパターン形成が行われ、エッチングによりトランジスタトレンチ（２２）が得られる。その後にデポジットされたポリシリコンであって、ゲート構造形成のためのポリシリコンを、隣接し隆起した窒化シリコン構造に対して研磨できるようにするため、このトランジスタトレンチに隣接するフィールド酸化物領域に窪みが設けられる。 （もっと読む）

【課題】同じ導電型を有するトランジスタであっても、用途に応じて特性を好ましいものにする。
【解決手段】半導体装置１００は、半導体基板１０２上に形成された同じ導電型を有する第１のトランジスタ２１０および第２のトランジスタ２１２を含む。第１のトランジスタ２１０は、ゲート絶縁膜としてＨｆ含有ゲート絶縁膜１０６を含み、第２のトランジスタ２１２は、ゲート絶縁膜としてシリコン酸化膜１２４を含むとともにＨｆ含有膜を含まない。 （もっと読む）

【課題】異なる特性を有するリセスチャネル型のトランジスタを同一工程で同時に形成する。
【解決手段】ハードマスク７１〜７３を用いて半導体基板２をエッチングし、ハードマスク７１〜７３の側面にサイドウォール絶縁膜３８を形成し、ハードマスク７１，７２の側面に形成されたサイドウォール絶縁膜３８を選択的に除去し、ハードマスク７１〜７３とサイドウォール絶縁膜３８を用いて半導体基板２をさらにエッチングし、ハードマスク７１〜７３に覆われていた半導体基板２の一部にそれぞれゲートトレンチ１２，２２，３２を同時に形成する工程と、ゲートトレンチ１２，２２，３２の内部にゲート電極１３，２３，３３を形成する工程と備える。これにより、フィン状領域２１ｆ，３１ｆの高さが異なる複数のリセスチャネル型トランジスタを同時に形成することができる。 （もっと読む）

【課題】ビットコンタクトと容量コンタクトとの接触を防止する。
【解決手段】拡散層領域１２１，１２２を有するトランジスタ１１１と、層間絶縁膜１５１に埋め込まれ、それぞれ拡散層領域１２１，１２２に接続されたセルコンタクト１３１，１４１と、層間絶縁膜１５２に埋め込まれ、セルコンタクト１３１に接続されたビットコンタクト１３２と、層間絶縁膜１５３に埋め込まれ、ビットコンタクトと接続されたビット線１３０と、層間絶縁膜１５２，１５３に埋め込まれ、セルコンタクト１４１と接続された容量コンタクト１４２とを備える。ビット線１３０の側面１３０ａは、ビット線１３０の延在方向に沿ったビットコンタクト１３２の側面１３２ａと一致している。これにより、ビットコンタクトと容量コンタクトが直接短絡することがなくなるため、容量コンタクトの形成マージンが拡大する。 （もっと読む）

【課題】ＳＯＩ構造を有するＲＣ型トランジスタにおいて、しきい値電圧の低下を防止でき、さらに、しきい値電圧の制御や調整が容易にできる。
【解決手段】電界効果トランジスタを備えた半導体装置であって、電界効果トランジスタは、半導体基板１に形成された素子分離領域３によって仕切られた拡散層領域と、
その拡散層領域と交差するように設けられ、少なくとも一部が半導体基板１に形成されたゲート溝内に埋め込まれたゲート電極５と、拡散層領域内において、一方の側面がゲート電極５のうちゲート溝内に埋め込まれた部分と対向し、他方の側面が素子分離領域３の側面と接触するように形成されたＳＯＩ構造のチャネル層４とを有し、ソース・ドレイン領域として機能する不純物拡散層５がチャネル層４よりも上部に配置され、不純物拡散層５とチャネル層４とが離間して形成されている。 （もっと読む）

【課題】トレンチ型キャパシタと接続する拡散層ソースの幅のばらつきを抑制する半導体装置及びその製造方法を提供する。
【解決手段】半導体基板１１表面に垂直に形成されたキャパシタ用トレンチ１２の半導体基板１１表面側に形成されたｎ型の埋め込み多結晶シリコン１９と、半導体基板１１に埋め込まれて溝状をなし、埋め込み多結晶シリコン１９を被う素子分離領域２５の曲面２２に連接する側面とほぼ面一な垂直面を内側表面とするゲート絶縁膜３１と、底面及び底面側の対向する両側面をゲート絶縁膜３１と接する埋め込み型のゲート電極４０と、埋め込み多結晶シリコン１９とゲート絶縁膜３１との間及び下方にあり、ｎ型の不純物を有する半導体基板１１に形成された埋め込み拡散層４７と、埋め込み拡散層４７と対向する側にあり、ゲート絶縁膜３１の側面に接し、半導体基板１１の表面から内側にｎ型の不純物を有する表面拡散層４５とを有する。 （もっと読む）

【課題】シリコンエピタキシャル層と配線材料との間でショートが発生しない半導体装置の製造方法、コンタクトプラグの形成においてコンタクトホールの径の拡大を抑制する半導体装置の製造方法、これらの目的を効果的に達成できる半導体製造装置を提供する。
【解決手段】シリコン表面に形成された第１の酸化シリコン膜２と、第１の酸化シリコン膜２とは形成方法の異なる第２の酸化シリコン膜３とを有し、各々の酸化シリコン膜２，３の少なくとも一部が露出して共存するシリコン基板１を前処理する前処理工程を備えた半導体装置の製造方法であって、前記前処理工程は、第１の酸化シリコン膜２を除去して前記シリコン表面を露出させるエッチング工程を有し、前記エッチング工程は、第１の酸化シリコン膜２と第２の酸化シリコン膜３とを同じエッチングレートでエッチングすることを特徴とする。 （もっと読む）

【課題】半導体装置の製造安定性を向上させる。
【解決手段】半導体装置１００においては、シリコン基板１０１にメモリ領域とロジック領域が混載されている。メモリ領域においてシリコン基板１０１に溝部１１１が設けられ、メモリ領域にメモリセルトランジスタ１２０が設けられるとともにロジック領域にロジックトランジスタ１３０が設けられる。メモリセルトランジスタ１２０は金属材料により構成された第一ゲート電極１１５を含む。第一ゲート電極１１５は溝部１１１に埋設されるとともに溝部１１１の外部に突出して設けられる。ロジックトランジスタ１３０は第一ゲート電極１１５と同一材料により構成された第二ゲート電極１２７を含む。 （もっと読む）

【課題】動作特性の制御が容易で微細化に有利なトランジスタを有する半導体装置およびその製造方法を提供する。
【解決手段】活性領域Ｋ内に設けられたトレンチ１００と、トレンチ１００と素子分離領域Ｓとの間の活性領域Ｋに形成されたフィン型チャネル領域１８５と、トレンチ１００に埋設され、ゲート絶縁膜１９１を介してフィン型チャネル１８５と接するゲート電極２２５と、フィン型チャネル１８５と接続され、活性領域Ｋ内においてゲート電極２２５を挟んでトレンチ１００の両側に位置するソース／ドレイン拡散領域２４１と、を具備してなり、ソース／ドレイン拡散領域２４１と半導体基板１０１の接合部２４１ａは、フィン型チャネル領域１８５の最下端部１８５ａより深い位置にあることを特徴とする。 （もっと読む）

【課題】ＤＲＡＭセルのキャパシタに適用できる膜厚まで薄膜化しても、高い誘電率を得るのに十分な結晶性を確保する誘電体膜を提供する。
【解決手段】トランジスタとワード線３、ビット線６がシリコン基板１上に形成されており、そのトランジスタの拡散層１５の片側から、ポリシリコンで形成された導電性プラグ５が引き出されている。その上部に、さらに第２の導電性プラグ８が接続されており、これは反応バリア層９を介して円筒型のキャパシタ下部電極１０につながっている。下部電極１０の表面には、ニッケルまたはコバルトを０．５％から１０％の範囲で添加した二酸化チタン１１が形成されており、上部電極１２と下部電極１０、および二酸化チタン１１でキャパシタが構成されている。 （もっと読む）

【課題】動作特性の制御が容易で微細化に有利なトランジスタを有する半導体装置およびその製造方法並びにデータ処理システムを提供する。
【解決手段】活性領域Ｋ内に設けられたトレンチ１００と、トレンチ１００と第１素子分離領域Ｓ１との間の活性領域Ｋに形成されたフィン型チャネル領域１８５と、第１素子分離領域Ｓ１に埋設され、第１ゲート絶縁膜１４１を介してフィン型チャネル１８５と接する第１ゲート電極１５１と、トレンチ１００に埋設され、第２ゲート絶縁膜１９１を介してフィン型チャネル１８５と接する第２ゲート電極２２５と、フィン型チャネル１８５と接続され、活性領域Ｋ内において第２ゲート電極２２５を挟んでトレンチ１００の両側に位置するソース／ドレイン拡散領域２４１とを具備してなるトレンチゲート型ＭＯＳトランジスタＴｒを有する半導体装置１を採用する。 （もっと読む）

【課題】改良された縦型のＭＯＳトランジスタを備える半導体装置及びその製造方法を提供する。
【解決手段】半導体装置は、半導体基板１０の主面に対してほぼ垂直に延在するチャネル領域２２と、チャネル領域２２の下部に設けられた第１の拡散層領域２２ａと、チャネル領域の上部に設けられた第２の拡散層領域２２ｂと、半導体基板１０の主面に対してほぼ垂直に延在し、ゲート絶縁膜３０を介してチャネル領域２２の側面に設けられた第１のゲート電極３４と、半導体基板１０の主面とほぼ平行に延在し、第１のゲート電極３４の上部に接続された第２のゲート電極３５ａと、第１の拡散層領域２２ａに接続され、第２のゲート電極と交差する埋め込み配線２１を備えている。第２のゲート電極３５ａの平面的な位置は、第１のゲート電極３４の平面的な位置に対してオフセットされている。 （もっと読む）

【課題】深さに応じて素子分離領域の断面積を自由に制御すると共に、微細化や多様な装置設計に効果的に対応可能とする。ＲＣ型トランジスタの活性領域中に含まれる凹部の側部の形状ばらつきを抑制する。また、この凹部の側部をトランジスタのチャネル領域として使用することにより、トランジスタの特性ばらつきを防止する。
【解決手段】深さ方向に垂直な段差面を有する段差構造を有し、上部素子分離領域と、下部素子分離領域とを有する素子分離領域。また、この素子分離領域によって囲まれたＲＣ型トランジスタ。 （もっと読む）

【課題】リセスゲート及びこれを含む半導体素子の製造方法を提供する。
【解決手段】半導体素子のリセスゲートは、基板１１０と、金属層１６５と、ポリシリコン層と、ポリシリコン層に隣接し、金属層１６５から離隔され、形成されたソース領域及びドレーン領域と、を含む。半導体素子の形成方法は、基板１１０の上にソース/ドレーン１２０層を形成する段階と、リセス１１２を形成し、第１導電層パターン１４５を形成する段階と、第１導電層パターン１４５上に第２導電層を形成する段階、ソース/ドレーン層１２０と重畳されるように第２導電層パターン１５６を形成する段階と、前記第２導電層パターン１５６と、前記ソース/ドレーン層１２０上に絶縁層を蒸着する段階と、第２導電層パターン１５６上にキャップを形成するように絶縁層を平坦化する段階と、を含む。 （もっと読む）

【課題】リソグラフィー工程を削減して、製造コストを約４％、削減する。リセス部に対してソース／ドレイン領域を自己整合的に形成して、トランジスタのＶ_t（閾値電圧）、Ｉ_on（オン電流）等の特性バラツキを低減する。
【解決手段】（１）第１マスクを設ける工程と、（２）第１マスクをマスクに用いて不純物を注入することにより不純物拡散領域を形成する工程と、（３）全面に第２マスクを堆積させる工程と、（４）エッチバックを行って第２マスクを残留させると共に、不純物拡散領域の一部を露出させる工程と、（５）第１及び第２マスクをマスクに用いてエッチングを行い、半導体基板内に溝部を形成する工程と、（６）第１及び第２マスクをマスクに用いて、溝部内に不純物を注入する工程と、（７）ゲート絶縁膜を形成する工程と、（８）ゲート電極を形成する工程と、を有する。 （もっと読む）

【課題】工程数を削減しながらも、所望の不純物プロファイルおよびデバイス特性が得られる半導体装置の製造方法を提供する。
【解決手段】半導体基板１に溝６を形成する工程と、溝６の内部にゲート絶縁膜７を形成した後、溝６にゲート電極１２を形成する工程と、半導体基板１およびゲート電極１２を覆うように絶縁膜１５を形成するとともに、ゲート電極１２の幅方向両側に位置する絶縁膜１５にセルコンタクト孔１６を形成する工程と、セルコンタクト孔１６を介して第１の不純物を半導体基板１に注入し、ゲート電極１２の両側に前記第１の不純物を拡散させることによりソース・ドレイン拡散層１３を形成する工程と、セルコンタクト孔１６を介して第２の不純物を半導体基板１に注入し、溝６の底部６ａおよび底部近傍の側面６ｂに前記第２の不純物を拡散させてチャネルドープ層９を形成する工程とを順に具備してなる。 （もっと読む）

【課題】溝の形状を維持しながらバリを除去するとともに、溝内壁におけるシリコン表面のダメージを除去することが可能な半導体装置の製造方法、及び該製造方法によって製造された半導体装置を提供する。
【解決手段】基板１に埋設領域Ｍを形成して素子分離を行なう工程と、基板１に溝７ａ，７ｂ，７ｃのパターンを形成する工程と、溝７ａ，７ｂ，７ｃ内壁に保護膜８を形成する工程と、異方性の強い条件でエッチバックすることにより、溝７ａ，７ｂ，７ｃのゲート垂直方向側壁７ｄの一部に保護膜８を残しながら、溝７ａ，７ｂ，７ｃのゲート平行方向内壁７ｅの保護膜８を除去する工程と、保護膜８の除去によってシリコンが露出した領域に水素ベーク処理を行って、溝７ａ，７ｂ，７ｃのパターン形成の際に副生されたバリ１ａ，１ａを除去する工程と、を少なくとも有することを特徴とする。 （もっと読む）

【課題】異なる基材領域又はいくつかのトレンチの底部及び各側壁部を覆う異なる酸化被膜の形成に異なる酸化処理を備える、集積回路を製造する方法を提供する。
【解決手段】表面を有する半導体基板１０を準備するステップと、少なくとも一つの注入種が、前記表面の第二の部分区域１４と比較すると前記表面の第一の部分区域１２に近接して特に注入されるようなイオン注入処理を実行するステップと、前記表面の前記第一の部分区域を覆う第一の膜厚を有する第一の酸化被膜３２と前記表面の前記第二の部分区域を覆う第二の膜厚を有する第二の酸化被膜３６とを形成するように、単一の酸化処理を実行するステップであって、前記第一の膜厚が前記第二の膜厚と異なるステップと、を備える。 （もっと読む）

【課題】ＤＲＡＭ周辺回路の低電圧Ｐ＋ゲートＭＯＳトランジスタ素子の性能と、高電圧Ｎ＋ゲートＭＯＳトランジスタ素子のゲート酸化膜の信頼性とを兼ね備えたＮＭＯＳトランジスタ素子を提供する。
【解決手段】ＤＲＡＭ素子は、第一リセスゲートが設けられたメモリアレイ領域、及び第二リセスゲートが設けられた周辺回路領域を有しており、前記第一リセスゲート及び第二リセスゲートがはめ込まれている半導体基板と、前記第一リセスゲートと前記半導体基板との間に設けられた、均一な厚さの第一ゲート酸化膜と、前記第二リセスゲートと前記半導体基板との間に設けられた、不均一な厚さの第二ゲート酸化膜とを含む。 （もっと読む）