半導体素子のリセスゲート及びその製造方法
【課題】リセスゲート及びこれを含む半導体素子の製造方法を提供する。
【解決手段】半導体素子のリセスゲートは、基板１１０と、金属層１６５と、ポリシリコン層と、ポリシリコン層に隣接し、金属層１６５から離隔され、形成されたソース領域及びドレーン領域と、を含む。半導体素子の形成方法は、基板１１０の上にソース/ドレーン１２０層を形成する段階と、リセス１１２を形成し、第１導電層パターン１４５を形成する段階と、第１導電層パターン１４５上に第２導電層を形成する段階、ソース/ドレーン層１２０と重畳されるように第２導電層パターン１５６を形成する段階と、前記第２導電層パターン１５６と、前記ソース/ドレーン層１２０上に絶縁層を蒸着する段階と、第２導電層パターン１５６上にキャップを形成するように絶縁層を平坦化する段階と、を含む。
【解決手段】半導体素子のリセスゲートは、基板１１０と、金属層１６５と、ポリシリコン層と、ポリシリコン層に隣接し、金属層１６５から離隔され、形成されたソース領域及びドレーン領域と、を含む。半導体素子の形成方法は、基板１１０の上にソース/ドレーン１２０層を形成する段階と、リセス１１２を形成し、第１導電層パターン１４５を形成する段階と、第１導電層パターン１４５上に第２導電層を形成する段階、ソース/ドレーン層１２０と重畳されるように第２導電層パターン１５６を形成する段階と、前記第２導電層パターン１５６と、前記ソース/ドレーン層１２０上に絶縁層を蒸着する段階と、第２導電層パターン１５６上にキャップを形成するように絶縁層を平坦化する段階と、を含む。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体技術分野に関し、より詳しくは、リセスゲート及びこれを含む半導体素子の製造方法に関する。
【背景技術】
【０００２】
リセスチャンネルアレイトランジスター(ｒｅｃｅｓｓ ｃｈａｎｎｅｌ ａｒｒａｙ ｔｒａｎｓｉｓｔｏｒｓ：ＲＣＡＴｓ)及びベリドチャンネルアレイトランジスター(Ｂｕｒｉｅｄ Ｃｈａｎｎｅｌ ＡｒｒａｙＴｒａｎｓｉｓｔｏｒｓ：ＢＣＡＴｓ）は、プレーナー(ｐｌａｎａｒ)トランジスターと比較し、向上された動作特性を有し、メモリ素子を含む半導体素子に広く使われる。例えば、プレーナートランジスターは、ＲＣＡＴs、又はＢＣＡＴsと比較し、短い導電チャンネルを有し、これらのスレッショルド電圧(ｔｈｒｅｓｈｏｌｄ ｖｏｌｔａｇｅｓ）は、コントロールすることが非常に難しい。例えば、プレーナートランジスターがＤＲＡＭ素子に使われる時、短チャンネル効果(ｓｈｏｒｔ ｃｈａｎｎｅｌ ｅｆｆｅｃｔ：ＳＣＥ)によって、より多くのリーフレッシュ(ｒｅｆｒｅｓｈ)動作が要求される。ＲＣＡＴs及びＢＣＡＴsは、増加されたチャンネル長さ及び減少されたリーケージ(ｌｅａｋａｇｅ)効果を有し、減少されたドライブ電流を有する。ＧＩＤＬ(Ｇａｔｅ ｉｎｄｕｃｅｄ ｄｒａｉｎ ｌｅａｋａｇｅ：ゲートにより引き起こされる、ドレインからの漏れ電流）は、集積回路を、最上の性能で動作させるために要求される電圧より低い電圧でしか動作することができないようにしてしまう。ＧＩＤＬは、素子がバイアースにされた時、ゲート導電体がドレーン拡散領域と重畳される領域に従う欠乏領域(ｄｅｐｌｅｔｉｏｎ ｒｅｇｉｏｎ)の表面での電子ホールペア(ｅｌｅｃｔｒｏｎ−ｈｏｌｅ ｐａｉｒｓ）の生成に起因して、ドレーンポテンシャル(ｄｒａｉｎ ｐｏｔｅｎｔｉａｌ）がゲートポテンシャルより、よりポジティブである。ロジック回路で、ＧＩＤＬは、スタンドバイ電圧(ｓｔａｎｄｂｙ ｐｏｗｅｒ）を増加させる。ＤＲＡＭアレイＭＯＳＦＥＴで、ＤＲＡＭアレイＭＯＳＦＥＴＳがネガティブワードラインローレベル(ｎｅｇａｔｉｖｅ ｗｏｒｄｌｉｎｅ ｌｏｗ ｌｅｖｅｌｓ)で、又は、反対のゲートドーピング極性(即ち、Ｐ＋ゲートのＮ-型フィールドエフェクトトランジスター(Ｎ-Ｔｙｐｅ ｆｉｅｌｄ ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒ：ＮＦＥＴ)を有して動作する時、ＧＩＤＬは、ドレーンとゲート導電体の間のポテンシャル(ｐｏｔｅｎｔｉａｌ）を増加させるように作用する。ＧＩＤＬは、また、ＤＲＡＭ ＭＯＳＦＥＴsでデータ保有時間(ｄａｔｅ ｒｅｔｅｎｔｉｏｎ ｔｉｍｅ）を減少させる。ＭＯＳＦＥＴを形成するために使われた物質は、駆動電流及びＧＩＤＬを含み、電気的特性に影響を与える。
【０００３】
【特許文献１】特開２００７−１１０１１０号公報
【特許文献２】特開２００３−２３１０４号公報
【特許文献３】特開２００６−３３２２１１号公報
【特許文献４】韓国特許公開第２００５−１１５８２２号公報
【特許文献５】韓国特許公開第２００４−０７９５１８号公報
【特許文献６】韓国特許公開第２００７−０７７３９０号公報
【特許文献７】米国特許第６，９８７，０４０号公報
【特許文献８】米国特許第７，１９９，０１０号公報
【特許文献９】米国特許第６６，８８３，３４６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
使われた物質の仕事関数は、また、ＢＣＡＴのスレッショルド電圧に影響を与える。半導体物質であるドーピングされたポリシリコン(ｄｏｐｅｄ ｐｏｌｙｓｉｌｉｃｏｎ）がトランジスターゲートの構成要素を形成するように使われる時、電圧がゲート電極に提供されると、ゲート絶縁体とゲート電極との間の界面に隣接に欠乏領域が形成される傾向がある。素子の縮小がゲート絶縁層の厚さを実質的に減少させるほど、ドーピングされたポリシリコンゲート電極内の欠乏領域の幅はトランジスターの電気的特性を決定することに一層重要な役割をするようになる。ゲート電極内の欠乏領域の発生は、トランジスター性能を低下させる傾向がある。ポリシリコンが他の物質に代替されると、仕事関数の不似合い(ｍｉｓｍａｔｃｈ）と不純物拡散の問題がある可能性がある。仕事関数は、物質の電気的、構造的な特性により決定されることができる。
【課題を解決するための手段】
【０００５】
本発明の実施形態に従う半導体素子のリセスゲートは、リセスが形成された基板と、前記リセスの底に形成された金属層と、前記金属層上に形成されたポリシリコン層と、前記ポリシリコン層に隣接し、前記金属層から離隔されて形成されたソース領域及びドレーン領域と、を含む。前記リセスゲートは、ＮＭＯＳ素子の一部であり、前記金属層は、前記ポリシリコン層の仕事関数より大きい、或いは同じの仕事関数を有することができる。選択的に、前記リセスゲートは、ＰＭＯＳ素子の一部であり、前記金属層は、前記ポリシリコン層の仕事関数より小さい、或いは同じの仕事関数を有することができる。金属層は、Ｔｉ、ＴｉＮ、Ｗ、ＷＮ、Ｔａ、ＴａＮ、ＣＯ、Ｃ、Ｒｂ、又はＲｕからなるグループで選択されることができる。前記金属層は、約５００Å乃至約１，５００Åの厚さを有することができる。前記ポリシリコン層の厚さは、前記金属層の厚さより大きい、或いは同じである。
【０００６】
半導体素子のリセスゲートは、リセスが形成された基板と、前記リセスの底に形成された第１導電層と、前記第１導電層上に形成された第２導電層と、前記第２導電層に隣接し、前記第１導電層から離隔されて形成されたソース領域及びドレーン領域と、を含むことができる。前記リセスゲートは、ＮＭＯＳ素子の一部である可能性があり、前記第１導電層は、前記第２導電層の仕事関数より大きい、或いは同じの仕事関数を有することができる。前記リセスゲートは、ＰＭＯＳ素子の一部である可能性があり、前記第１導電層は、前記第２導電層の仕事関数より小さい、或いは同じの仕事関数を有することができる。前記第１導電層は、Ｔｉ、ＴｉＮ、Ｗ、ＷＮ、Ｔａ、ＴａＮ、ＣＯ、Ｃ、Ｒｂ、又はＲｕからなるグループで選択されることができる。前記第１導電層は、約５００Å乃至約１，５００Åの厚さを有する。前記第２導電層は、ポリシリコン、又は金属物質を含む。前記第２導電層の厚さは、前記第１導電層の厚さより厚い、或いは同じである。前記第２導電層上にオーミック（Ｏｈｍｉｃ）層がさらに形成されることができ、キャッピング金属層が前記第２導電層、又は前記オーミック（Ｏｈｍｉｃ）層上に形成されることができる。
【０００７】
本発明の他の実施形態に従うと、半導体素子の形成方法は、基板とソース及びドレーン層とを形成する段階と、リセスを形成し、前記リセス内にゲート絶縁層を蒸着する段階と、前記ゲート絶縁層上に第１導電層を形成する段階と、前記第１導電層をリセスし、第１導電層パターンを形成する段階と、前記第１導電層パターン上に第２導電層を形成する段階と、前記第２導電層をパターニングし、第２導電層パターンを形成する段階と、を含むことができる。前記第１導電層パターンは、金属を含むことができ、前記第２導電層パターンは、ポリシリコンを含むことができる。他の実施形態に従うと、オーミック（Ｏｈｍｉｃ）層が前記第２導電層パターン上に形成されることができ、キャッピング金属層が前記第２導電層パターン、又は前記オーミック（Ｏｈｍｉｃ）層上に形成されることができる。前記第２導電層パターンは、前記ソース及びドレーン層に隣接に配置される領域を含み、第１導電層パターンは、前記ソース及びドレーン層から離隔されて配置される。他の実施形態に従うと、前記第１導電層パターンと前記第２導電層パターン両方は、金属を含むことができる。
【０００８】
本発明の実施形態に従うと、前記ソース及びドレーン層と前記リセスは、ＮＭＯＳ素子の一部を形成し、前記第１導電層パターンは、前記第２導電層パターンの仕事関数より大きい、或いは同じの仕事関数を有する。選択的に、前記ソース及びドレーン層と前記リセスは、ＰＭＯＳ素子の一部であり、前記第１導電層パターンは、前記第２導電層パターンの仕事関数より小さい、或いは同じの仕事関数を有する。前記第１導電層は、Ｔｉ、ＴｉＮ、Ｗ、ＷＮ、Ｔａ、ＴａＮ、Ｃ、ＣＯ、又はＲｕからなるグループで選択されることができる。前記第１導電層パターンは、約５００オングストローム乃至約１，５００オングストロームの厚さを有する。前記第２導電層パターンの厚さは、前記第１導電層パターンの厚さより厚い、或いは同じである。
【０００９】
他の実施形態に従うと、半導体素子の形成方法は、前記第２導電層パターン上に絶縁層を形成する段階と、前記第２導電層パターンを露出し、前記ソース及びドレーン層に隣接したスペーサー層を形成するように前記絶縁層を蝕刻する段階と、前記第２導電層パターンと前記スペーサー層上に第３導電層を形成する段階と、をさらに含むことができる。前記スペーサー層は、酸化物、又は窒化物である。前記第１導電層パターンは、金属であることができ、前記第２導電層パターンは、ポリシリコンであることができる。前記第１導電層パターンと前記第２導電層パターン両方は、金属を含むことができる。
【００１０】
本発明の他の実施形態に従うと、半導体素子の形成方法は、基板の上にソース及びドレーン領域を形成する段階と、リセスを形成し、前記リセス内にゲート絶縁層を形成する段階と、前記ゲート絶縁層上に第１導電層を形成する段階と、前記第１導電層をリセスし、第１導電層パターンを形成する段階と、前記第１導電層パターン上に第２導電層を形成する段階と、前記第２導電層をパターニングし、前記ソース及びドレーン層と重畳されるように第２導電層パターンを形成する段階と、前記第２導電層パターンと、前記ソース及びドレーン層上に絶縁層を蒸着する段階と、前記第２導電層パターン上にキャップを形成するように前記絶縁層を平坦化する段階と、を含むことができる。前記第１導電層パターンは、金属を含み、第２導電層パターンは、ポリシリコンを含むことができる。前記第２導電層パターンは、前記ソース及びドレーン層に隣接し、配置された部分を含み、前記第１導電層パターンは、前記ソース及びドレーン層から離隔されて配置される。
【発明の効果】
【００１１】
本発明の少なくとも一つの実施形態に従うと、減少されたレベルでＧＩＤＬを維持する一方、トランジスター駆動特性を向上させるように、第１導電物質と第２導電物質がＲＣＡＴ、又はＢＣＡＴゲートに使われる。第２導電物質は、ゲートのソース及びドレーン領域等とさらに良い界面を有するように選択されることができる。
【発明を実施するための最良の形態】
【００１２】
本発明の実施形態に従うリセスゲート及びこれを含む半導体素子の製造方法を図面を参照し説明する。
以下、添付図面を参照し、本発明の実施形態について説明する。本発明の目的、特徴、及び長所は、添付の図面に示された以下の実施形態を通じて理解することができる。本発明は、ここで説明される実施形態に限定されなく、他の形態によって具体化されることができる。ここで紹介される実施形態は、開示された発明の内容が徹底で、完全になるように、そして当業者に本発明の思想が十分に伝えられるようにするために提供されたものである。図面に示された層の厚さ及び領域は、明確に表現するために誇張された。図面で同じ機能を有する構成要素に対しては、同じ参照番号を併記した。本明細書で、導電性膜、半導体膜または絶縁性膜などの物質膜が異なる物質膜又は基板上にあると言及される場合に、その物質膜は、他の物質膜又は基板上に直接形成されることができる、又はこれらの間に他の物質膜が介在されることもできるということを意味する。また、本明細書の多様な実施形態で、第１、第２、第３等の用語が多様な部分、物質などを説明するために使用されるが、これらの用語によって範囲が限定されたとはいえない。この用語等は、但し所定の部分を他の部分等と区別するために使用される。したがって、何れ一つの実施形態の第1部分と言及されたことが他の実施形態では、第２部分に言及されることもできる。
【００１３】
本発明のいくつかの実施例は、理想的な実施形態を示す概略的な断面図を利用して説明される。したがって、工程技術及びマージンにより図示された模様の偏差が有り得る。したがって、本発明の実施形態は、特定の態様に限定されて解釈されなく、その偏差を含むことができる。
本明細書で、‘及び/又は’という用語は、この用語前後に列挙された構成のうち、何れ一つ又は全てを示すことで理解されなければならない。
【００１４】
本発明の一実施形態に従うリセスゲートを有する半導体素子の断面図を図２に示す。
シリコンのような半導体物質を含む基板１１０が先に形成され、リセス１１２が前記基板１１０の一部に、一定な深さで形成された後、ソース及びドレーン層１２０が前記基板１１０に形成された後、ゲート絶縁層１３０が前記ソース及びドレーン層１２０の上部面上及び前記リセス１１２の側壁に従って蒸着される。
【００１５】
図３を参照すると、前記リセス１１２は、第１導電層１４０に満たされ、前記第１導電１４０は、前記ゲート絶縁層１３０上に形成される。前記第１導電層は、Ｔｉ、ＴｉＮ、Ｗ、ＷＮ、Ｔａ、ＴａＮ、ＣＯ、Ｃ、Ｒｕ、又はＲｂからなるグループで選択された物質を利用し形成される。前記リセス１１２を満たすように使われる前記第１導電層物質の仕事関数は、ポリシリコンのより一般的に高い。一実施形態に従うと、チタニウム窒化物(ｔｉｔａｎｉｕｍ ｎｉｔｒｉｄｅ、ＴｉＮ）が前記リセス１１２の下部領域を満たすための第１導電物質に使われる。ＴｉＮは、約４.６の仕事関数を有する。これに比べ、ｎ-型ポリシリコンは、同一条件及び同一ディメンションで約４.１の仕事関数を有する。図１１は、ＴｉＮ及びポリシリコンのオンカレントＩｏｎ特性のグラフを示す。示した通り、同一スレッショルド電圧がリセスゲートに提供されると、第１導電層にポリシリコンが使われた時と比べて、ＴｉＮが前記第１導電層１４０に使われた時のオンカレントＩｏｎが高い。前記第１導電層１４０は、スパッタリング、化学的の蒸気蒸着(ＣｈｅｍｉｃａｌＶａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ：ＣＶＤ)、原子層積層(Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ：ＡＬＤ)、又はこのような工程のうち、一つによって形成されることができる。
【００１６】
図４を参照すると、第１導電層パターン１４５は前記第１導電層１４０をエッチングバック(Ｅｔｃｈｉｎｇ Ｂａｃｋ)し、形成される。したがって、前記第１導電層パターン１４５は、前記リセス１１２の底領域を占める。本発明の一実施形態に従うと、前記第１導電層パターン１４５は、前記リセス１１２のラウンドになる底領域から前記ソース及びドレーン層１２０の底に近く近接するトップ表面まで、約５００Å乃至約１，５００の厚さを有する。したがって、前記第１導電層パターン１４５と前記ソース及びドレーン層１２０との間に一定長さのギャップが存在する。
【００１７】
図５を参照すると、第２導電層１５０は前記第１導電層パターン１４５と前記ゲート絶縁層１３０上に蒸着され、前記リセス１１２を満たす。図６を参照すると、前記第１導電層パターン１４５上の前記リセス１１２の全体領域を満たし、前記ゲート絶縁層１３０のトップの上に延長される領域を有するように前記第２導電層１５２をパターニングし、第２導電層パターン１５５が形成される。前記第１導電層パターン１４５に隣接した前記第２導電層パターン１５５と共に前記第１導電層パターン１４５の全体の厚さは、チャンネリング領域１７５を形成する。素子の動作のうちに、前記チャネリング領域１７５の調節により、前記ソース及びドレーン層１２０の下の付近に前記リセス１１２の外部プロファイルにより存在するチャンネル領域１１５を通し前記ソース及びドレーンに電子、又はホールが移動することができる。本発明の一実施形態よると、前記第２導電層１５０は、ｎ-型、又はｐ-型ポリシリコンを利用し、形成される。選択的に、前記第２導電層１５０は、Ｔｉ、ＴｉＮ、Ｗ、ＷＮ、Ｔａ、ＴａＮ、ＣＯ、Ｃ、Ｒｂ、又はＲｕからなるグループで選択された金属物質を利用し、形成されることができる。
【００１８】
本発明の一実施形態によると、前記第２導電層１５０は、形成された前記リセスゲートがＮＭＯＳ素子の一部であるか、又はＰＭＯＳ素子の一部であるかによって、前記第１導電層パターン１４５の仕事関数より小さい、或いは大きい仕事関数を有することができる。例えば、前記リセスゲートがＮＭＯＳ素子の一部であると、前記第２導電層１５０に使われたポリシリコンは、前記第１導電層パターン１４５のより小さい、或いは同じの仕事関数を有する。反対に、前記リセスゲートがＰＭＯＳ素子の一部であると、前記第２導電層１５０に使われたポリシリコンは、前記第１導電層パターン１４５のより大きい、或いは同じの仕事関数を有する。この実施形態よると、前記第２導電層パターン１５５の厚さは、前記第１導電層パターン１４５の厚さより厚い。本発明の他の実施形態よると、前記第１導電層パターン１４５の厚さは、前記第２導電層パターン１５５の厚さより厚い、或いは同じである。
【００１９】
図７を参照すると、本発明の一実施形態によると、前記第２導電層１５０がポリシリコンを利用し、形成される時、キャッピング金属層１６５がポリシリコンを覆うために前記第２導電層パターン１５５上に形成される。前記キャッピング金属層１６５は、Ｔｉ、ＴｉＮ、Ｔａ、ＴａＮ、Ｗ、又はＷＮからなるグループで選択された物質を利用し、形成されることができる。本発明の他の実施形態によると、付加的なオーミック(Ｏｈｍｉｃ）パターン(未図示）が前記キャッピング金属層１６５を形成する前に前記第２導電層パターン１５５上に形成されることができる。前記オーミック（Ｏｈｍｉｃ）層は、ＴｉＳｉ、Ｔａ、ＴａＳｉ、Ｃｏ、ＣｏＳｉ、又はＷＳｉからなるグループで選択された物質で作られることができる。
【００２０】
図１２は、前記第１導電層がＴｉＮを利用して形成され、前記第２導電層がポリシリコンを利用し形成される時の例示的なリセスゲートの電気的特性を示すテーブルである。前記テーブルは、前記第１導電パターンの厚さを示す互いに異なるゲートの高さによるスレッショルド電圧(ｔｈｒｅｓｈｏｌｄ ｖｏｌｔａｇｅ)(ＶＴ)、ゲート電流(ｇａｔｅ ｃｕｒｒｅｎｔ)(Ｉｏｎ)、ドレーン誘導バリアー下げ(ｄｒａｉｎ ｉｎｄｕｃｅｄ ｂａｒｒｉｅｒ ｌｏｗｅｒｉｎｇ)(ＤＩＢＬ)、スタンドバイ電流(ｓｔａｎｄｂｙ ｃｕｒｒｅｎｔ)(Ｉｏｆｆ)、ＧＩＤＬ、及びＪＬＫＧのようなパラメーター(ｐａｒａｍｅｔｅｒｓ)を示す。例えば、前記ＧＩＤＬは、最も低いゲートの高さである５００Åで最も低く現れる。これは、最も低いスタンドバイ電流Ｉｏｆｆと関連あるが、スレッショルド電圧(ＶＴ)及びゲート電流(Ｉｏｎ)また最も低い。前記ソース及びドレーン層の厚さと前記ソース及びドレーン層と前記第１導電パターンとの間の前記ギャップの厚さの合計である前記ソース及びドレーン領域の厚さは、約１，０００Åである。
【００２１】
本発明の他の実施形態により、形成されたリセスゲートによると、前記第１導電層は、Ｔｉ、ＴｉＮ、Ｗ、ＷＮ、Ｔａ、ＴａＮ、ＣＯ、Ｃ、Ｒｕ、又はＲｂからなるグループの物質のうち、金属を利用し形成される。前記第２導電層は、またＴｉ、ＴｉＮ、Ｗ、ＷＮ、Ｔａ、ＴａＮ、ＣＯ、Ｃ、Ｒｕ、又はＲｂからなるグループの物質のうち、一つの金属を利用して形成される。
【００２２】
本発明の実施形態に他のゲート絶縁スペーサーを形成するための工程を図８ａから８ｄに示す。図８ａ及び８ｂを参照すると、前記第２導電層１５０は、前記リセス１１２の最上位部の下に前記ソース及びドレーン層１２０の底に近い高さでトップ表面を有する第２導電層パターン１５２を形成するためにエッチングバックによりパターニングされる。
【００２３】
図８cを参照すると、スペーサー絶縁層物質１３２はスペーサーを形成するために前記第２導電層パターン１５２上に蒸着される。前記スペーサー絶縁物質１３２は、酸化物、又は窒化物を利用し形成されることができる。
【００２４】
前記ソース及びドレーン層１２０に隣接したスペーサー絶縁層１３５を形成するために、図８ｄに示されたように、前記第２導電層パターン１５２と前記ソース及びドレーン層１２０上の前記ゲート絶縁層１３０を露出するように前記スペーサー絶縁物質１３２がエッチングバックされる。前記リセスを満たし、前記ゲート絶縁層１３０の最上部面の上に延長される第３導電層１５４が形成される。本発明の実施形態に従う前記スペーサー絶縁層１３５は、第３導電層１５４と前記ソース及びドレーン層１２０との間のＧＩＤＬを減少させることを含み、前記リセスゲートの電気的特性を向上させるように作用する。
【００２５】
本発明の一実施形態に従うＢＣＡＴの形成工程によると、図９に示されたように、シリコンと同じ半導体物質からなる基板１１０が先に形成され、前記基板１１０の一部に一定な深さでリセス１１２が形成され、ソース及びドレーン層１２０が前記基板１１０に形成された後、ゲート絶縁層１３０が前記リセス１１２の側壁を従い蒸着される。前記リセスを第１導電物質(第１導電層)で満たし、前記第１導電層をエッチングバックし、第１導電層パターン１４５が形成される。前記第１導電層パターン１４５は、したがって、前記リセス１１２の底領域を占める。第２導電物質で前記第１導電層パターン１４５上に前記リセスを満たした後にエッチングバックし、前記ソース及びドレーン層１２０の最上部の下に最上部 表面(ｔｏｐ ｓｕｒｆａｃｅ）を有する第２導電層パターン１５６が形成される。キャッピング絶縁層物質１８０が前記第２導電層パターン１５６と前記ソース及びドレーン層１２０上に蒸着される。前記キャッピング絶縁層物質は、酸化物、窒化物、ＳｉＯＮ、ＳｉｘＮｙ、又はＳｉＯ２である。
【００２６】
図１０を参照すると、キャップ１８５を形成するように前記キャッピング絶縁層物質を平坦化して、ＢＣＡＴが形成される。図に示されたように、前記第１及び第２導電層パターンは、前記ソース及びドレーン領域１２０の最上部の下に前記キャップ１８５により、カバーされ埋められる。前記平坦化工程は、エッチングバック、ＣＭＰ、又は、このような工程である。
【００２７】
上述した本発明の一実施形態に従うリセスゲートトランジスターは、ホストシステムに脱着可能に連結されるカード内にパッケージになり、多様な応用品に適用されることができる半導体メモリ装置に使われることができる。現在商用化されたメモリカード形態は、ＰＣＭＣＩＡ(Ｐｅｒｓｏｎａｌ Ｃｏｍｐｕｔｅｒ Ｍｅｍｏｒｙ Ｃａｒｄ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ａｓｓｏｃｉａｔｉｏｎ)、コンパクトフラッシュ（登録商標）(Ｃｏｍｐａｃｔ Ｆｌａｓｈ：ＣＦ)、マルチメディアカード(Ｍｕｌｔｉ Ｍｅｄｉａ Ｃａｒｄ：ＭＭＣ)及びＳＤ(Ｓｅｃｕｒｅ Ｄｉｇｉｔａｌ）の形態を含む。前記カードが使われるホストシステム(Ｈｏｓｔ Ｓｙｓｔｅｍｓ）は、ＰＣ(Ｐｅｒｓｏｎａｌ Ｃｏｍｐｕｔｅｒｓ)、ノート型コンピューター(Ｎｏｔｅｂｏｏｋ Ｃｏｍｐｕｔｅｒｓ)、携帯用コンピューターシステム(Ｈａｎｄ Ｈｅｌｄ Ｃｏｍｐｕｔｉｎｇ Ｄｅｖｉｃｅｓ)、カメラ(Ｃａｍｅｒａｓ)、オーディオ再生装置(Ａｕｄｉｏ Ｒｅｐｒｏｄｕｃｉｎｇ Ｄｅｖｉｃｅｓ)、及びこのような装置を含む。
【００２８】
本発明の一実施形態に係る半導体素子を含むメモリ素子モジュール（Ｍｏｄｕｌａｒ Ｍｅｍｏｒｙ Ｄｅｖｉｃｅ）を図１３を参照して説明する。
前記メモリ素子モジュール２００は、印刷回路基板２２０を含むことができる。前記印刷回路基板２２０は、前記メモリ素子モジュール２００の外部表面のうち、一つを形成することができる。前記印刷回路基板２２０は、メモリユニット(Ｍｅｍｏｒｙ Ｕｎｉｔ)２３０、素子インタフェースユニット(Ｄｅｖｉｃｅ Ｉｎｔｅｒｆａｃｅ Ｕｎｉｔ)２４０及びコネクター(Ｅｌｅｃｔｒｉｃａｌ Ｃｏｎｎｅｃｔｏｒ)２１０を支持することができる。
【００２９】
本発明の一実施形態に従うリセスゲートトランジスターを有する前記メモリユニット２３０は、３次元的なメモリアレイを含むことができ、メモリアレイコントローラと連結することができる。前記メモリアレイは、前記印刷回路基板２２０上に３次元的な格子内に配列された適当な数のメモリセルを含むことができる。
【００３０】
前記素子インタフェースユニット２４０は、分離された基板上に形成され、前記印刷 回路基板２２０により、前記メモリユニット２３０及び前記コネクター２１０に転機的に連結することができる。又は、前記メモリユニット２３０及び前記素子インタフェースユニット２４０は、前記印刷回路基板２２０上に直接に搭載されることができる。前記素子インタフェースユニット２４０は、電圧(Ｖｏｌｔａｇｅｓ)、クロック周波数(Ｃｌｏｃｋ Ｆｒｅｑｕｅｎｃｉｅｓ)、及びプロトコルロジック(Ｐｒｏｔｏｃｏｌ Ｌｏｇｉｃ）を生成するのに必要な成分を含むことができる。
【００３１】
図１４を参照して本発明の一実施形態に従う半導体素子を含むメモリシステム(Ｍｅｍｏｒｙ Ｓｙｓｔｅｍ）が説明される。
メモリシステム３００は、本発明の一実施形態に従うリセスゲートトランジスターを 含むメモリ素子３１０及びメモリコントローラ３２０を含むことができる。前記メモリコントローラ３２０は、ホスト３３０(Ｈｏｓｔ）の読み出し及び書き込みの要請に応じて、前記メモリ素子３１０から記憶されたデータを読出、又は前記メモリ素子３１０にデータを記録するように前記メモリ素子３１０を制御する。前記メモリコントローラ３２０は、前記ホスト３３０(モバイル機器、又はコンピューターシステム)から提供されるアドレスを前記メモリ素子３１０の物理的なアドレスでマッピングするためのアドレスマッピングテーブル(Ａｄｄｒｅｓｓ Ｍａｐｐｉｎｇ Ｔａｂｌｅ）を構成することができる。
【００３２】
本発明の一実施形態に従う半導体素子を含む電子装置４００を図１に参照して説明する。電子装置４００は、無線通信装置、例えば、ＰＤＡ、ラップトップ(Ｌａｐｔｏｐ)コンピューター、携帯用コンピューター、ウェブタブレット(Ｗｅｂ Ｔａｂｌｅｔ)、無線電話機、携帯電話、デジタルの音楽プレーヤー(Ｄｉｇｉｔａｌ Ｍｕｓｉｃ Ｐｌａｙｅｒ)、又は情報を無線環境で送信、そして受信することができる全ての素子に使われることができる。
【００３３】
電子装置４００は、バス４５０を通し、互いに結合した制御機４１０、キーパッド、キーボード、画面(Ｄｉｓｐｌａｙ)のような入出力装置４２０、本発明の一実施形態に従うリセスゲートトランジスターを含むメモリ４３０、無線インタフェース４４０を含むことができる。前記制御機４１０は、例えば一つ以上のマイクロプロセッサー(Ｍｉｃｒｏｐｒｏｃｅｓｓｏｒ)、デジタル信号プロセッサー(Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ)、又はこれと類似なもの等を含むことができる。前記メモリ４３０は、例えば制御機４１０により実行される命令語を記憶することに使われることができる。また、前記メモリ４３０は、使用者データを記憶することに使われることができる。前記メモリ４３０は、本発明の一実施形態に従う半導体素子を含む。前記電子装置４００は、無線通信ネットワークを通し、データを電送し受けるために無線インタフェース(Ｗｉｒｅｌｅｓｓ Ｉｎｔｅｒｆａｃｅ)４４０を使用することができる。例えば、前記無線インタフェース４４０は、アンテナ及び無線送受信機を含むことができる。
【００３４】
本発明の一実施形態に従う電子装置４００は、ＣＤＭＡ(Ｃｏｄｅ Ｄｉｖｉｓｉｏｎ Ｍｕｌｔｉｐｌｅ Ａｃｃｅｓｓ)、ＧＳＭ(Ｇｌｏｂａｌ Ｓｙｓｔｅｍ Ｆｏｒ Ｍｏｂｉｌｅ Ｃｏｍｍｕｎｉａｃｔｉｏｎｓ)、ＮＡＤＣ(Ｎｏｒｔｈ Ａｍｅｒｉｃａｎ Ｄｉｇｉｔａｌ Ｃｅｌｌｕｌａｒ)、Ｅ-ＴＤＭＡ(Ｅｘｔｅｎｄｅｄ-Ｔｉｍｅ Ｄｉｖｉｓｉｏｎ Ｍｕｌｔｉｐｌｅ Ａｃｃｅｓｓ)、ＷＣＤＡＭ(Ｗｉｄｅ Ｂａｎｄ Ｃｏｄｅ Ｄｉｖｉｓｉｏｎ Ｍｕｌｔｉｐｌｅ Ａｃｃｅｓｓ)、ＣＤＭＡ２０００のような３世代通信システムのような通信インタフェースプロトコルで使われることができる。
【００３５】
上述した説明は、本発明についての例示的な説明である。また上述した内容は、本発明の望ましい実施形態を示し、説明することに過ぎないし、上述したように、本発明は、多様な他の実施形態の組合、変更及び異なる環境で使用することができ、本明細書に開示された概念の範囲、上述した開示内容と均等な範囲及び／又は本発明の分野の技術、又は知識内で変形或いは変更ができる。従って、上述した発明の詳細な説明は、開示された実施の状態に本発明を制限するものではない。なお、添付された請求の範囲は、他の実施形態も含むものと解釈しなければならない。
【図面の簡単な説明】
【００３６】
【図１】本発明の一実施形態に従う半導体素子を有する電子装置を示すブロック図である。
【図２】本発明の一実施形態に従うリセスゲートを有する半導体素子を示す断面図である。
【図３】本発明の一実施形態に従うリセスゲートを有する半導体素子を示す断面図である。
【図４】本発明の一実施形態に従うリセスゲートを有する半導体素子を示す断面図である。
【図５】本発明の一実施形態に従うリセスゲートを有する半導体素子を示す断面図である。
【図６】本発明の一実施形態に従うリセスゲートを有する半導体素子を示す断面図である。
【図７】本発明の一実施形態に従うリセスゲートを有する半導体素子を示す断面図である。
【図８Ａ】本発明の一実施形態に従うリセスゲートを形成するための方法を示す断面図である。
【図８Ｂ】本発明の一実施形態に従うリセスゲートを形成するための方法を示す断面図である。
【図８Ｃ】本発明の一実施形態に従うリセスゲートを形成するための方法を示す断面図である。
【図８Ｄ】本発明の一実施形態に従うリセスゲートを形成するための方法を示す断面図である。
【図９】本発明の一実施形態に従って製造されたリセスゲートが適用された半導体素子を形成するための方法を示す図である。
【図１０】本発明の一実施形態に従って製造されたリセスゲートが適用された半導体素子を形成するための方法を示す図である。
【図１１】物質等と電流特性のグラフを示す図である。
【図１２】本発明の一実施形態に従うリセスゲートに提供されることができる電気的特性のテーブルを示す図である。
【図１３】本発明の一実施形態に従う半導体素子を含むメモリ装置とモジュールを示す図である。
【図１４】本発明の一実施形態に従う半導体素子を含むメモリシステムを図示するブロック図である。
【符号の説明】
【００３７】
１１０：基板、 １１２：リセス、 １２０：ソース及びドレーン層、 １４５：第１導電層パターン、 １５６：第２導電層パターン、 ３００：メモリシステム、 ３１０：メモリ素子、 ３２０：メモリコントローラ、 ３３０：ホスト、 ４００：電子装置、 ４１０：制御機、４２０：入出力装置、４３０：メモリ、４４０：無線インタフェース
【技術分野】
【０００１】
本発明は、半導体技術分野に関し、より詳しくは、リセスゲート及びこれを含む半導体素子の製造方法に関する。
【背景技術】
【０００２】
リセスチャンネルアレイトランジスター(ｒｅｃｅｓｓ ｃｈａｎｎｅｌ ａｒｒａｙ ｔｒａｎｓｉｓｔｏｒｓ：ＲＣＡＴｓ)及びベリドチャンネルアレイトランジスター(Ｂｕｒｉｅｄ Ｃｈａｎｎｅｌ ＡｒｒａｙＴｒａｎｓｉｓｔｏｒｓ：ＢＣＡＴｓ）は、プレーナー(ｐｌａｎａｒ)トランジスターと比較し、向上された動作特性を有し、メモリ素子を含む半導体素子に広く使われる。例えば、プレーナートランジスターは、ＲＣＡＴs、又はＢＣＡＴsと比較し、短い導電チャンネルを有し、これらのスレッショルド電圧(ｔｈｒｅｓｈｏｌｄ ｖｏｌｔａｇｅｓ）は、コントロールすることが非常に難しい。例えば、プレーナートランジスターがＤＲＡＭ素子に使われる時、短チャンネル効果(ｓｈｏｒｔ ｃｈａｎｎｅｌ ｅｆｆｅｃｔ：ＳＣＥ)によって、より多くのリーフレッシュ(ｒｅｆｒｅｓｈ)動作が要求される。ＲＣＡＴs及びＢＣＡＴsは、増加されたチャンネル長さ及び減少されたリーケージ(ｌｅａｋａｇｅ)効果を有し、減少されたドライブ電流を有する。ＧＩＤＬ(Ｇａｔｅ ｉｎｄｕｃｅｄ ｄｒａｉｎ ｌｅａｋａｇｅ：ゲートにより引き起こされる、ドレインからの漏れ電流）は、集積回路を、最上の性能で動作させるために要求される電圧より低い電圧でしか動作することができないようにしてしまう。ＧＩＤＬは、素子がバイアースにされた時、ゲート導電体がドレーン拡散領域と重畳される領域に従う欠乏領域(ｄｅｐｌｅｔｉｏｎ ｒｅｇｉｏｎ)の表面での電子ホールペア(ｅｌｅｃｔｒｏｎ−ｈｏｌｅ ｐａｉｒｓ）の生成に起因して、ドレーンポテンシャル(ｄｒａｉｎ ｐｏｔｅｎｔｉａｌ）がゲートポテンシャルより、よりポジティブである。ロジック回路で、ＧＩＤＬは、スタンドバイ電圧(ｓｔａｎｄｂｙ ｐｏｗｅｒ）を増加させる。ＤＲＡＭアレイＭＯＳＦＥＴで、ＤＲＡＭアレイＭＯＳＦＥＴＳがネガティブワードラインローレベル(ｎｅｇａｔｉｖｅ ｗｏｒｄｌｉｎｅ ｌｏｗ ｌｅｖｅｌｓ)で、又は、反対のゲートドーピング極性(即ち、Ｐ＋ゲートのＮ-型フィールドエフェクトトランジスター(Ｎ-Ｔｙｐｅ ｆｉｅｌｄ ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒ：ＮＦＥＴ)を有して動作する時、ＧＩＤＬは、ドレーンとゲート導電体の間のポテンシャル(ｐｏｔｅｎｔｉａｌ）を増加させるように作用する。ＧＩＤＬは、また、ＤＲＡＭ ＭＯＳＦＥＴsでデータ保有時間(ｄａｔｅ ｒｅｔｅｎｔｉｏｎ ｔｉｍｅ）を減少させる。ＭＯＳＦＥＴを形成するために使われた物質は、駆動電流及びＧＩＤＬを含み、電気的特性に影響を与える。
【０００３】
【特許文献１】特開２００７−１１０１１０号公報
【特許文献２】特開２００３−２３１０４号公報
【特許文献３】特開２００６−３３２２１１号公報
【特許文献４】韓国特許公開第２００５−１１５８２２号公報
【特許文献５】韓国特許公開第２００４−０７９５１８号公報
【特許文献６】韓国特許公開第２００７−０７７３９０号公報
【特許文献７】米国特許第６，９８７，０４０号公報
【特許文献８】米国特許第７，１９９，０１０号公報
【特許文献９】米国特許第６６，８８３，３４６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
使われた物質の仕事関数は、また、ＢＣＡＴのスレッショルド電圧に影響を与える。半導体物質であるドーピングされたポリシリコン(ｄｏｐｅｄ ｐｏｌｙｓｉｌｉｃｏｎ）がトランジスターゲートの構成要素を形成するように使われる時、電圧がゲート電極に提供されると、ゲート絶縁体とゲート電極との間の界面に隣接に欠乏領域が形成される傾向がある。素子の縮小がゲート絶縁層の厚さを実質的に減少させるほど、ドーピングされたポリシリコンゲート電極内の欠乏領域の幅はトランジスターの電気的特性を決定することに一層重要な役割をするようになる。ゲート電極内の欠乏領域の発生は、トランジスター性能を低下させる傾向がある。ポリシリコンが他の物質に代替されると、仕事関数の不似合い(ｍｉｓｍａｔｃｈ）と不純物拡散の問題がある可能性がある。仕事関数は、物質の電気的、構造的な特性により決定されることができる。
【課題を解決するための手段】
【０００５】
本発明の実施形態に従う半導体素子のリセスゲートは、リセスが形成された基板と、前記リセスの底に形成された金属層と、前記金属層上に形成されたポリシリコン層と、前記ポリシリコン層に隣接し、前記金属層から離隔されて形成されたソース領域及びドレーン領域と、を含む。前記リセスゲートは、ＮＭＯＳ素子の一部であり、前記金属層は、前記ポリシリコン層の仕事関数より大きい、或いは同じの仕事関数を有することができる。選択的に、前記リセスゲートは、ＰＭＯＳ素子の一部であり、前記金属層は、前記ポリシリコン層の仕事関数より小さい、或いは同じの仕事関数を有することができる。金属層は、Ｔｉ、ＴｉＮ、Ｗ、ＷＮ、Ｔａ、ＴａＮ、ＣＯ、Ｃ、Ｒｂ、又はＲｕからなるグループで選択されることができる。前記金属層は、約５００Å乃至約１，５００Åの厚さを有することができる。前記ポリシリコン層の厚さは、前記金属層の厚さより大きい、或いは同じである。
【０００６】
半導体素子のリセスゲートは、リセスが形成された基板と、前記リセスの底に形成された第１導電層と、前記第１導電層上に形成された第２導電層と、前記第２導電層に隣接し、前記第１導電層から離隔されて形成されたソース領域及びドレーン領域と、を含むことができる。前記リセスゲートは、ＮＭＯＳ素子の一部である可能性があり、前記第１導電層は、前記第２導電層の仕事関数より大きい、或いは同じの仕事関数を有することができる。前記リセスゲートは、ＰＭＯＳ素子の一部である可能性があり、前記第１導電層は、前記第２導電層の仕事関数より小さい、或いは同じの仕事関数を有することができる。前記第１導電層は、Ｔｉ、ＴｉＮ、Ｗ、ＷＮ、Ｔａ、ＴａＮ、ＣＯ、Ｃ、Ｒｂ、又はＲｕからなるグループで選択されることができる。前記第１導電層は、約５００Å乃至約１，５００Åの厚さを有する。前記第２導電層は、ポリシリコン、又は金属物質を含む。前記第２導電層の厚さは、前記第１導電層の厚さより厚い、或いは同じである。前記第２導電層上にオーミック（Ｏｈｍｉｃ）層がさらに形成されることができ、キャッピング金属層が前記第２導電層、又は前記オーミック（Ｏｈｍｉｃ）層上に形成されることができる。
【０００７】
本発明の他の実施形態に従うと、半導体素子の形成方法は、基板とソース及びドレーン層とを形成する段階と、リセスを形成し、前記リセス内にゲート絶縁層を蒸着する段階と、前記ゲート絶縁層上に第１導電層を形成する段階と、前記第１導電層をリセスし、第１導電層パターンを形成する段階と、前記第１導電層パターン上に第２導電層を形成する段階と、前記第２導電層をパターニングし、第２導電層パターンを形成する段階と、を含むことができる。前記第１導電層パターンは、金属を含むことができ、前記第２導電層パターンは、ポリシリコンを含むことができる。他の実施形態に従うと、オーミック（Ｏｈｍｉｃ）層が前記第２導電層パターン上に形成されることができ、キャッピング金属層が前記第２導電層パターン、又は前記オーミック（Ｏｈｍｉｃ）層上に形成されることができる。前記第２導電層パターンは、前記ソース及びドレーン層に隣接に配置される領域を含み、第１導電層パターンは、前記ソース及びドレーン層から離隔されて配置される。他の実施形態に従うと、前記第１導電層パターンと前記第２導電層パターン両方は、金属を含むことができる。
【０００８】
本発明の実施形態に従うと、前記ソース及びドレーン層と前記リセスは、ＮＭＯＳ素子の一部を形成し、前記第１導電層パターンは、前記第２導電層パターンの仕事関数より大きい、或いは同じの仕事関数を有する。選択的に、前記ソース及びドレーン層と前記リセスは、ＰＭＯＳ素子の一部であり、前記第１導電層パターンは、前記第２導電層パターンの仕事関数より小さい、或いは同じの仕事関数を有する。前記第１導電層は、Ｔｉ、ＴｉＮ、Ｗ、ＷＮ、Ｔａ、ＴａＮ、Ｃ、ＣＯ、又はＲｕからなるグループで選択されることができる。前記第１導電層パターンは、約５００オングストローム乃至約１，５００オングストロームの厚さを有する。前記第２導電層パターンの厚さは、前記第１導電層パターンの厚さより厚い、或いは同じである。
【０００９】
他の実施形態に従うと、半導体素子の形成方法は、前記第２導電層パターン上に絶縁層を形成する段階と、前記第２導電層パターンを露出し、前記ソース及びドレーン層に隣接したスペーサー層を形成するように前記絶縁層を蝕刻する段階と、前記第２導電層パターンと前記スペーサー層上に第３導電層を形成する段階と、をさらに含むことができる。前記スペーサー層は、酸化物、又は窒化物である。前記第１導電層パターンは、金属であることができ、前記第２導電層パターンは、ポリシリコンであることができる。前記第１導電層パターンと前記第２導電層パターン両方は、金属を含むことができる。
【００１０】
本発明の他の実施形態に従うと、半導体素子の形成方法は、基板の上にソース及びドレーン領域を形成する段階と、リセスを形成し、前記リセス内にゲート絶縁層を形成する段階と、前記ゲート絶縁層上に第１導電層を形成する段階と、前記第１導電層をリセスし、第１導電層パターンを形成する段階と、前記第１導電層パターン上に第２導電層を形成する段階と、前記第２導電層をパターニングし、前記ソース及びドレーン層と重畳されるように第２導電層パターンを形成する段階と、前記第２導電層パターンと、前記ソース及びドレーン層上に絶縁層を蒸着する段階と、前記第２導電層パターン上にキャップを形成するように前記絶縁層を平坦化する段階と、を含むことができる。前記第１導電層パターンは、金属を含み、第２導電層パターンは、ポリシリコンを含むことができる。前記第２導電層パターンは、前記ソース及びドレーン層に隣接し、配置された部分を含み、前記第１導電層パターンは、前記ソース及びドレーン層から離隔されて配置される。
【発明の効果】
【００１１】
本発明の少なくとも一つの実施形態に従うと、減少されたレベルでＧＩＤＬを維持する一方、トランジスター駆動特性を向上させるように、第１導電物質と第２導電物質がＲＣＡＴ、又はＢＣＡＴゲートに使われる。第２導電物質は、ゲートのソース及びドレーン領域等とさらに良い界面を有するように選択されることができる。
【発明を実施するための最良の形態】
【００１２】
本発明の実施形態に従うリセスゲート及びこれを含む半導体素子の製造方法を図面を参照し説明する。
以下、添付図面を参照し、本発明の実施形態について説明する。本発明の目的、特徴、及び長所は、添付の図面に示された以下の実施形態を通じて理解することができる。本発明は、ここで説明される実施形態に限定されなく、他の形態によって具体化されることができる。ここで紹介される実施形態は、開示された発明の内容が徹底で、完全になるように、そして当業者に本発明の思想が十分に伝えられるようにするために提供されたものである。図面に示された層の厚さ及び領域は、明確に表現するために誇張された。図面で同じ機能を有する構成要素に対しては、同じ参照番号を併記した。本明細書で、導電性膜、半導体膜または絶縁性膜などの物質膜が異なる物質膜又は基板上にあると言及される場合に、その物質膜は、他の物質膜又は基板上に直接形成されることができる、又はこれらの間に他の物質膜が介在されることもできるということを意味する。また、本明細書の多様な実施形態で、第１、第２、第３等の用語が多様な部分、物質などを説明するために使用されるが、これらの用語によって範囲が限定されたとはいえない。この用語等は、但し所定の部分を他の部分等と区別するために使用される。したがって、何れ一つの実施形態の第1部分と言及されたことが他の実施形態では、第２部分に言及されることもできる。
【００１３】
本発明のいくつかの実施例は、理想的な実施形態を示す概略的な断面図を利用して説明される。したがって、工程技術及びマージンにより図示された模様の偏差が有り得る。したがって、本発明の実施形態は、特定の態様に限定されて解釈されなく、その偏差を含むことができる。
本明細書で、‘及び/又は’という用語は、この用語前後に列挙された構成のうち、何れ一つ又は全てを示すことで理解されなければならない。
【００１４】
本発明の一実施形態に従うリセスゲートを有する半導体素子の断面図を図２に示す。
シリコンのような半導体物質を含む基板１１０が先に形成され、リセス１１２が前記基板１１０の一部に、一定な深さで形成された後、ソース及びドレーン層１２０が前記基板１１０に形成された後、ゲート絶縁層１３０が前記ソース及びドレーン層１２０の上部面上及び前記リセス１１２の側壁に従って蒸着される。
【００１５】
図３を参照すると、前記リセス１１２は、第１導電層１４０に満たされ、前記第１導電１４０は、前記ゲート絶縁層１３０上に形成される。前記第１導電層は、Ｔｉ、ＴｉＮ、Ｗ、ＷＮ、Ｔａ、ＴａＮ、ＣＯ、Ｃ、Ｒｕ、又はＲｂからなるグループで選択された物質を利用し形成される。前記リセス１１２を満たすように使われる前記第１導電層物質の仕事関数は、ポリシリコンのより一般的に高い。一実施形態に従うと、チタニウム窒化物(ｔｉｔａｎｉｕｍ ｎｉｔｒｉｄｅ、ＴｉＮ）が前記リセス１１２の下部領域を満たすための第１導電物質に使われる。ＴｉＮは、約４.６の仕事関数を有する。これに比べ、ｎ-型ポリシリコンは、同一条件及び同一ディメンションで約４.１の仕事関数を有する。図１１は、ＴｉＮ及びポリシリコンのオンカレントＩｏｎ特性のグラフを示す。示した通り、同一スレッショルド電圧がリセスゲートに提供されると、第１導電層にポリシリコンが使われた時と比べて、ＴｉＮが前記第１導電層１４０に使われた時のオンカレントＩｏｎが高い。前記第１導電層１４０は、スパッタリング、化学的の蒸気蒸着(ＣｈｅｍｉｃａｌＶａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ：ＣＶＤ)、原子層積層(Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ：ＡＬＤ)、又はこのような工程のうち、一つによって形成されることができる。
【００１６】
図４を参照すると、第１導電層パターン１４５は前記第１導電層１４０をエッチングバック(Ｅｔｃｈｉｎｇ Ｂａｃｋ)し、形成される。したがって、前記第１導電層パターン１４５は、前記リセス１１２の底領域を占める。本発明の一実施形態に従うと、前記第１導電層パターン１４５は、前記リセス１１２のラウンドになる底領域から前記ソース及びドレーン層１２０の底に近く近接するトップ表面まで、約５００Å乃至約１，５００の厚さを有する。したがって、前記第１導電層パターン１４５と前記ソース及びドレーン層１２０との間に一定長さのギャップが存在する。
【００１７】
図５を参照すると、第２導電層１５０は前記第１導電層パターン１４５と前記ゲート絶縁層１３０上に蒸着され、前記リセス１１２を満たす。図６を参照すると、前記第１導電層パターン１４５上の前記リセス１１２の全体領域を満たし、前記ゲート絶縁層１３０のトップの上に延長される領域を有するように前記第２導電層１５２をパターニングし、第２導電層パターン１５５が形成される。前記第１導電層パターン１４５に隣接した前記第２導電層パターン１５５と共に前記第１導電層パターン１４５の全体の厚さは、チャンネリング領域１７５を形成する。素子の動作のうちに、前記チャネリング領域１７５の調節により、前記ソース及びドレーン層１２０の下の付近に前記リセス１１２の外部プロファイルにより存在するチャンネル領域１１５を通し前記ソース及びドレーンに電子、又はホールが移動することができる。本発明の一実施形態よると、前記第２導電層１５０は、ｎ-型、又はｐ-型ポリシリコンを利用し、形成される。選択的に、前記第２導電層１５０は、Ｔｉ、ＴｉＮ、Ｗ、ＷＮ、Ｔａ、ＴａＮ、ＣＯ、Ｃ、Ｒｂ、又はＲｕからなるグループで選択された金属物質を利用し、形成されることができる。
【００１８】
本発明の一実施形態によると、前記第２導電層１５０は、形成された前記リセスゲートがＮＭＯＳ素子の一部であるか、又はＰＭＯＳ素子の一部であるかによって、前記第１導電層パターン１４５の仕事関数より小さい、或いは大きい仕事関数を有することができる。例えば、前記リセスゲートがＮＭＯＳ素子の一部であると、前記第２導電層１５０に使われたポリシリコンは、前記第１導電層パターン１４５のより小さい、或いは同じの仕事関数を有する。反対に、前記リセスゲートがＰＭＯＳ素子の一部であると、前記第２導電層１５０に使われたポリシリコンは、前記第１導電層パターン１４５のより大きい、或いは同じの仕事関数を有する。この実施形態よると、前記第２導電層パターン１５５の厚さは、前記第１導電層パターン１４５の厚さより厚い。本発明の他の実施形態よると、前記第１導電層パターン１４５の厚さは、前記第２導電層パターン１５５の厚さより厚い、或いは同じである。
【００１９】
図７を参照すると、本発明の一実施形態によると、前記第２導電層１５０がポリシリコンを利用し、形成される時、キャッピング金属層１６５がポリシリコンを覆うために前記第２導電層パターン１５５上に形成される。前記キャッピング金属層１６５は、Ｔｉ、ＴｉＮ、Ｔａ、ＴａＮ、Ｗ、又はＷＮからなるグループで選択された物質を利用し、形成されることができる。本発明の他の実施形態によると、付加的なオーミック(Ｏｈｍｉｃ）パターン(未図示）が前記キャッピング金属層１６５を形成する前に前記第２導電層パターン１５５上に形成されることができる。前記オーミック（Ｏｈｍｉｃ）層は、ＴｉＳｉ、Ｔａ、ＴａＳｉ、Ｃｏ、ＣｏＳｉ、又はＷＳｉからなるグループで選択された物質で作られることができる。
【００２０】
図１２は、前記第１導電層がＴｉＮを利用して形成され、前記第２導電層がポリシリコンを利用し形成される時の例示的なリセスゲートの電気的特性を示すテーブルである。前記テーブルは、前記第１導電パターンの厚さを示す互いに異なるゲートの高さによるスレッショルド電圧(ｔｈｒｅｓｈｏｌｄ ｖｏｌｔａｇｅ)(ＶＴ)、ゲート電流(ｇａｔｅ ｃｕｒｒｅｎｔ)(Ｉｏｎ)、ドレーン誘導バリアー下げ(ｄｒａｉｎ ｉｎｄｕｃｅｄ ｂａｒｒｉｅｒ ｌｏｗｅｒｉｎｇ)(ＤＩＢＬ)、スタンドバイ電流(ｓｔａｎｄｂｙ ｃｕｒｒｅｎｔ)(Ｉｏｆｆ)、ＧＩＤＬ、及びＪＬＫＧのようなパラメーター(ｐａｒａｍｅｔｅｒｓ)を示す。例えば、前記ＧＩＤＬは、最も低いゲートの高さである５００Åで最も低く現れる。これは、最も低いスタンドバイ電流Ｉｏｆｆと関連あるが、スレッショルド電圧(ＶＴ)及びゲート電流(Ｉｏｎ)また最も低い。前記ソース及びドレーン層の厚さと前記ソース及びドレーン層と前記第１導電パターンとの間の前記ギャップの厚さの合計である前記ソース及びドレーン領域の厚さは、約１，０００Åである。
【００２１】
本発明の他の実施形態により、形成されたリセスゲートによると、前記第１導電層は、Ｔｉ、ＴｉＮ、Ｗ、ＷＮ、Ｔａ、ＴａＮ、ＣＯ、Ｃ、Ｒｕ、又はＲｂからなるグループの物質のうち、金属を利用し形成される。前記第２導電層は、またＴｉ、ＴｉＮ、Ｗ、ＷＮ、Ｔａ、ＴａＮ、ＣＯ、Ｃ、Ｒｕ、又はＲｂからなるグループの物質のうち、一つの金属を利用して形成される。
【００２２】
本発明の実施形態に他のゲート絶縁スペーサーを形成するための工程を図８ａから８ｄに示す。図８ａ及び８ｂを参照すると、前記第２導電層１５０は、前記リセス１１２の最上位部の下に前記ソース及びドレーン層１２０の底に近い高さでトップ表面を有する第２導電層パターン１５２を形成するためにエッチングバックによりパターニングされる。
【００２３】
図８cを参照すると、スペーサー絶縁層物質１３２はスペーサーを形成するために前記第２導電層パターン１５２上に蒸着される。前記スペーサー絶縁物質１３２は、酸化物、又は窒化物を利用し形成されることができる。
【００２４】
前記ソース及びドレーン層１２０に隣接したスペーサー絶縁層１３５を形成するために、図８ｄに示されたように、前記第２導電層パターン１５２と前記ソース及びドレーン層１２０上の前記ゲート絶縁層１３０を露出するように前記スペーサー絶縁物質１３２がエッチングバックされる。前記リセスを満たし、前記ゲート絶縁層１３０の最上部面の上に延長される第３導電層１５４が形成される。本発明の実施形態に従う前記スペーサー絶縁層１３５は、第３導電層１５４と前記ソース及びドレーン層１２０との間のＧＩＤＬを減少させることを含み、前記リセスゲートの電気的特性を向上させるように作用する。
【００２５】
本発明の一実施形態に従うＢＣＡＴの形成工程によると、図９に示されたように、シリコンと同じ半導体物質からなる基板１１０が先に形成され、前記基板１１０の一部に一定な深さでリセス１１２が形成され、ソース及びドレーン層１２０が前記基板１１０に形成された後、ゲート絶縁層１３０が前記リセス１１２の側壁を従い蒸着される。前記リセスを第１導電物質(第１導電層)で満たし、前記第１導電層をエッチングバックし、第１導電層パターン１４５が形成される。前記第１導電層パターン１４５は、したがって、前記リセス１１２の底領域を占める。第２導電物質で前記第１導電層パターン１４５上に前記リセスを満たした後にエッチングバックし、前記ソース及びドレーン層１２０の最上部の下に最上部 表面(ｔｏｐ ｓｕｒｆａｃｅ）を有する第２導電層パターン１５６が形成される。キャッピング絶縁層物質１８０が前記第２導電層パターン１５６と前記ソース及びドレーン層１２０上に蒸着される。前記キャッピング絶縁層物質は、酸化物、窒化物、ＳｉＯＮ、ＳｉｘＮｙ、又はＳｉＯ２である。
【００２６】
図１０を参照すると、キャップ１８５を形成するように前記キャッピング絶縁層物質を平坦化して、ＢＣＡＴが形成される。図に示されたように、前記第１及び第２導電層パターンは、前記ソース及びドレーン領域１２０の最上部の下に前記キャップ１８５により、カバーされ埋められる。前記平坦化工程は、エッチングバック、ＣＭＰ、又は、このような工程である。
【００２７】
上述した本発明の一実施形態に従うリセスゲートトランジスターは、ホストシステムに脱着可能に連結されるカード内にパッケージになり、多様な応用品に適用されることができる半導体メモリ装置に使われることができる。現在商用化されたメモリカード形態は、ＰＣＭＣＩＡ(Ｐｅｒｓｏｎａｌ Ｃｏｍｐｕｔｅｒ Ｍｅｍｏｒｙ Ｃａｒｄ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ａｓｓｏｃｉａｔｉｏｎ)、コンパクトフラッシュ（登録商標）(Ｃｏｍｐａｃｔ Ｆｌａｓｈ：ＣＦ)、マルチメディアカード(Ｍｕｌｔｉ Ｍｅｄｉａ Ｃａｒｄ：ＭＭＣ)及びＳＤ(Ｓｅｃｕｒｅ Ｄｉｇｉｔａｌ）の形態を含む。前記カードが使われるホストシステム(Ｈｏｓｔ Ｓｙｓｔｅｍｓ）は、ＰＣ(Ｐｅｒｓｏｎａｌ Ｃｏｍｐｕｔｅｒｓ)、ノート型コンピューター(Ｎｏｔｅｂｏｏｋ Ｃｏｍｐｕｔｅｒｓ)、携帯用コンピューターシステム(Ｈａｎｄ Ｈｅｌｄ Ｃｏｍｐｕｔｉｎｇ Ｄｅｖｉｃｅｓ)、カメラ(Ｃａｍｅｒａｓ)、オーディオ再生装置(Ａｕｄｉｏ Ｒｅｐｒｏｄｕｃｉｎｇ Ｄｅｖｉｃｅｓ)、及びこのような装置を含む。
【００２８】
本発明の一実施形態に係る半導体素子を含むメモリ素子モジュール（Ｍｏｄｕｌａｒ Ｍｅｍｏｒｙ Ｄｅｖｉｃｅ）を図１３を参照して説明する。
前記メモリ素子モジュール２００は、印刷回路基板２２０を含むことができる。前記印刷回路基板２２０は、前記メモリ素子モジュール２００の外部表面のうち、一つを形成することができる。前記印刷回路基板２２０は、メモリユニット(Ｍｅｍｏｒｙ Ｕｎｉｔ)２３０、素子インタフェースユニット(Ｄｅｖｉｃｅ Ｉｎｔｅｒｆａｃｅ Ｕｎｉｔ)２４０及びコネクター(Ｅｌｅｃｔｒｉｃａｌ Ｃｏｎｎｅｃｔｏｒ)２１０を支持することができる。
【００２９】
本発明の一実施形態に従うリセスゲートトランジスターを有する前記メモリユニット２３０は、３次元的なメモリアレイを含むことができ、メモリアレイコントローラと連結することができる。前記メモリアレイは、前記印刷回路基板２２０上に３次元的な格子内に配列された適当な数のメモリセルを含むことができる。
【００３０】
前記素子インタフェースユニット２４０は、分離された基板上に形成され、前記印刷 回路基板２２０により、前記メモリユニット２３０及び前記コネクター２１０に転機的に連結することができる。又は、前記メモリユニット２３０及び前記素子インタフェースユニット２４０は、前記印刷回路基板２２０上に直接に搭載されることができる。前記素子インタフェースユニット２４０は、電圧(Ｖｏｌｔａｇｅｓ)、クロック周波数(Ｃｌｏｃｋ Ｆｒｅｑｕｅｎｃｉｅｓ)、及びプロトコルロジック(Ｐｒｏｔｏｃｏｌ Ｌｏｇｉｃ）を生成するのに必要な成分を含むことができる。
【００３１】
図１４を参照して本発明の一実施形態に従う半導体素子を含むメモリシステム(Ｍｅｍｏｒｙ Ｓｙｓｔｅｍ）が説明される。
メモリシステム３００は、本発明の一実施形態に従うリセスゲートトランジスターを 含むメモリ素子３１０及びメモリコントローラ３２０を含むことができる。前記メモリコントローラ３２０は、ホスト３３０(Ｈｏｓｔ）の読み出し及び書き込みの要請に応じて、前記メモリ素子３１０から記憶されたデータを読出、又は前記メモリ素子３１０にデータを記録するように前記メモリ素子３１０を制御する。前記メモリコントローラ３２０は、前記ホスト３３０(モバイル機器、又はコンピューターシステム)から提供されるアドレスを前記メモリ素子３１０の物理的なアドレスでマッピングするためのアドレスマッピングテーブル(Ａｄｄｒｅｓｓ Ｍａｐｐｉｎｇ Ｔａｂｌｅ）を構成することができる。
【００３２】
本発明の一実施形態に従う半導体素子を含む電子装置４００を図１に参照して説明する。電子装置４００は、無線通信装置、例えば、ＰＤＡ、ラップトップ(Ｌａｐｔｏｐ)コンピューター、携帯用コンピューター、ウェブタブレット(Ｗｅｂ Ｔａｂｌｅｔ)、無線電話機、携帯電話、デジタルの音楽プレーヤー(Ｄｉｇｉｔａｌ Ｍｕｓｉｃ Ｐｌａｙｅｒ)、又は情報を無線環境で送信、そして受信することができる全ての素子に使われることができる。
【００３３】
電子装置４００は、バス４５０を通し、互いに結合した制御機４１０、キーパッド、キーボード、画面(Ｄｉｓｐｌａｙ)のような入出力装置４２０、本発明の一実施形態に従うリセスゲートトランジスターを含むメモリ４３０、無線インタフェース４４０を含むことができる。前記制御機４１０は、例えば一つ以上のマイクロプロセッサー(Ｍｉｃｒｏｐｒｏｃｅｓｓｏｒ)、デジタル信号プロセッサー(Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ)、又はこれと類似なもの等を含むことができる。前記メモリ４３０は、例えば制御機４１０により実行される命令語を記憶することに使われることができる。また、前記メモリ４３０は、使用者データを記憶することに使われることができる。前記メモリ４３０は、本発明の一実施形態に従う半導体素子を含む。前記電子装置４００は、無線通信ネットワークを通し、データを電送し受けるために無線インタフェース(Ｗｉｒｅｌｅｓｓ Ｉｎｔｅｒｆａｃｅ)４４０を使用することができる。例えば、前記無線インタフェース４４０は、アンテナ及び無線送受信機を含むことができる。
【００３４】
本発明の一実施形態に従う電子装置４００は、ＣＤＭＡ(Ｃｏｄｅ Ｄｉｖｉｓｉｏｎ Ｍｕｌｔｉｐｌｅ Ａｃｃｅｓｓ)、ＧＳＭ(Ｇｌｏｂａｌ Ｓｙｓｔｅｍ Ｆｏｒ Ｍｏｂｉｌｅ Ｃｏｍｍｕｎｉａｃｔｉｏｎｓ)、ＮＡＤＣ(Ｎｏｒｔｈ Ａｍｅｒｉｃａｎ Ｄｉｇｉｔａｌ Ｃｅｌｌｕｌａｒ)、Ｅ-ＴＤＭＡ(Ｅｘｔｅｎｄｅｄ-Ｔｉｍｅ Ｄｉｖｉｓｉｏｎ Ｍｕｌｔｉｐｌｅ Ａｃｃｅｓｓ)、ＷＣＤＡＭ(Ｗｉｄｅ Ｂａｎｄ Ｃｏｄｅ Ｄｉｖｉｓｉｏｎ Ｍｕｌｔｉｐｌｅ Ａｃｃｅｓｓ)、ＣＤＭＡ２０００のような３世代通信システムのような通信インタフェースプロトコルで使われることができる。
【００３５】
上述した説明は、本発明についての例示的な説明である。また上述した内容は、本発明の望ましい実施形態を示し、説明することに過ぎないし、上述したように、本発明は、多様な他の実施形態の組合、変更及び異なる環境で使用することができ、本明細書に開示された概念の範囲、上述した開示内容と均等な範囲及び／又は本発明の分野の技術、又は知識内で変形或いは変更ができる。従って、上述した発明の詳細な説明は、開示された実施の状態に本発明を制限するものではない。なお、添付された請求の範囲は、他の実施形態も含むものと解釈しなければならない。
【図面の簡単な説明】
【００３６】
【図１】本発明の一実施形態に従う半導体素子を有する電子装置を示すブロック図である。
【図２】本発明の一実施形態に従うリセスゲートを有する半導体素子を示す断面図である。
【図３】本発明の一実施形態に従うリセスゲートを有する半導体素子を示す断面図である。
【図４】本発明の一実施形態に従うリセスゲートを有する半導体素子を示す断面図である。
【図５】本発明の一実施形態に従うリセスゲートを有する半導体素子を示す断面図である。
【図６】本発明の一実施形態に従うリセスゲートを有する半導体素子を示す断面図である。
【図７】本発明の一実施形態に従うリセスゲートを有する半導体素子を示す断面図である。
【図８Ａ】本発明の一実施形態に従うリセスゲートを形成するための方法を示す断面図である。
【図８Ｂ】本発明の一実施形態に従うリセスゲートを形成するための方法を示す断面図である。
【図８Ｃ】本発明の一実施形態に従うリセスゲートを形成するための方法を示す断面図である。
【図８Ｄ】本発明の一実施形態に従うリセスゲートを形成するための方法を示す断面図である。
【図９】本発明の一実施形態に従って製造されたリセスゲートが適用された半導体素子を形成するための方法を示す図である。
【図１０】本発明の一実施形態に従って製造されたリセスゲートが適用された半導体素子を形成するための方法を示す図である。
【図１１】物質等と電流特性のグラフを示す図である。
【図１２】本発明の一実施形態に従うリセスゲートに提供されることができる電気的特性のテーブルを示す図である。
【図１３】本発明の一実施形態に従う半導体素子を含むメモリ装置とモジュールを示す図である。
【図１４】本発明の一実施形態に従う半導体素子を含むメモリシステムを図示するブロック図である。
【符号の説明】
【００３７】
１１０：基板、 １１２：リセス、 １２０：ソース及びドレーン層、 １４５：第１導電層パターン、 １５６：第２導電層パターン、 ３００：メモリシステム、 ３１０：メモリ素子、 ３２０：メモリコントローラ、 ３３０：ホスト、 ４００：電子装置、 ４１０：制御機、４２０：入出力装置、４３０：メモリ、４４０：無線インタフェース
【特許請求の範囲】
【請求項１】
リセスが形成された基板と、
前記リセスの底に形成された金属層と、
前記金属層上に形成されたポリシリコン層と、
前記ポリシリコン層に隣接し、前記金属層から離隔されて形成されたソース領域及びドレーン領域と、を含むことを特徴とする半導体素子のリセスゲート。
【請求項２】
前記リセスゲートは、ＮＭＯＳ素子の一部であり、前記金属層は、前記ポリシリコン層の仕事関数以上の仕事関数を有することを特徴とする請求項１に記載の半導体素子のリセスゲート。
【請求項３】
前記リセスゲートは、ＰＭＯＳ素子の一部であり、前記金属層は、前記ポリシリコン層の仕事関数以下の仕事関数を有することを特徴とする請求項１に記載の半導体素子のリセスゲート。
【請求項４】
前記金属層は、Ｔｉ、ＴｉＮ、Ｗ、ＷＮ、Ｔａ、ＴａＮ、Ｃｏ、Ｃ、Ｒｂ、又はＲｕからなるグループから選択されることを特徴とする請求項１に記載の半導体素子のリセスゲート。
【請求項５】
前記金属層は、５００Åから１，５００Åの厚さを有することを特徴とする請求項１に記載の半導体素子のリセスゲート。
【請求項６】
前記ポリシリコン層は、前記金属層の厚さ以上の厚さを有することを特徴とする請求項１に記載の半導体素子のリセスゲート。
【請求項７】
リセスが形成された基板と、
前記リセスの底に形成された第１導電層と、
前記第１導電層上に形成された第２導電層と、
前記第２導電層に隣接し、前記第１導電層から離隔されて形成されたソース領域及びドレーン領域と、を含むことを特徴とする半導体素子のリセスゲート。
【請求項８】
前記リセスゲートは、ＮＭＯＳ素子の一部であり、前記第１導電層は、前記第２導電層の仕事関数以上の仕事関数を有することを特徴とする請求項７に記載の半導体素子のリセスゲート。
【請求項９】
前記リセスゲートは、ＰＭＯＳ素子の一部であり、前記第１導電層は、前記第２導電層の仕事関数より以下の仕事関数を有することを特徴とする請求項７に記載の半導体素子のリセスゲート。
【請求項１０】
前記第１導電層は、Ｔｉ、ＴｉＮ、Ｗ、ＷＮ、Ｔａ、ＴａＮ、Ｃｏ、Ｃ、Ｒｂ、又はＲｕからなるグループから選択されることを特徴とする請求項７に記載の半導体素子のリセスゲート。
【請求項１１】
前記第２導電層は、ポリシリコンであることを特徴とする請求項７に記載の半導体素子のリセスゲート。
【請求項１２】
前記第２導電層上にオーミック層をさらに含むことを特徴とする請求項１１に記載の半導体素子のリセスゲート。
【請求項１３】
前記オーミック層は、ＴｉＳｉ、Ｔａ、Ｔａｓｉ、ＣｏＳｉ、又はＷＳｉからなるグループから選択されることを特徴とする請求項１２に記載の半導体素子のリセスゲート。
【請求項１４】
キャッピング金属層をさらに含むことを特徴とする請求項１１に記載の半導体素子のリセスゲート。
【請求項１５】
前記キャッピング金属層は、Ｔｉ、ＴｉＮ、Ｔａ、ＴａＮ、ＷＮ、又はＷからなるグループから選択されることを特徴とする請求項１４に記載の半導体素子のリセスゲート。
【請求項１６】
前記第２導電層は、Ｔｉ、ＴｉＮ、Ｗ、ＷＮ、Ｔａ、ＴａＮ、Ｃｏ、Ｃ、Ｒｂ、又はＲｕからなるグループから選択されることを特徴とする請求項７に記載の半導体素子のリセスゲート。
【請求項１７】
前記第２導電層は、前記第１導電層の厚さ以上の厚さを有することを特徴とする請求項７に記載の半導体素子のリセスゲート。
【請求項１８】
基板の上にソース及びドレーン層を形成する段階と、
リセスを形成し、前記リセスのうちにゲート絶縁層を形成する段階と、
前記ゲート絶縁層上に第１導電層を形成する段階と、
前記第１導電層をリセスし、第１導電層パターンを形成する段階と、
前記第１導電層パターン上に第２導電層を形成する段階と、
前記第２導電層をパターニングし、第２導電層パターンを形成する段階と、を含むことを特徴とする半導体素子の形成方法。
【請求項１９】
前記第１導電パターンは、金属を含み、前記第２導電層パターンは、ポリシリコンを含むことを特徴とする請求項１８に記載の半導体素子の形成方法。
【請求項２０】
前記第２導電層パターンは、前記ソース及びドレーン層に隣接して配置された部分を含み、前記第１導電層パターンは、前記ソース及びドレーン層から離隔されて配置されることを特徴とする請求項１８に記載の半導体素子の形成方法。
【請求項２１】
前記第１導電層パターン及び前記第２導電層パターン両方は、金属を含むことを特徴とする請求項１８に記載の半導体素子の形成方法。
【請求項２２】
前記ソース及びドレーン層と前記リセスは、ＮＭＯＳ素子の一部を形成し、前記第１導電層パターンは、前記第２導電層パターンの仕事関数以上の仕事関数を有することを特徴とする請求項１８に記載の半導体素子の形成方法。
【請求項２３】
前記ソース及びドレーン層と前記リセスは、ＰＭＯＳ素子の一部を形成し、前記第１導電層パターンは、前記第２導電層パターンの仕事関数以下の仕事関数を有することを特徴とする請求項１８に記載の半導体素子の形成方法。
【請求項２４】
前記第１導電層は、Ｔｉ、ＴｉＮ、Ｗ、ＷＮ、Ｔａ、ＴａＮ、Ｃｏ、Ｃ、Ｒｂ、又はＲuからなるグループから選択されることを特徴とする請求項１８に記載の半導体素子の形成方法。
【請求項２５】
前記第２導電層パターン上に絶縁層を形成する段階と、
前記第２導電層パターンを露出し、前記ソース及びドレーン層に隣接したスペーサー層を形成するように前記絶縁層を蝕刻する段階と、
前記第２導電層パターンと前記スペーサー層上に第３導電層を形成する段階と、をさらに含むことを特徴とする請求項１８に記載の半導体素子の形成方法。
【請求項２６】
前記スペーサー層は、酸化物、又は窒化物を含むことを特徴とする請求項２５に記載の半導体素子の形成方法。
【請求項２７】
前記第１導電層パターンは、金属を含み、前記第２導電層パターンは、ポリシリコンを含むことを特徴とする請求項２５に記載の半導体素子の形成方法。
【請求項２８】
前記第１導電層パターンと前記第２導電層パターン両方は、金属を含むことを特徴とする請求項２５に記載の半導体素子の形成方法。
【請求項２９】
基板の上にソース及びドレーン層を形成する段階と、
リセスを形成し、前記リセスの内に絶縁層を蒸着する段階と、
前記ゲート絶縁層上に第１導電層を形成する段階と、
前記第１導電層をリセスし、第１導電層パターンを形成する段階と、
前記第１導電層パターン上に第２導電層を形成する段階と、
前記第２導電層をパターニングし、前記ソース及びドレーン層と重畳されるように第２導電層パターンを形成する段階と、
前記第２導電層パターンと、前記ソース及びドレーン層上に絶縁層を蒸着する段階と、
前記第２導電層パターン上にキャップを形成するように前記絶縁層を平坦化する段階と、を含むことを特徴とする半導体素子の形成方法。
【請求項３０】
前記第２導電層パターンは、前記ソース及びドレーン層に隣接し、配置された部分を含み、前記第１導電層パターンは、前記ソース及びドレーン層から離隔され、配置されることを特徴とする請求項２９に記載の半導体素子の形成方法。
【請求項３１】
前記ソース及びドレーン層と前記リセスは、ＮＭＯＳ素子の一部を形成し、前記第１導電層パターンは、前記第２導電層パターンの仕事関数以上の仕事関数を有することを特徴とする請求項２９に記載の半導体素子の形成方法。
【請求項３２】
前記ソース及びドレーン層と前記リセスは、ＰＭＯＳ素子の一部を形成し、前記第１導電層パターンは、前記第２導電層パターンの仕事関数以下の仕事関数を有することを特徴とする請求項２９に記載の半導体素子の形成方法。
【請求項３３】
前記第１導電層は、Ｔｉ、ＴｉＮ、Ｗ、ＷＮ、Ｔａ、ＴａＮ、ＣＯ、Ｃ、Ｒｂ、又はＲｕからなるグループから選択されることを特徴とする請求項２９に記載の半導体素子の形成方法。
【請求項３４】
前記第２導電層は、ポリシリコンを含むことを特徴とする請求項２９に記載の半導体素子の形成方法。
【請求項３５】
メモリコントローラ及びメモリ素子を含み、
前記メモリコントローラは、ホストの読み出し、又は書き込みの要請に応じて、前記メモリ素子からデータを読み出すか、前記メモリ素子にデータを書き込むように前記メモリ素子をコントロールし、
前記メモリ素子は、複数個のトランジスターを含むメモリセル領域を含み，
トランジスターの各々は、
リセスが形成された基板と、
前記リセスの底に形成された第１導電層と、
前記第１導電層上に形成された第２導電層と、
前記第２導電層に隣接し、前記第１導電層から離隔されて形成されたソース領域及び ドレーン領域と、を含むことを特徴とするメモリシステム。
【請求項３６】
前記第１導電層は、Ｔｉ、ＴｉＮ、Ｗ、ＷＮ、Ｔａ、ＴａＮ、ＣＯ、Ｃ、Ｒｂ、又はＲｕからなるグループで選択された金属であることを特徴とする請求項３５に記載のメモリシステム。
【請求項３７】
前記第２導電層は、ポリシリコンを含むことを特徴とする請求項３６に記載のメモリシステム。
【請求項３８】
前記ホストは、モバイル素子、又はプロセッサーを有するプロセシング素子であることを特徴とする請求項３５に記載のメモリシステム。
【請求項３９】
セルラー素子と通信するための無線インタフェースをさらに含むことを特徴とする請求項３５に記載のメモリシステム。
【請求項１】
リセスが形成された基板と、
前記リセスの底に形成された金属層と、
前記金属層上に形成されたポリシリコン層と、
前記ポリシリコン層に隣接し、前記金属層から離隔されて形成されたソース領域及びドレーン領域と、を含むことを特徴とする半導体素子のリセスゲート。
【請求項２】
前記リセスゲートは、ＮＭＯＳ素子の一部であり、前記金属層は、前記ポリシリコン層の仕事関数以上の仕事関数を有することを特徴とする請求項１に記載の半導体素子のリセスゲート。
【請求項３】
前記リセスゲートは、ＰＭＯＳ素子の一部であり、前記金属層は、前記ポリシリコン層の仕事関数以下の仕事関数を有することを特徴とする請求項１に記載の半導体素子のリセスゲート。
【請求項４】
前記金属層は、Ｔｉ、ＴｉＮ、Ｗ、ＷＮ、Ｔａ、ＴａＮ、Ｃｏ、Ｃ、Ｒｂ、又はＲｕからなるグループから選択されることを特徴とする請求項１に記載の半導体素子のリセスゲート。
【請求項５】
前記金属層は、５００Åから１，５００Åの厚さを有することを特徴とする請求項１に記載の半導体素子のリセスゲート。
【請求項６】
前記ポリシリコン層は、前記金属層の厚さ以上の厚さを有することを特徴とする請求項１に記載の半導体素子のリセスゲート。
【請求項７】
リセスが形成された基板と、
前記リセスの底に形成された第１導電層と、
前記第１導電層上に形成された第２導電層と、
前記第２導電層に隣接し、前記第１導電層から離隔されて形成されたソース領域及びドレーン領域と、を含むことを特徴とする半導体素子のリセスゲート。
【請求項８】
前記リセスゲートは、ＮＭＯＳ素子の一部であり、前記第１導電層は、前記第２導電層の仕事関数以上の仕事関数を有することを特徴とする請求項７に記載の半導体素子のリセスゲート。
【請求項９】
前記リセスゲートは、ＰＭＯＳ素子の一部であり、前記第１導電層は、前記第２導電層の仕事関数より以下の仕事関数を有することを特徴とする請求項７に記載の半導体素子のリセスゲート。
【請求項１０】
前記第１導電層は、Ｔｉ、ＴｉＮ、Ｗ、ＷＮ、Ｔａ、ＴａＮ、Ｃｏ、Ｃ、Ｒｂ、又はＲｕからなるグループから選択されることを特徴とする請求項７に記載の半導体素子のリセスゲート。
【請求項１１】
前記第２導電層は、ポリシリコンであることを特徴とする請求項７に記載の半導体素子のリセスゲート。
【請求項１２】
前記第２導電層上にオーミック層をさらに含むことを特徴とする請求項１１に記載の半導体素子のリセスゲート。
【請求項１３】
前記オーミック層は、ＴｉＳｉ、Ｔａ、Ｔａｓｉ、ＣｏＳｉ、又はＷＳｉからなるグループから選択されることを特徴とする請求項１２に記載の半導体素子のリセスゲート。
【請求項１４】
キャッピング金属層をさらに含むことを特徴とする請求項１１に記載の半導体素子のリセスゲート。
【請求項１５】
前記キャッピング金属層は、Ｔｉ、ＴｉＮ、Ｔａ、ＴａＮ、ＷＮ、又はＷからなるグループから選択されることを特徴とする請求項１４に記載の半導体素子のリセスゲート。
【請求項１６】
前記第２導電層は、Ｔｉ、ＴｉＮ、Ｗ、ＷＮ、Ｔａ、ＴａＮ、Ｃｏ、Ｃ、Ｒｂ、又はＲｕからなるグループから選択されることを特徴とする請求項７に記載の半導体素子のリセスゲート。
【請求項１７】
前記第２導電層は、前記第１導電層の厚さ以上の厚さを有することを特徴とする請求項７に記載の半導体素子のリセスゲート。
【請求項１８】
基板の上にソース及びドレーン層を形成する段階と、
リセスを形成し、前記リセスのうちにゲート絶縁層を形成する段階と、
前記ゲート絶縁層上に第１導電層を形成する段階と、
前記第１導電層をリセスし、第１導電層パターンを形成する段階と、
前記第１導電層パターン上に第２導電層を形成する段階と、
前記第２導電層をパターニングし、第２導電層パターンを形成する段階と、を含むことを特徴とする半導体素子の形成方法。
【請求項１９】
前記第１導電パターンは、金属を含み、前記第２導電層パターンは、ポリシリコンを含むことを特徴とする請求項１８に記載の半導体素子の形成方法。
【請求項２０】
前記第２導電層パターンは、前記ソース及びドレーン層に隣接して配置された部分を含み、前記第１導電層パターンは、前記ソース及びドレーン層から離隔されて配置されることを特徴とする請求項１８に記載の半導体素子の形成方法。
【請求項２１】
前記第１導電層パターン及び前記第２導電層パターン両方は、金属を含むことを特徴とする請求項１８に記載の半導体素子の形成方法。
【請求項２２】
前記ソース及びドレーン層と前記リセスは、ＮＭＯＳ素子の一部を形成し、前記第１導電層パターンは、前記第２導電層パターンの仕事関数以上の仕事関数を有することを特徴とする請求項１８に記載の半導体素子の形成方法。
【請求項２３】
前記ソース及びドレーン層と前記リセスは、ＰＭＯＳ素子の一部を形成し、前記第１導電層パターンは、前記第２導電層パターンの仕事関数以下の仕事関数を有することを特徴とする請求項１８に記載の半導体素子の形成方法。
【請求項２４】
前記第１導電層は、Ｔｉ、ＴｉＮ、Ｗ、ＷＮ、Ｔａ、ＴａＮ、Ｃｏ、Ｃ、Ｒｂ、又はＲuからなるグループから選択されることを特徴とする請求項１８に記載の半導体素子の形成方法。
【請求項２５】
前記第２導電層パターン上に絶縁層を形成する段階と、
前記第２導電層パターンを露出し、前記ソース及びドレーン層に隣接したスペーサー層を形成するように前記絶縁層を蝕刻する段階と、
前記第２導電層パターンと前記スペーサー層上に第３導電層を形成する段階と、をさらに含むことを特徴とする請求項１８に記載の半導体素子の形成方法。
【請求項２６】
前記スペーサー層は、酸化物、又は窒化物を含むことを特徴とする請求項２５に記載の半導体素子の形成方法。
【請求項２７】
前記第１導電層パターンは、金属を含み、前記第２導電層パターンは、ポリシリコンを含むことを特徴とする請求項２５に記載の半導体素子の形成方法。
【請求項２８】
前記第１導電層パターンと前記第２導電層パターン両方は、金属を含むことを特徴とする請求項２５に記載の半導体素子の形成方法。
【請求項２９】
基板の上にソース及びドレーン層を形成する段階と、
リセスを形成し、前記リセスの内に絶縁層を蒸着する段階と、
前記ゲート絶縁層上に第１導電層を形成する段階と、
前記第１導電層をリセスし、第１導電層パターンを形成する段階と、
前記第１導電層パターン上に第２導電層を形成する段階と、
前記第２導電層をパターニングし、前記ソース及びドレーン層と重畳されるように第２導電層パターンを形成する段階と、
前記第２導電層パターンと、前記ソース及びドレーン層上に絶縁層を蒸着する段階と、
前記第２導電層パターン上にキャップを形成するように前記絶縁層を平坦化する段階と、を含むことを特徴とする半導体素子の形成方法。
【請求項３０】
前記第２導電層パターンは、前記ソース及びドレーン層に隣接し、配置された部分を含み、前記第１導電層パターンは、前記ソース及びドレーン層から離隔され、配置されることを特徴とする請求項２９に記載の半導体素子の形成方法。
【請求項３１】
前記ソース及びドレーン層と前記リセスは、ＮＭＯＳ素子の一部を形成し、前記第１導電層パターンは、前記第２導電層パターンの仕事関数以上の仕事関数を有することを特徴とする請求項２９に記載の半導体素子の形成方法。
【請求項３２】
前記ソース及びドレーン層と前記リセスは、ＰＭＯＳ素子の一部を形成し、前記第１導電層パターンは、前記第２導電層パターンの仕事関数以下の仕事関数を有することを特徴とする請求項２９に記載の半導体素子の形成方法。
【請求項３３】
前記第１導電層は、Ｔｉ、ＴｉＮ、Ｗ、ＷＮ、Ｔａ、ＴａＮ、ＣＯ、Ｃ、Ｒｂ、又はＲｕからなるグループから選択されることを特徴とする請求項２９に記載の半導体素子の形成方法。
【請求項３４】
前記第２導電層は、ポリシリコンを含むことを特徴とする請求項２９に記載の半導体素子の形成方法。
【請求項３５】
メモリコントローラ及びメモリ素子を含み、
前記メモリコントローラは、ホストの読み出し、又は書き込みの要請に応じて、前記メモリ素子からデータを読み出すか、前記メモリ素子にデータを書き込むように前記メモリ素子をコントロールし、
前記メモリ素子は、複数個のトランジスターを含むメモリセル領域を含み，
トランジスターの各々は、
リセスが形成された基板と、
前記リセスの底に形成された第１導電層と、
前記第１導電層上に形成された第２導電層と、
前記第２導電層に隣接し、前記第１導電層から離隔されて形成されたソース領域及び ドレーン領域と、を含むことを特徴とするメモリシステム。
【請求項３６】
前記第１導電層は、Ｔｉ、ＴｉＮ、Ｗ、ＷＮ、Ｔａ、ＴａＮ、ＣＯ、Ｃ、Ｒｂ、又はＲｕからなるグループで選択された金属であることを特徴とする請求項３５に記載のメモリシステム。
【請求項３７】
前記第２導電層は、ポリシリコンを含むことを特徴とする請求項３６に記載のメモリシステム。
【請求項３８】
前記ホストは、モバイル素子、又はプロセッサーを有するプロセシング素子であることを特徴とする請求項３５に記載のメモリシステム。
【請求項３９】
セルラー素子と通信するための無線インタフェースをさらに含むことを特徴とする請求項３５に記載のメモリシステム。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８Ａ】
【図８Ｂ】
【図８Ｃ】
【図８Ｄ】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８Ａ】
【図８Ｂ】
【図８Ｃ】
【図８Ｄ】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【公開番号】特開２００９−１６４６１２（Ｐ２００９−１６４６１２Ａ）
【公開日】平成２１年７月２３日（２００９．７．２３）
【国際特許分類】
【出願番号】特願２００８−３３５７２６（Ｐ２００８−３３５７２６）
【出願日】平成２０年１２月２９日（２００８．１２．２９）
【出願人】（３９００１９８３９）三星電子株式会社 (8,520)
【氏名又は名称原語表記】ＳＡＭＳＵＮＧ ＥＬＥＣＴＲＯＮＩＣＳ ＣＯ．，ＬＴＤ．
【住所又は居所原語表記】４１６，Ｍａｅｔａｎ−ｄｏｎｇ，Ｙｅｏｎｇｔｏｎｇ−ｇｕ，Ｓｕｗｏｎ−ｓｉ，Ｇｙｅｏｎｇｇｉ−ｄｏ ４４２−７４２（ＫＲ）
【Ｆターム（参考）】
【公開日】平成２１年７月２３日（２００９．７．２３）
【国際特許分類】
【出願日】平成２０年１２月２９日（２００８．１２．２９）
【出願人】（３９００１９８３９）三星電子株式会社 (8,520)
【氏名又は名称原語表記】ＳＡＭＳＵＮＧ ＥＬＥＣＴＲＯＮＩＣＳ ＣＯ．，ＬＴＤ．
【住所又は居所原語表記】４１６，Ｍａｅｔａｎ−ｄｏｎｇ，Ｙｅｏｎｇｔｏｎｇ−ｇｕ，Ｓｕｗｏｎ−ｓｉ，Ｇｙｅｏｎｇｇｉ−ｄｏ ４４２−７４２（ＫＲ）
【Ｆターム（参考）】
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