半導体装置及びその製造方法
【課題】金属酸化膜と下部電極との間に発生する剥がれを防止して、キャパシタのリーク電流を低減する。電気特性に優れ、信頼性の高い半導体装置を提供する。
【解決手段】順に設けられた、下部電極と、密着層と、容量絶縁膜と、上部電極とを有するキャパシタを備えた半導体装置。容量絶縁膜は、第１の金属酸化膜が密着層に接するように、第１の金属酸化膜と第２の金属酸化膜を交互に積層した構造を備える。密着層は、膜厚が０．３ｎｍ以上で下部電極の構成元素の少なくとも一部を含有する酸化膜である。
【解決手段】順に設けられた、下部電極と、密着層と、容量絶縁膜と、上部電極とを有するキャパシタを備えた半導体装置。容量絶縁膜は、第１の金属酸化膜が密着層に接するように、第１の金属酸化膜と第２の金属酸化膜を交互に積層した構造を備える。密着層は、膜厚が０．３ｎｍ以上で下部電極の構成元素の少なくとも一部を含有する酸化膜である。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
半導体装置の微細化に伴い、例えばＤＲＡＭ素子のようにキャパシタを搭載するデバイスでは、キャパシタの静電容量を低下させない手段が求められている。そのような手段の１つとして、高い誘電率の容量絶縁膜（誘電体膜）の開発が進められている。誘電率の高いキャパシタ用の容量絶縁膜として、酸化チタン（ＴｉＯ2）や、酸化ジルコニウム（ＺｒＯ2）等の金属酸化物を挙げることができる（特許文献１）。
【０００３】
このような膜をキャパシタに用いる場合には、誘電率の高さに加えて、リーク電流が小さいことも重要となる。そこで、リーク電流を低減するため、複数の材料からなる絶縁膜を積層して形成する方法が提案されている（特許文献２、３）。
また、絶縁膜の堆積開始前に下地層の最表面の酸化処理を行って、リーク特性を改善する方法も提案されている（特許文献４）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００７−３１８１４７号公報
【特許文献２】特開２００９−０５９８８９号公報
【特許文献３】特表２００８−５２６０１７号公報
【特許文献４】特開２００７−２０１０８３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
複数の金属酸化物からなる絶縁膜を薄膜状態で均一に積層してキャパシタを形成する際には、ＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ；原子層堆積）法を用いることが好ましい。ＡＬＤ法に用いる金属元素を含有した原料ガスは、その種類によって、堆積時に設定する反応室の温度が異なる。すなわち、熱に弱い原料ガスの場合には、温度を高く設定しすぎるとガス組成の自己分解が生じ、膜を堆積することができない。また、逆に温度を低く設定しすぎると、堆積後の膜中に原料に起因した不純物が残存して、電気特性が劣化してしまう。
【０００６】
また、ＡＬＤ法を用いた膜の堆積は、時間が長くかかるため、生産性を向上させるには成膜中の反応室の温度の変更は、最小限にすることが好ましい。そこで、積層する複数の金属酸化膜の堆積に適切な温度設定範囲が重なっている場合には、その共通する温度に設定すれば、成膜中の温度変更を行わなくて済む。このため、最上層の膜の形成が終わるまで装置温度を一定値に保つことが最も生産効率がよく、一般に行われている。
【０００７】
しかしながら、関連するＡＬＤ法による積層構造の容量絶縁膜の形成には、次のような問題点のあることを本発明者は見出した。具体的な例として、関連する方法で酸化ジルコニウム（ＺｒＯ2）と酸化アルミニウム（Ａｌ2Ｏ3）を２枚の電極間に挟んでキャパシタを形成した場合について、図１１を参照して説明する。
【０００８】
窒化チタン（ＴｉＮ）で形成した下部電極５１上に、ＡＬＤ法を用いて積層構造の容量絶縁膜５５を形成し、さらに窒化チタンで形成した上部電極５２を設けた。容量絶縁膜５５は、酸化アルミニウム膜（５３ａ、５３ｂ）と酸化ジルコニウム膜（５４ａ、５４ｂ）の積層構造となっている。
【０００９】
容量絶縁膜の堆積に際しては、ＡＬＤ用装置にて反応室の温度を、酸化アルミニウムおよび酸化ジルコニウムの成膜に共通して好適な温度として、２１０℃の状態に保持した。酸化アルミニウムおよび酸化ジルコニウムの原料ガスの酸化ガスとしてはオゾン（Ｏ3）を用いた。酸化ジルコニウムの原料ガスとしては、ＴＥＭＡＺ（テトラキス・エチル・メチル・ジルコニウム）を用いた。酸化アルミニウムの原料ガスとしては、ＴＭＡ（トリメチル・アルミニウム）を用いた。
【００１０】
作成したキャパシタの電極の一方を接地状態（ＧＮＤ電位）とし、他方の電極に−４〜＋４Ｖの電圧を印加して、リーク電流を測定した。図１２は、同一の条件で形成した複数のキャパシタのリーク電流の測定結果を重ねて表示したもので、縦軸はキャパシタをＤＲＡＭのメモリセルに用いた場合の１つのセルあたりのリーク電流値を示している。図１２より、キャパシタによってリーク電流のばらつきが非常に大きいだけでなく、リーク電流の値も大きく、ＤＲＡＭ用のキャパシタとしては使用できない結果となった。
【００１１】
この原因を調査するため、下部電極５１と酸化アルミニウム膜５３ａとの界面の状態を透過型電子顕微鏡にて観察したところ、下部電極５１と酸化アルミニウム膜５３ａの間に局所的な膜の剥がれが発生していた。一方、上部電極５２と酸化ジルコニウム膜５４ｂとの間には剥がれは確認されなかった。膜の剥がれが発生する詳細な原因は不明であるが、この剥がれによって酸化アルミニウム膜５３ａと下部電極５１の界面部分に損傷が生じ、リーク電流が大きくばらついたものと考えられる。
【００１２】
従って、関連する方法では、酸化アルミニウムおよび酸化ジルコニウムの積層絶縁膜を用いた高性能のキャパシタを形成するのが困難であった。
【００１３】
同様に、他の金属酸化物を用いる場合においても、複数の金属酸化物の原料ガスに共通した成膜温度として、従来から使用されている２００〜２３０℃に設定し、ＡＬＤ法による堆積を行うと、リーク電流のばらつきが観測された。
【００１４】
このように、関連する方法で、金属酸化物からなる積層構造の容量絶縁膜を形成しようとすると、リーク電流値抑制が難しく、高性能のキャパシタ素子を形成するのが困難であった。
【課題を解決するための手段】
【００１５】
一実施形態は、
キャパシタを備えた半導体装置であって、
前記キャパシタは、順に設けられた、下部電極と、密着層と、容量絶縁膜と、上部電極と、を備えており、
前記容量絶縁膜は、第１の金属酸化膜が前記密着層に接するように、第１の金属酸化膜と第２の金属酸化膜を交互に積層した構造を備え、
前記密着層は、膜厚が０．３ｎｍ以上で前記下部電極の構成元素の少なくとも一部を含有する酸化膜であることを特徴とする半導体装置に関する。
【００１６】
他の一実施形態は、
下部電極と、密着層と、第１の金属酸化膜と第２の金属酸化膜が交互に積層された容量絶縁膜と、上部電極と、が順に設けられたキャパシタを有し、
前記密着層は、膜厚が０．３ｎｍ以上で前記下部電極の構成元素の少なくとも一部を含有する酸化膜であり、一方の面が前記第１の金属酸化膜に接することを特徴とする半導体装置に関する。
【００１７】
他の一実施形態は、
（１）下部電極を形成する工程と、
（２）ＡＬＤ法により、下部電極上に順に、膜厚が０．３ｎｍ以上で前記下部電極の構成元素の少なくとも一部を含有する酸化膜である密着層と、第１の金属酸化膜と、を形成する工程と、
（３）ＡＬＤ法により、前記第１の金属酸化膜上に第２の金属酸化膜を形成する工程と、
（４）ＡＬＤ法により、前記第２の金属酸化膜上に、第１の金属酸化膜と第２の金属酸化膜を交互に積層させて、第１及び第２の金属酸化膜の積層構造を有する容量絶縁膜を形成する工程と、
（５）前記容量絶縁膜上に、上部電極を形成する工程と、
を有するキャパシタを備えた半導体装置の製造方法に関する。
【発明の効果】
【００１８】
電極間に、複数の種類の金属酸化膜を積層した容量絶縁膜を挟んだキャパシタにおいて、金属酸化膜と下部電極との間に発生する剥がれを防止することができる。また、キャパシタのリーク電流を低減することが可能となる。このため、電気特性に優れ、信頼性の高い半導体装置を容易に形成することができる。
【図面の簡単な説明】
【００１９】
【図１】第１実施例の半導体装置を表す断面図である。
【図２】第１実施例の半導体装置の製造方法を表すフローチャートである。
【図３】密着層の膜厚と成膜温度との関係を表す図である。
【図４】第１実施例の半導体装置のリーク電流の測定結果を表す図である。
【図５】第２実施例の半導体装置を表す上面図である。
【図６】第２実施例の半導体装置を表す断面図である。
【図７】第２実施例の半導体装置の製造方法の一工程を表す断面図である。
【図８】第２実施例の半導体装置の製造方法の一工程を表す断面図である。
【図９】第２実施例の半導体装置の製造方法の一工程を表す断面図である。
【図１０】第３実施例の半導体装置を表す模式図である。
【図１１】関連する半導体装置を表す断面図である。
【図１２】関連する半導体装置のリーク電流の測定結果を表す図である。
【発明を実施するための形態】
【００２０】
以下に、図面を参照して、本発明に係る半導体装置を説明する。なお、これらの実施例は、本発明のより一層の深い理解のために示される具体例であって、本発明は、これらの具体例に何ら限定されるものではない。
【００２１】
また、以下の実施例では、便宜上、その必要があるときは、複数のセクションまたは実施例に分割して説明するが、特に明示した場合を除き、それらは互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明などの関係にある。
【００２２】
（第１実施例）
本実施例では、酸化アルミニウム膜（第１の金属酸化膜）と酸化ジルコニウム膜（第２の金属酸化膜）の積層構造でキャパシタの容量絶縁膜を形成する場合の製造方法について説明する。
【００２３】
図１は、本実施例で形成したキャパシタの構造を示す断面模式図である。窒化チタンを用いて形成した下部電極１と、窒化チタンを用いて形成した上部電極２との間に、容量絶縁膜３を挟むことでキャパシタが形成されている。
容量絶縁膜３は、酸化アルミニウム膜（４ａ、４ｂ、４ｃ）と酸化ジルコニウム膜（５ａ、５ｂ、５ｃ）を交互に堆積して形成されている。
【００２４】
最下層の酸化アルミニウム膜４ａと下部電極１との間には密着層６が形成されている。密着層６は絶縁膜であり、キャパシタの電極間に設けられた誘電体膜の一部として機能する。しかしながら、以下に説明するように、密着層６は酸化アルミニウム膜４ａの堆積工程中において、主に下部電極１の表面が酸化されて形成される膜である。このため、以下の説明では、ＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法で堆積した金属酸化膜のみを容量絶縁膜３として定義し、密着層６は容量絶縁膜には含めないものとする。
【００２５】
容量絶縁膜３の形成方法について、図２に工程フローチャートを示す。
まず、半導体基板上に、窒化チタンを用いて下部電極１のパターンを形成したものを用意し、ＡＬＤ用装置の反応室内に設置する。そして、ＡＬＤ法を用いた以下の工程Ｓ１〜Ｓ８を実施する。ＡＬＤ用装置はバッチ式、または枚葉式のいずれも使用可能である。原料ガス等の供給時間や流量は、使用するＡＬＤ用装置に応じて最適となるように設定すればよい。
【００２６】
工程Ｓ１：
反応室の温度を２５０℃に設定し、アルミニウム原料ガスとして、ＴＭＡ（トリメチル・アルミニウム；第１の原料ガスに相当する）を反応室に供給する。供給されたＴＭＡは、下部電極１を含む半導体基板の表面に化学的に吸着し、概略アルミニウム原子１層分の薄膜（第１の金属膜に相当する）が形成される。
【００２７】
工程Ｓ２：
反応室にパージガスとして窒素（Ｎ2）を供給し、工程Ｓ１で吸着せずに残存しているＴＭＡガスを反応室から排出する。
【００２８】
工程Ｓ３：
反応室の温度を２５０℃に設定したまま、第１の酸化ガスとしてオゾン（Ｏ3）を反応室に供給する。供給されたオゾンによって、工程Ｓ１で下部電極表面に吸着しているＴＭＡが酸化されて、酸化アルミニウム（Ａｌ2Ｏ3；第１の金属酸化膜に相当する）が形成される。この際に、下部電極と吸着したＴＭＡ膜との界面でも酸化反応が進行し、下部電極を構成している窒化チタンが酸化されて、下部電極の材料（チタン）を含有した酸化膜（密着層６）が形成される。本実施例においては、密着層６は主に酸化チタン（ＴｉＯ2）から構成される。なお、下部電極を構成する窒化チタンに含有されている窒素（Ｎ）が密着層内に含まれていても良い。この密着層６の膜厚は、主に工程Ｓ３の設定温度によって調節することが可能であり、２５０℃に設定した場合には、最終的に約０．３ｎｍの膜厚のチタンを含有した酸化膜が形成される。
【００２９】
本実施例では、下部電極１の直上に設ける最下層の金属酸化膜の金属材料（この実施例ではＴＭＡ）の吸着後の酸化工程で、金属酸化膜と下部電極の界面部分に、密着層６として下部電極の構成材料を含有した酸化膜を形成する。これに対して、特許文献４（特開２００７−２０１０８３号公報）では、あらかじめ下地層に酸化膜を形成する処理を行ってから、ＡＬＤ法で金属材料の吸着と酸化を行う方法が示されている。特許文献４のように、予め下地に酸化膜を形成してから、その上に金属酸化膜をＡＬＤ法で形成する場合に比べて、本発明の方法を適用することにより、強固な密着層６が形成され、下部電極と金属酸化膜の剥がれ抑制効果が向上する。
【００３０】
工程Ｓ４：
反応室にパージガスとして窒素（Ｎ2）を供給し、工程Ｓ３で酸化反応に寄与せずに残存しているオゾンガスを反応室から排出する。
【００３１】
工程Ｓ１〜Ｓ４を連続して１回実施することにより、０．１ｎｍ程度の膜厚を有する酸化アルミニウム膜４ａが形成される。本実施例では、工程Ｓ１〜Ｓ４の実施は１回のみとする。
【００３２】
なお、必要に応じて、工程Ｓ１〜Ｓ４を複数回繰り返すことにより、酸化アルミニウム膜４ａの膜厚を厚く形成してもよい。すなわち、工程Ｓ１〜Ｓ４を１サイクルとして、そのサイクルをＬ回（Ｌは１以上の整数）実施することにより、所望の膜厚の酸化アルミニウム膜４ａを形成することができる。このサイクルを２回以上繰り返して実施する場合には、各サイクルの工程Ｓ３を実施するたびに、熱付加により密着層の膜厚は厚くなっていく。このため、最終的に形成される密着層６の膜厚も考慮してサイクル数を決定する。
【００３３】
工程Ｓ５：
反応室の温度を２２０℃に設定し、ジルコニウム原料ガスとして、ＴＥＭＡＺ（テトラキス・エチルメチル・ジルコニウム；第２の原料ガスに相当する）を反応室に供給する。工程Ｓ５において、酸化アルミニウム膜の形成の場合に比べて温度を低下させる理由は、ＴＥＭＡＺガスの高温による自己分解を防止するためである。供給されたＴＥＭＡＺは、先に形成した酸化アルミニウム膜４ａの表面を含む半導体基板の表面に化学的に吸着し、概略ジルコニウム原子１層分の薄膜（第２の金属膜に相当する）が形成される。
【００３４】
工程Ｓ６：
反応室にパージガスとして窒素（Ｎ2）を供給し、工程Ｓ５で吸着せずに残存しているＴＥＭＡＺガスを反応室から排出する。
【００３５】
工程Ｓ７：
反応室の温度を２２０℃に設定したまま、第２の酸化ガスとしてオゾン（Ｏ3）を反応室に供給する。供給されたオゾンによって、工程Ｓ５で表面に吸着しているＴＥＭＡＺが酸化されて、酸化ジルコニウム（ＺｒＯ2；第２の金属酸化膜に相当する）が形成される。
【００３６】
工程Ｓ８：
反応室にパージガスとして窒素（Ｎ2）を供給し、工程Ｓ７で酸化反応に寄与せずに残存しているオゾンガスを反応室から排出する。
【００３７】
本実施例では、工程Ｓ５〜Ｓ８を連続して５回、繰り返して実施することにより、０．７ｎｍ程度の膜厚を有する酸化ジルコニウム膜５ａが形成される。工程Ｓ５〜Ｓ８を１サイクルとして、そのサイクルをＭ回（Ｍは１以上の整数）実施することにより、所望の膜厚の酸化ジルコニウム膜５ａを形成することができる。
【００３８】
引き続き、工程Ｓ１〜Ｓ４の酸化アルミニウム膜の形成および工程Ｓ５〜Ｓ８の酸化ジルコニウム膜の形成を繰り返すことにより、酸化アルミニウム膜と酸化ジルコニウム膜を交互に３層ずつ積層した容量絶縁膜３を形成した。
【００３９】
酸化アルミニウム膜（４ａ、４ｂ、４ｃ）は各々、２５０℃の温度設定を用いて、工程Ｓ１〜Ｓ４の１サイクルで形成し、膜厚は概略０．１ｎｍとした。酸化ジルコニウム膜（５ａ、５ｂ、５ｃ）は各々、２２０℃の温度設定を用いて、工程Ｓ５〜Ｓ８の５サイクルで形成し、膜厚は概略０．７ｎｍとした。
【００４０】
酸化アルミニウム膜と酸化ジルコニウム膜は、それぞれ３層以上または、３層未満の積層数であってもよい。また、上記工程Ｓ１〜Ｓ８では、酸化アルミニウム膜と酸化ジルコニウム膜の２種類の膜の積層膜としたが、３種類以上の膜の積層膜としても良い。
【００４１】
工程Ｓ１〜Ｓ４のサイクルと、工程Ｓ５〜Ｓ８のサイクルのセットをＮ回（Ｎは１以上の整数）実施することにより、所望の積層数の容量絶縁膜を形成することができる。
【００４２】
図２において、本実施例では、Ｌ＝１、Ｍ＝５、Ｎ＝３として、容量絶縁膜３を形成した。容量絶縁膜３を形成した後に、窒化チタンを用いて上部電極２を形成すれば、キャパシタ素子が完成する。
【００４３】
なお、工程Ｓ２、Ｓ４、Ｓ６、Ｓ８で使用するパージガスは、窒素以外の不活性ガス（Ａｒ等）とすることも可能である。また、Ｎが２以上の場合、各第１の金属酸化膜を形成するごとに、工程Ｓ１〜Ｓ４のサイクル数（Ｌ）を変えてその膜厚を変化させても良い。同様にして、第２の金属酸化膜ごとに、工程Ｓ５〜Ｓ８のサイクル数（Ｍ）を変えてその膜厚を変化させても良い。サイクル数（Ｌ）、及び全体のサイクルのセット数（Ｎ）が増加すると、それだけ工程Ｓ３で、下部電極に熱が付加される時間が増加する。このため、Ｌ及びＮが増加するにつれて、密着層の膜厚も厚くなる。
【００４４】
本発明を実施する際の、さらに具体的な条件設定の一例について、次に示す。
ＡＬＤ装置としては、縦型バッチ式処理装置を用いた。
窒化チタンを用いて下部電極を形成した複数の半導体基板を反応室内に設置した後に、窒素ガスを供給し、反応室内の圧力を８０〜９０Ｐａ（０．６〜０．７Ｔｏｒｒ）程度に保持すると共に、温度を２５０℃で安定させる。窒素ガスの供給を停止すると共に、反応室の圧力を保持した状態でＴＭＡガスを３０秒間供給する（工程Ｓ１）。
【００４５】
パージ用の窒素を供給してＴＭＡガスを排出すると共に、反応室内の圧力を１９０〜２００Ｐａ（１．４〜１．５Ｔｏｒｒ）程度に設定し、温度は２５０℃を維持して安定させる（工程Ｓ２）。
【００４６】
窒素ガスの供給を停止すると共に、反応室の圧力を保持した状態でオゾンを３０秒間、供給する（工程Ｓ３）。
【００４７】
パージ用の窒素を供給してオゾンガスを排出すると共に、反応室内の圧力を８０〜９０Ｐａ（０．６〜０．７Ｔｏｒｒ）程度に設定し、温度設定は２２０℃に変更して安定させる（工程Ｓ４）。
【００４８】
工程Ｓ５〜Ｓ８においても、工程Ｓ１〜Ｓ４と同様の圧力設定を行い、温度は２２０℃を維持した状態で、ＴＥＭＡＺガスの供給を３０秒間（工程Ｓ５）、オゾンガスの供給を３０秒間（工程Ｓ７）、それぞれ行う。工程Ｓ５〜Ｓ８を５回繰り返した後に、窒素ガスを供給し、反応室内の圧力を８０〜９０Ｐａ（０．６〜０．７Ｔｏｒｒ）程度に保持すると共に、温度を２５０℃で安定させる。この後に、２回目の工程Ｓ１〜Ｓ４を実施する。
【００４９】
このようにしてＬ＝１、Ｍ＝５、Ｎ＝３の繰り返し回数の設定で積層膜の堆積を行った結果、最終的に約０．３ｎｍの膜厚のチタンを含有した酸化膜（密着層）が下部電極の表面に形成された。
【００５０】
なお、密着層６の膜厚は、反応室の温度以外にも、工程Ｓ３での酸化ガスの供給時間を変更することによっても、調節を行うことができる。すなわち、酸化ガスの供給時間を長くすることによって、密着層６の膜厚を厚くすることができる。このため、形成したい密着層の膜厚が得られるように、工程Ｓ３での温度および酸化ガスの供給時間を設定すればよい。
【００５１】
更に、用いる原料ガスに応じて、膜の形成時における原料の熱分解防止の観点から、原料ガスの供給工程および引き続き行われる酸化工程での設定温度に上限値が存在する場合には、その上限値を超えないように、各工程での温度設定およびガス供給時間の設定を行えばよい。
【００５２】
なお、原料ガスの供給工程（Ｓ１）とその後の酸化工程（Ｓ３）で、異なる温度設定とすることも可能であるが、温度変更の回数が増えることで、成膜に要するプロセス時間が長くなってしまう。このため、原料ガスの供給工程（Ｓ１）とその後の酸化工程（Ｓ３）は同じ温度条件に設定しておくことが好ましい。同様に、工程Ｓ５とＳ７に関しても、プロセス時間を短縮する観点から、同じ温度条件に設定しておくことが好ましい。
【００５３】
図３に、Ｌ＝１、Ｍ＝５、Ｎ＝３として酸化アルミニウム膜（４ａ、４ｂ、４ｃ）を含む容量絶縁膜を形成した時の、工程Ｓ３での反応室の温度と下部電極上に形成される密着層６の膜厚との関係を測定した結果を示す。この実施例では、２５０℃以上の温度に設定することで、密着層の膜厚を０．３ｎｍ以上とすることができることが分かる。密着層は、酸化ガスを供給する工程（Ｓ３）で形成されるので、少なくとも工程Ｓ３での温度設定が２５０℃以上であればよい。
【００５４】
先に説明した関連する製造方法、すなわち２１０℃で酸化アルミニウム膜形成の酸化工程を行った場合には、密着層の膜厚は０．２ｎｍ程度であった。密着層の膜厚は、透過型電子顕微鏡（ＴＥＭ）を用いて確認した。密着層を０．３ｎｍの膜厚で形成した場合の、複数のキャパシタのリーク電流特性を測定した結果を図４に示す（測定方法は図１２と同じ）。
【００５５】
図４から、下部電極と最下層の金属酸化膜との間に密着層を０．３ｎｍ設けることで、リーク電流の絶対値が低減し、また、ばらつきも大幅に小さくなっていることが分かる。
【００５６】
同様に、窒化チタン以外の下部電極で使用する公知の材料においては、工程Ｓ３での温度およびオゾン等の酸化ガスの供給時間の設定等を適切に行うことで、密着層の膜厚を０．３ｎｍ以上に形成することができる。この膜厚が０．３ｎｍ以上の密着層を有するキャパシタ素子についてリーク電流の測定を行ったところ、図３と同様にリーク電流のばらつきのない良好な特性が得られた。
【００５７】
すなわち、下部電極と最下層の金属酸化膜との界面部分に、下部電極の構成元素を含む密着層を０．３ｎｍ以上の膜厚で形成することにより、下部電極と金属酸化膜との間の剥がれを防止することが可能となり、キャパシタのリーク特性を改善することができる。
【００５８】
なお、密着層として機能する絶縁膜は容量絶縁膜よりも誘電率の低いことが多いので、静電容量の低下を抑制する。このため、密着層の膜厚は０．３〜１．０ｎｍの範囲とすることが好ましく、０．３〜０．６ｎｍの範囲とすることが更に好ましい。
【００５９】
本実施例では、下部電極が窒化チタン以外の場合にも適用可能である。具体的には、下部電極の表面が、ルテニウム（Ｒｕ）、白金（Ｐｔ）、窒化タンタル（ＴａＮ）、イリジウム（Ｉｒ）、タングステン（Ｗ）等の金属膜または多結晶シリコンであっても適用可能である。
【００６０】
また、形成する金属酸化膜は、酸化アルミニウムと酸化ジルコニウム場合のみには限定されない。具体的には、チタン（Ｔｉ）、アルミニウム（Ａｌ）、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、タンタル（Ｔａ）、ランタン（Ｌａ）の群の中から選択した金属を用いて、ＡＬＤ法で金属酸化膜を形成する場合に適用が可能である。第１の原料ガスは、それぞれの金属材料を含有したものを選択すればよく、例えばチタン酸化膜の場合には、チタン原料ガスとしてＴＴＩＰ（チタン・テトライソプロポキシド）を用い、オゾン等で酸化を行うことにより形成できる。ハフニウム酸化膜の場合には、ハフニウム原料ガスとしてＴＥＭＡＨ（テトラキス・エチルメチルアミノ・ハフニウム）を用い、オゾン等で酸化を行うことにより形成できる。また、３種類以上の異なる金属酸化膜を積層してもよい。
【００６１】
第２の原料ガスとしては、Ｚｒ（Ｏ−ｔＢｕ）4、Ｚｒ［Ｎ（ＣＨ3）2］4、Ｚｒ［Ｎ（Ｃ2Ｈ5）（ＣＨ3）］4、Ｚｒ［Ｎ（Ｃ2Ｈ5）2］4、Ｚｒ（ＴＭＨＤ）4、Ｚｒ（ＯｉＣ3Ｈ7）3（ＴＭＴＤ）及びＺｒ（ＯｔＢｕ）4からなる群の中から選択されるいずれか１つを含むものを使用することができる。成膜性の観点から、Ｚｒ［Ｎ（Ｃ2Ｈ5）（ＣＨ3）］4（ＴＥＭＡＺ；テトラキス・エチルメチル・ジルコニウム）を使用することが好ましい。
【００６２】
酸化ガスとしては、オゾン以外のガスも使用可能である。具体的には、酸素ガス（Ｏ2）、水蒸気（Ｈ2Ｏ）や、Ａｒ等の不活性ガスで希釈したオゾン等も使用可能である。オゾン以外の酸化ガスを使用する場合には、下部電極に形成される密着層の膜厚が０．３ｎｍ以上となるように、温度や酸化時間の調節を行う。
【００６３】
電極上に第１の金属酸化膜および第２の金属酸化膜を順次、堆積する場合に、選択した金属原料ガスの組合せによって、容量絶縁膜の積層中に温度設定を変更する必要が無く、かつ、オゾンを用いた２５０℃以上での酸化で０．３ｎｍ以上の膜厚の密着層の形成が可能な場合には、最も効率よく本発明を適用できる。
【００６４】
また、第１実施例で説明したように、容量絶縁膜の積層中に温度設定を変更する必要がある場合には、下部電極と第１の金属酸化膜の間に、最終的に０．３ｎｍ以上の膜厚で、下部電極の構成元素を含む酸化膜（密着層）が形成され、温度設定の変更による生産性への影響（成膜に要するトータル時間が長くなること）を最小限に抑えるように、成膜サイクルおよび温度の組合せを設定すればよい。
【００６５】
（第２実施例）
本発明を半導体デバイスに適用した具体例として、ＤＲＡＭ素子のメモリセルを構成するキャパシタ素子の容量絶縁膜に用いた場合について説明する。
【００６６】
図５は、本発明を適用した半導体装置であるＤＲＡＭ素子について、メモリセル部の平面レイアウトを示す概念図である。図５の右手側は、後述する、ワード配線Ｗとなるゲート電極１０５とサイドウォール１０５ｂとを切断する面を基準とした透過断面図として示している。また、簡略化のために、キャパシタ素子の記載は図５においては省略し、断面図（図６）にのみ記載した。
【００６７】
図６は、メモリセル部（図５）のＡ−Ａ’線に対応する断面模式図である。尚、これらの図は半導体装置の構成を説明するためのものであり、図示される各部の大きさや寸法等は、実際の半導体装置の寸法関係とは異なっている。
【００６８】
メモリセル部は、図６に示すように、メモリセル用のＭＯＳトランジスタＴｒ１と、ＭＯＳトランジスタＴｒ１に複数のコンタクトプラグを介して接続されたキャパシタ素子Ｃａｐとから概略構成されている。
【００６９】
図５、図６において、半導体基板１０１は、所定濃度のＰ型不純物を含有するシリコン（Ｓｉ）によって形成されている。この半導体基板１０１には、素子分離領域１０３が形成されている。素子分離領域１０３は、半導体基板１０１の表面にＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）法によりシリコン酸化膜（ＳｉＯ2）等の絶縁膜を埋設することで、活性領域Ｋ以外の部分に形成され、隣接する活性領域Ｋとの間を絶縁分離している。本実施例では、１つの活性領域Ｋに２ビットのメモリセルが配置されるセル構造に本発明を適用した場合の例を示している。
【００７０】
本実施例では、図５に示す平面構造のように、細長い短冊状の活性領域Ｋが複数、個々に所定間隔をあけて右斜め下向きに整列して配置されており、一般に６Ｆ２型メモリセルと呼ばれるレイアウトに沿って配列されている。
【００７１】
各活性領域Ｋの両端部と中央部には個々に不純物拡散層が形成され、ＭＯＳトランジスタＴｒ１のソース・ドレイン領域として機能する。ソース・ドレイン領域（不純物拡散層）の真上に配置されるように基板コンタクト部２０５ａ、２０５ｂ、２０５ｃの位置が規定されている。
【００７２】
図５の横（Ｘ）方向には、折れ線形状（湾曲形状）にビット配線１０６が延設され、このビット配線１０６が図１の縦（Ｙ）方向に所定の間隔で複数配置されている。また、図５の縦（Ｙ）方向に延在する直線形状のワード配線Ｗが配置されている。個々のワード配線Ｗは図５の横（Ｘ）方向に所定の間隔で複数配置され、ワード配線Ｗは各活性領域Ｋと交差する部分において、図６に示されるゲート電極１０５を含むように構成されている。本実施例では、ＭＯＳトランジスタＴｒ１は、溝型のゲート電極を備えている。
【００７３】
図６の断面構造に示すように、半導体基板１０１において素子分離領域１０３に区画された活性領域Ｋにソース・ドレイン領域として機能する不純物拡散層１０８が離間して形成され、個々の不純物拡散層１０８の間に、溝型のゲート電極１０５が形成されている。
【００７４】
ゲート電極１０５は、多結晶シリコン膜と金属膜との多層膜により半導体基板１０１の上部に突出するように形成されており、多結晶シリコン膜はＣＶＤ法での成膜時にリン等の不純物を含有させて形成することができる。ゲート電極用の金属膜には、タングステン（Ｗ）や窒化タングステン（ＷＮ）、タングステンシリサイド（ＷＳｉ）等の高融点金属を用いることができる。
【００７５】
また、図６に示すように、ゲート電極１０５と半導体基板１０１との間にはゲート絶縁膜１０５ａが形成されている。また、ゲート電極１０５の側壁には窒化シリコン（Ｓｉ3Ｎ4）などの絶縁膜によるサイドウォール１０５ｂが形成されている。ゲート電極１０５上にも窒化シリコンなどの絶縁膜１０５ｃが形成されており、ゲート電極１０５の上面を保護している。
【００７６】
不純物拡散層１０８は、半導体基板１０１にＮ型不純物として、例えばリンを導入することで形成されている。不純物拡散層１０８と接触するように基板コンタクトプラグ１０９が形成されている。この基板コンタクトプラグ１０９は、図５に示した基板コンタクト部２０５ｃ、２０５ａ、２０５ｂの位置にそれぞれ配置され、例えば、リンを含有した多結晶シリコンから形成される。基板コンタクトプラグ１０９の横（Ｘ）方向の幅は、隣接するゲート配線Ｗに設けられたサイドウォール１０５ｂによって規定される、セルフアライン構造となっている。
【００７７】
図６に示すように、ゲート電極上の絶縁膜１０５ｃ及び基板コンタクトプラグ１０９を覆うように第１の層間絶縁膜１０４が形成され、第１の層間絶縁膜１０４を貫通するようにビット線コンタクトプラグ１０４Ａが形成されている。ビット線コンタクトプラグ１０４Ａは、基板コンタク部２０５ａの位置に配置し、基板コンタクトプラグ１０９と導通している。ビット線コンタクトプラグ１０４Ａは、チタン（Ｔｉ）及び窒化チタン（ＴｉＮ）の積層膜からなるバリア膜（ＴｉＮ／Ｔｉ）上にタングステン（Ｗ）等を積層して形成されている。
【００７８】
ビット線コンタクトプラグ１０４Ａに接続するようにビット配線１０６が形成されている。ビット配線１０６は窒化タングステン（ＷＮ）およびタングステン（Ｗ）からなる積層膜で構成されている。
【００７９】
ビット配線１０６を覆うように、第２の層間絶縁膜１０７が形成されている。第１の層間絶縁膜１０４及び第２の層間絶縁膜１０７を貫通して、基板コンタクトプラグ１０９に接続するように容量コンタクトプラグ１０７Ａが形成されている。容量コンタクトプラグ１０７Ａは、基板コンタクト部２０５ｂ、２０５ｃの位置に配置される。
【００８０】
第２の層間絶縁膜１０７上には、窒化シリコンを用いた第３の層間絶縁膜１１１およびシリコン酸化膜を用いた第４の層間絶縁膜１１２が形成されている。第３の層間絶縁膜１１１および第４の層間絶縁膜１１２を貫通して、容量コンタクトプラグ１０７Ａと接続するようにキャパシタ素子Ｃａｐが形成されている。
【００８１】
キャパシタ素子Ｃａｐは下部電極１１３と上部電極１１５の間に、第１実施例で詳細に説明した方法を用いて形成する。すなわち、窒化チタン膜を用いて下部電極を１１３と上部電極１１５を形成し、酸化アルミニウム（第１の金属酸化膜）と酸化ジルコニウム（第２の金属酸化膜）の積層膜を容量絶縁膜１１４として挟んだ構造となっている。下部電極１１３と最下層の酸化アルミニウム膜との界面部分には、下部電極の構成元素であるチタンを含有した酸化膜（密着層）が形成されている。なお、図６では、容量絶縁膜１１４は簡略化して１層として示している。また、図６中に密着層は示していない。
【００８２】
下部電極１１３は、容量コンタクトプラグ１０７Ａと導通している。第３の層間絶縁膜１１１上には、酸化シリコン等で形成した第５の層間絶縁膜１２０、アルミニウム（Ａｌ）、銅（Ｃｕ）等で形成した上層の配線層１２１、表面保護膜１２２が形成されている。
【００８３】
キャパシタ素子の上部電極１１５には、所定の電位が与えられており、キャパシタ素子に保持された電荷の有無を判定することによって、情報の記憶動作を行うＤＲＡＭ素子として機能する。
【００８４】
次に、キャパシタ素子Ｃａｐの具体的な形成方法について説明する。
図７〜９に、第３の層間絶縁膜１１１から上の部分のみを断面図として記載する。まず、図７に示したように、第３の層間絶縁膜１１１および第４の層間絶縁膜１１２を、所定の膜厚で堆積した後に、フォトリソグラフィ技術を用いて、キャパシタ素子を形成するための開孔１１２Ａを形成する。
【００８５】
ドライエッチング技術またはＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）技術を用いて、下部電極１１３を開孔１１２Ａの内壁部分にのみ残すように形成する。下部電極の材料としては、窒化チタンを用いたが、他の金属膜でもよい。
【００８６】
次に、図８に示したようにＡＬＤ法を用いて、約０．１ｎｍの膜厚の酸化アルミニウム膜と約０．７ｎｍの膜厚の酸化ジルコニウム膜を順次、堆積する工程を繰り返して行い、合計３層の酸化アルミニウム膜と合計３層の酸化ジルコニウム膜が交互に形成された容量絶縁膜１１４を形成する。酸化アルミニウム膜の形成時の装置温度を２５０℃に設定することで、最下層の酸化アルミニウム膜と下部電極１１３との間には約０．３ｎｍの膜厚の密着層（図示せず）が形成される。
【００８７】
次に、図９に示したように、容量絶縁膜１１４の表面を覆い、開孔（１１２Ａ）内を充填するように、下部電極と同じ金属膜を堆積して、上部電極１１５を形成する。上部電極１１５の材料は下部電極１１３と異なっていてもよい。また、下部および上部電極は複数の金属の積層膜で形成してもよい。これにより、キャパシタ素子Ｃａｐが完成する。
【００８８】
本発明を適用することにより、下部電極の形状が図６に示したような３次元構造となっている場合でも、容量絶縁膜１１４と下部電極１１３の間に剥がれを生じることなく、リーク電流値が少なく、静電容量値の大きいキャパシタ素子を形成することが可能となる。
【００８９】
本発明を用いてＤＲＡＭ素子を形成することにより、高集積化（微細化）した場合でも、データの保持特性に優れた高性能の素子を容易に形成できる。上述のようにして製造したＤＲＡＭ素子を用いることで、例えば、下記第３実施例に説明するデータ処理システムを形成することができる。
【００９０】
（第３実施例）
図１０は、本実施例のデータ処理システム５００の概略構成図である。データ処理システム５００には、演算処理デバイス５２０とＤＲＡＭ素子５３０が含まれており、システムバス５１０を介して相互に接続されている。
【００９１】
演算処理デバイス５２０は、ＭＰＵ（Ｍｉｃｒｏ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）や、ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）等である。ＤＲＡＭ素子５３０は、第２実施例で説明した方法で形成したメモリセルを備えている。
【００９２】
また、固定データの格納用に、ＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）５４０がシステムバス５１０に接続されていてもよい。システムバス５１０は簡便のため１本しか記載していないが、必要に応じてコネクタなどを介し、シリアルないしパラレルに接続される。また各デバイスは、システムバス５１０を介さずに、ローカルなバスによって相互に接続されてもよい。
【００９３】
また、データ処理システム５００では、必要に応じて、不揮発性記憶デバイス５５０、入出力装置５６０がシステムバス５１０に接続される。不揮発性記憶デバイスとしては、ハードディスクや光ドライブ、ＳＳＤ（Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｒｉｖｅ）などを利用できる。
【００９４】
入出力装置５６０には、例えば液晶ディスプレイなどの表示装置や、キーボード等のデータ入力装置が含まれる。データ処理システム５００の各構成要素の個数は、図１０では簡略化のため１つの記載にとどめているが、それに限定されず、全てまたはいずれかが複数個の場合も含まれる。データ処理システム５００には、例えばコンピュータシステムを含むが、これに限定されない。
【符号の説明】
【００９５】
１ 下部電極
２ 上部電極
３ 容量絶縁膜
４ａ、４ｂ、４ｃ 酸化アルミニウム膜
５ａ、５ｂ、５ｃ 酸化ジルコニウム膜
６ 密着層
５１ 下部電極
５２ 上部電極
５３ａ、５３ｂ 酸化アルミニウム膜
５４ａ、５４ｂ 酸化ジルコニウム膜
５５ 容量絶縁膜
１０１ 半導体基板
１０３ 素子分離領域
１０４ 第１の層間絶縁膜
１０４Ａ ビット線コンタクトプラグ
１０５ ゲート電極
１０５ａ ゲート絶縁膜
１０５ｂ サイドウォール
１０５ｃ 絶縁膜
１０６ ビット線
１０７ 第２の層間絶縁膜
１０７Ａ 容量コンタクトプラグ
１０８ ソース・ドレイン領域
１０９ 基板コンタクトプラグ
１１１ 第３の層間絶縁膜
１１２ 第４の層間絶縁膜
１１２Ａ 開孔
１１３ 下部電極
１１４ 容量絶縁膜
１１５ 上部電極
１２０ 第５の層間絶縁膜
１２１ 配線層
１２２ 表面保護膜
２０５ａ、２０５ｂ、２０５ｃ 基板コンタクト部
５００ データ処理システム
５１０ システムバス
５２０ 演算処理デバイス
５３０ ＤＲＡＭ素子
５４０ ＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）
５５０ 不揮発性記憶デバイス
５６０ 入出力装置
Ｃａｐ キャパシタ素子
Ｋ 活性領域
Ｔｒ１ ＭＯＳトランジスタ
Ｗ ワード配線
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
半導体装置の微細化に伴い、例えばＤＲＡＭ素子のようにキャパシタを搭載するデバイスでは、キャパシタの静電容量を低下させない手段が求められている。そのような手段の１つとして、高い誘電率の容量絶縁膜（誘電体膜）の開発が進められている。誘電率の高いキャパシタ用の容量絶縁膜として、酸化チタン（ＴｉＯ2）や、酸化ジルコニウム（ＺｒＯ2）等の金属酸化物を挙げることができる（特許文献１）。
【０００３】
このような膜をキャパシタに用いる場合には、誘電率の高さに加えて、リーク電流が小さいことも重要となる。そこで、リーク電流を低減するため、複数の材料からなる絶縁膜を積層して形成する方法が提案されている（特許文献２、３）。
また、絶縁膜の堆積開始前に下地層の最表面の酸化処理を行って、リーク特性を改善する方法も提案されている（特許文献４）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００７−３１８１４７号公報
【特許文献２】特開２００９−０５９８８９号公報
【特許文献３】特表２００８−５２６０１７号公報
【特許文献４】特開２００７−２０１０８３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
複数の金属酸化物からなる絶縁膜を薄膜状態で均一に積層してキャパシタを形成する際には、ＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ；原子層堆積）法を用いることが好ましい。ＡＬＤ法に用いる金属元素を含有した原料ガスは、その種類によって、堆積時に設定する反応室の温度が異なる。すなわち、熱に弱い原料ガスの場合には、温度を高く設定しすぎるとガス組成の自己分解が生じ、膜を堆積することができない。また、逆に温度を低く設定しすぎると、堆積後の膜中に原料に起因した不純物が残存して、電気特性が劣化してしまう。
【０００６】
また、ＡＬＤ法を用いた膜の堆積は、時間が長くかかるため、生産性を向上させるには成膜中の反応室の温度の変更は、最小限にすることが好ましい。そこで、積層する複数の金属酸化膜の堆積に適切な温度設定範囲が重なっている場合には、その共通する温度に設定すれば、成膜中の温度変更を行わなくて済む。このため、最上層の膜の形成が終わるまで装置温度を一定値に保つことが最も生産効率がよく、一般に行われている。
【０００７】
しかしながら、関連するＡＬＤ法による積層構造の容量絶縁膜の形成には、次のような問題点のあることを本発明者は見出した。具体的な例として、関連する方法で酸化ジルコニウム（ＺｒＯ2）と酸化アルミニウム（Ａｌ2Ｏ3）を２枚の電極間に挟んでキャパシタを形成した場合について、図１１を参照して説明する。
【０００８】
窒化チタン（ＴｉＮ）で形成した下部電極５１上に、ＡＬＤ法を用いて積層構造の容量絶縁膜５５を形成し、さらに窒化チタンで形成した上部電極５２を設けた。容量絶縁膜５５は、酸化アルミニウム膜（５３ａ、５３ｂ）と酸化ジルコニウム膜（５４ａ、５４ｂ）の積層構造となっている。
【０００９】
容量絶縁膜の堆積に際しては、ＡＬＤ用装置にて反応室の温度を、酸化アルミニウムおよび酸化ジルコニウムの成膜に共通して好適な温度として、２１０℃の状態に保持した。酸化アルミニウムおよび酸化ジルコニウムの原料ガスの酸化ガスとしてはオゾン（Ｏ3）を用いた。酸化ジルコニウムの原料ガスとしては、ＴＥＭＡＺ（テトラキス・エチル・メチル・ジルコニウム）を用いた。酸化アルミニウムの原料ガスとしては、ＴＭＡ（トリメチル・アルミニウム）を用いた。
【００１０】
作成したキャパシタの電極の一方を接地状態（ＧＮＤ電位）とし、他方の電極に−４〜＋４Ｖの電圧を印加して、リーク電流を測定した。図１２は、同一の条件で形成した複数のキャパシタのリーク電流の測定結果を重ねて表示したもので、縦軸はキャパシタをＤＲＡＭのメモリセルに用いた場合の１つのセルあたりのリーク電流値を示している。図１２より、キャパシタによってリーク電流のばらつきが非常に大きいだけでなく、リーク電流の値も大きく、ＤＲＡＭ用のキャパシタとしては使用できない結果となった。
【００１１】
この原因を調査するため、下部電極５１と酸化アルミニウム膜５３ａとの界面の状態を透過型電子顕微鏡にて観察したところ、下部電極５１と酸化アルミニウム膜５３ａの間に局所的な膜の剥がれが発生していた。一方、上部電極５２と酸化ジルコニウム膜５４ｂとの間には剥がれは確認されなかった。膜の剥がれが発生する詳細な原因は不明であるが、この剥がれによって酸化アルミニウム膜５３ａと下部電極５１の界面部分に損傷が生じ、リーク電流が大きくばらついたものと考えられる。
【００１２】
従って、関連する方法では、酸化アルミニウムおよび酸化ジルコニウムの積層絶縁膜を用いた高性能のキャパシタを形成するのが困難であった。
【００１３】
同様に、他の金属酸化物を用いる場合においても、複数の金属酸化物の原料ガスに共通した成膜温度として、従来から使用されている２００〜２３０℃に設定し、ＡＬＤ法による堆積を行うと、リーク電流のばらつきが観測された。
【００１４】
このように、関連する方法で、金属酸化物からなる積層構造の容量絶縁膜を形成しようとすると、リーク電流値抑制が難しく、高性能のキャパシタ素子を形成するのが困難であった。
【課題を解決するための手段】
【００１５】
一実施形態は、
キャパシタを備えた半導体装置であって、
前記キャパシタは、順に設けられた、下部電極と、密着層と、容量絶縁膜と、上部電極と、を備えており、
前記容量絶縁膜は、第１の金属酸化膜が前記密着層に接するように、第１の金属酸化膜と第２の金属酸化膜を交互に積層した構造を備え、
前記密着層は、膜厚が０．３ｎｍ以上で前記下部電極の構成元素の少なくとも一部を含有する酸化膜であることを特徴とする半導体装置に関する。
【００１６】
他の一実施形態は、
下部電極と、密着層と、第１の金属酸化膜と第２の金属酸化膜が交互に積層された容量絶縁膜と、上部電極と、が順に設けられたキャパシタを有し、
前記密着層は、膜厚が０．３ｎｍ以上で前記下部電極の構成元素の少なくとも一部を含有する酸化膜であり、一方の面が前記第１の金属酸化膜に接することを特徴とする半導体装置に関する。
【００１７】
他の一実施形態は、
（１）下部電極を形成する工程と、
（２）ＡＬＤ法により、下部電極上に順に、膜厚が０．３ｎｍ以上で前記下部電極の構成元素の少なくとも一部を含有する酸化膜である密着層と、第１の金属酸化膜と、を形成する工程と、
（３）ＡＬＤ法により、前記第１の金属酸化膜上に第２の金属酸化膜を形成する工程と、
（４）ＡＬＤ法により、前記第２の金属酸化膜上に、第１の金属酸化膜と第２の金属酸化膜を交互に積層させて、第１及び第２の金属酸化膜の積層構造を有する容量絶縁膜を形成する工程と、
（５）前記容量絶縁膜上に、上部電極を形成する工程と、
を有するキャパシタを備えた半導体装置の製造方法に関する。
【発明の効果】
【００１８】
電極間に、複数の種類の金属酸化膜を積層した容量絶縁膜を挟んだキャパシタにおいて、金属酸化膜と下部電極との間に発生する剥がれを防止することができる。また、キャパシタのリーク電流を低減することが可能となる。このため、電気特性に優れ、信頼性の高い半導体装置を容易に形成することができる。
【図面の簡単な説明】
【００１９】
【図１】第１実施例の半導体装置を表す断面図である。
【図２】第１実施例の半導体装置の製造方法を表すフローチャートである。
【図３】密着層の膜厚と成膜温度との関係を表す図である。
【図４】第１実施例の半導体装置のリーク電流の測定結果を表す図である。
【図５】第２実施例の半導体装置を表す上面図である。
【図６】第２実施例の半導体装置を表す断面図である。
【図７】第２実施例の半導体装置の製造方法の一工程を表す断面図である。
【図８】第２実施例の半導体装置の製造方法の一工程を表す断面図である。
【図９】第２実施例の半導体装置の製造方法の一工程を表す断面図である。
【図１０】第３実施例の半導体装置を表す模式図である。
【図１１】関連する半導体装置を表す断面図である。
【図１２】関連する半導体装置のリーク電流の測定結果を表す図である。
【発明を実施するための形態】
【００２０】
以下に、図面を参照して、本発明に係る半導体装置を説明する。なお、これらの実施例は、本発明のより一層の深い理解のために示される具体例であって、本発明は、これらの具体例に何ら限定されるものではない。
【００２１】
また、以下の実施例では、便宜上、その必要があるときは、複数のセクションまたは実施例に分割して説明するが、特に明示した場合を除き、それらは互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明などの関係にある。
【００２２】
（第１実施例）
本実施例では、酸化アルミニウム膜（第１の金属酸化膜）と酸化ジルコニウム膜（第２の金属酸化膜）の積層構造でキャパシタの容量絶縁膜を形成する場合の製造方法について説明する。
【００２３】
図１は、本実施例で形成したキャパシタの構造を示す断面模式図である。窒化チタンを用いて形成した下部電極１と、窒化チタンを用いて形成した上部電極２との間に、容量絶縁膜３を挟むことでキャパシタが形成されている。
容量絶縁膜３は、酸化アルミニウム膜（４ａ、４ｂ、４ｃ）と酸化ジルコニウム膜（５ａ、５ｂ、５ｃ）を交互に堆積して形成されている。
【００２４】
最下層の酸化アルミニウム膜４ａと下部電極１との間には密着層６が形成されている。密着層６は絶縁膜であり、キャパシタの電極間に設けられた誘電体膜の一部として機能する。しかしながら、以下に説明するように、密着層６は酸化アルミニウム膜４ａの堆積工程中において、主に下部電極１の表面が酸化されて形成される膜である。このため、以下の説明では、ＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法で堆積した金属酸化膜のみを容量絶縁膜３として定義し、密着層６は容量絶縁膜には含めないものとする。
【００２５】
容量絶縁膜３の形成方法について、図２に工程フローチャートを示す。
まず、半導体基板上に、窒化チタンを用いて下部電極１のパターンを形成したものを用意し、ＡＬＤ用装置の反応室内に設置する。そして、ＡＬＤ法を用いた以下の工程Ｓ１〜Ｓ８を実施する。ＡＬＤ用装置はバッチ式、または枚葉式のいずれも使用可能である。原料ガス等の供給時間や流量は、使用するＡＬＤ用装置に応じて最適となるように設定すればよい。
【００２６】
工程Ｓ１：
反応室の温度を２５０℃に設定し、アルミニウム原料ガスとして、ＴＭＡ（トリメチル・アルミニウム；第１の原料ガスに相当する）を反応室に供給する。供給されたＴＭＡは、下部電極１を含む半導体基板の表面に化学的に吸着し、概略アルミニウム原子１層分の薄膜（第１の金属膜に相当する）が形成される。
【００２７】
工程Ｓ２：
反応室にパージガスとして窒素（Ｎ2）を供給し、工程Ｓ１で吸着せずに残存しているＴＭＡガスを反応室から排出する。
【００２８】
工程Ｓ３：
反応室の温度を２５０℃に設定したまま、第１の酸化ガスとしてオゾン（Ｏ3）を反応室に供給する。供給されたオゾンによって、工程Ｓ１で下部電極表面に吸着しているＴＭＡが酸化されて、酸化アルミニウム（Ａｌ2Ｏ3；第１の金属酸化膜に相当する）が形成される。この際に、下部電極と吸着したＴＭＡ膜との界面でも酸化反応が進行し、下部電極を構成している窒化チタンが酸化されて、下部電極の材料（チタン）を含有した酸化膜（密着層６）が形成される。本実施例においては、密着層６は主に酸化チタン（ＴｉＯ2）から構成される。なお、下部電極を構成する窒化チタンに含有されている窒素（Ｎ）が密着層内に含まれていても良い。この密着層６の膜厚は、主に工程Ｓ３の設定温度によって調節することが可能であり、２５０℃に設定した場合には、最終的に約０．３ｎｍの膜厚のチタンを含有した酸化膜が形成される。
【００２９】
本実施例では、下部電極１の直上に設ける最下層の金属酸化膜の金属材料（この実施例ではＴＭＡ）の吸着後の酸化工程で、金属酸化膜と下部電極の界面部分に、密着層６として下部電極の構成材料を含有した酸化膜を形成する。これに対して、特許文献４（特開２００７−２０１０８３号公報）では、あらかじめ下地層に酸化膜を形成する処理を行ってから、ＡＬＤ法で金属材料の吸着と酸化を行う方法が示されている。特許文献４のように、予め下地に酸化膜を形成してから、その上に金属酸化膜をＡＬＤ法で形成する場合に比べて、本発明の方法を適用することにより、強固な密着層６が形成され、下部電極と金属酸化膜の剥がれ抑制効果が向上する。
【００３０】
工程Ｓ４：
反応室にパージガスとして窒素（Ｎ2）を供給し、工程Ｓ３で酸化反応に寄与せずに残存しているオゾンガスを反応室から排出する。
【００３１】
工程Ｓ１〜Ｓ４を連続して１回実施することにより、０．１ｎｍ程度の膜厚を有する酸化アルミニウム膜４ａが形成される。本実施例では、工程Ｓ１〜Ｓ４の実施は１回のみとする。
【００３２】
なお、必要に応じて、工程Ｓ１〜Ｓ４を複数回繰り返すことにより、酸化アルミニウム膜４ａの膜厚を厚く形成してもよい。すなわち、工程Ｓ１〜Ｓ４を１サイクルとして、そのサイクルをＬ回（Ｌは１以上の整数）実施することにより、所望の膜厚の酸化アルミニウム膜４ａを形成することができる。このサイクルを２回以上繰り返して実施する場合には、各サイクルの工程Ｓ３を実施するたびに、熱付加により密着層の膜厚は厚くなっていく。このため、最終的に形成される密着層６の膜厚も考慮してサイクル数を決定する。
【００３３】
工程Ｓ５：
反応室の温度を２２０℃に設定し、ジルコニウム原料ガスとして、ＴＥＭＡＺ（テトラキス・エチルメチル・ジルコニウム；第２の原料ガスに相当する）を反応室に供給する。工程Ｓ５において、酸化アルミニウム膜の形成の場合に比べて温度を低下させる理由は、ＴＥＭＡＺガスの高温による自己分解を防止するためである。供給されたＴＥＭＡＺは、先に形成した酸化アルミニウム膜４ａの表面を含む半導体基板の表面に化学的に吸着し、概略ジルコニウム原子１層分の薄膜（第２の金属膜に相当する）が形成される。
【００３４】
工程Ｓ６：
反応室にパージガスとして窒素（Ｎ2）を供給し、工程Ｓ５で吸着せずに残存しているＴＥＭＡＺガスを反応室から排出する。
【００３５】
工程Ｓ７：
反応室の温度を２２０℃に設定したまま、第２の酸化ガスとしてオゾン（Ｏ3）を反応室に供給する。供給されたオゾンによって、工程Ｓ５で表面に吸着しているＴＥＭＡＺが酸化されて、酸化ジルコニウム（ＺｒＯ2；第２の金属酸化膜に相当する）が形成される。
【００３６】
工程Ｓ８：
反応室にパージガスとして窒素（Ｎ2）を供給し、工程Ｓ７で酸化反応に寄与せずに残存しているオゾンガスを反応室から排出する。
【００３７】
本実施例では、工程Ｓ５〜Ｓ８を連続して５回、繰り返して実施することにより、０．７ｎｍ程度の膜厚を有する酸化ジルコニウム膜５ａが形成される。工程Ｓ５〜Ｓ８を１サイクルとして、そのサイクルをＭ回（Ｍは１以上の整数）実施することにより、所望の膜厚の酸化ジルコニウム膜５ａを形成することができる。
【００３８】
引き続き、工程Ｓ１〜Ｓ４の酸化アルミニウム膜の形成および工程Ｓ５〜Ｓ８の酸化ジルコニウム膜の形成を繰り返すことにより、酸化アルミニウム膜と酸化ジルコニウム膜を交互に３層ずつ積層した容量絶縁膜３を形成した。
【００３９】
酸化アルミニウム膜（４ａ、４ｂ、４ｃ）は各々、２５０℃の温度設定を用いて、工程Ｓ１〜Ｓ４の１サイクルで形成し、膜厚は概略０．１ｎｍとした。酸化ジルコニウム膜（５ａ、５ｂ、５ｃ）は各々、２２０℃の温度設定を用いて、工程Ｓ５〜Ｓ８の５サイクルで形成し、膜厚は概略０．７ｎｍとした。
【００４０】
酸化アルミニウム膜と酸化ジルコニウム膜は、それぞれ３層以上または、３層未満の積層数であってもよい。また、上記工程Ｓ１〜Ｓ８では、酸化アルミニウム膜と酸化ジルコニウム膜の２種類の膜の積層膜としたが、３種類以上の膜の積層膜としても良い。
【００４１】
工程Ｓ１〜Ｓ４のサイクルと、工程Ｓ５〜Ｓ８のサイクルのセットをＮ回（Ｎは１以上の整数）実施することにより、所望の積層数の容量絶縁膜を形成することができる。
【００４２】
図２において、本実施例では、Ｌ＝１、Ｍ＝５、Ｎ＝３として、容量絶縁膜３を形成した。容量絶縁膜３を形成した後に、窒化チタンを用いて上部電極２を形成すれば、キャパシタ素子が完成する。
【００４３】
なお、工程Ｓ２、Ｓ４、Ｓ６、Ｓ８で使用するパージガスは、窒素以外の不活性ガス（Ａｒ等）とすることも可能である。また、Ｎが２以上の場合、各第１の金属酸化膜を形成するごとに、工程Ｓ１〜Ｓ４のサイクル数（Ｌ）を変えてその膜厚を変化させても良い。同様にして、第２の金属酸化膜ごとに、工程Ｓ５〜Ｓ８のサイクル数（Ｍ）を変えてその膜厚を変化させても良い。サイクル数（Ｌ）、及び全体のサイクルのセット数（Ｎ）が増加すると、それだけ工程Ｓ３で、下部電極に熱が付加される時間が増加する。このため、Ｌ及びＮが増加するにつれて、密着層の膜厚も厚くなる。
【００４４】
本発明を実施する際の、さらに具体的な条件設定の一例について、次に示す。
ＡＬＤ装置としては、縦型バッチ式処理装置を用いた。
窒化チタンを用いて下部電極を形成した複数の半導体基板を反応室内に設置した後に、窒素ガスを供給し、反応室内の圧力を８０〜９０Ｐａ（０．６〜０．７Ｔｏｒｒ）程度に保持すると共に、温度を２５０℃で安定させる。窒素ガスの供給を停止すると共に、反応室の圧力を保持した状態でＴＭＡガスを３０秒間供給する（工程Ｓ１）。
【００４５】
パージ用の窒素を供給してＴＭＡガスを排出すると共に、反応室内の圧力を１９０〜２００Ｐａ（１．４〜１．５Ｔｏｒｒ）程度に設定し、温度は２５０℃を維持して安定させる（工程Ｓ２）。
【００４６】
窒素ガスの供給を停止すると共に、反応室の圧力を保持した状態でオゾンを３０秒間、供給する（工程Ｓ３）。
【００４７】
パージ用の窒素を供給してオゾンガスを排出すると共に、反応室内の圧力を８０〜９０Ｐａ（０．６〜０．７Ｔｏｒｒ）程度に設定し、温度設定は２２０℃に変更して安定させる（工程Ｓ４）。
【００４８】
工程Ｓ５〜Ｓ８においても、工程Ｓ１〜Ｓ４と同様の圧力設定を行い、温度は２２０℃を維持した状態で、ＴＥＭＡＺガスの供給を３０秒間（工程Ｓ５）、オゾンガスの供給を３０秒間（工程Ｓ７）、それぞれ行う。工程Ｓ５〜Ｓ８を５回繰り返した後に、窒素ガスを供給し、反応室内の圧力を８０〜９０Ｐａ（０．６〜０．７Ｔｏｒｒ）程度に保持すると共に、温度を２５０℃で安定させる。この後に、２回目の工程Ｓ１〜Ｓ４を実施する。
【００４９】
このようにしてＬ＝１、Ｍ＝５、Ｎ＝３の繰り返し回数の設定で積層膜の堆積を行った結果、最終的に約０．３ｎｍの膜厚のチタンを含有した酸化膜（密着層）が下部電極の表面に形成された。
【００５０】
なお、密着層６の膜厚は、反応室の温度以外にも、工程Ｓ３での酸化ガスの供給時間を変更することによっても、調節を行うことができる。すなわち、酸化ガスの供給時間を長くすることによって、密着層６の膜厚を厚くすることができる。このため、形成したい密着層の膜厚が得られるように、工程Ｓ３での温度および酸化ガスの供給時間を設定すればよい。
【００５１】
更に、用いる原料ガスに応じて、膜の形成時における原料の熱分解防止の観点から、原料ガスの供給工程および引き続き行われる酸化工程での設定温度に上限値が存在する場合には、その上限値を超えないように、各工程での温度設定およびガス供給時間の設定を行えばよい。
【００５２】
なお、原料ガスの供給工程（Ｓ１）とその後の酸化工程（Ｓ３）で、異なる温度設定とすることも可能であるが、温度変更の回数が増えることで、成膜に要するプロセス時間が長くなってしまう。このため、原料ガスの供給工程（Ｓ１）とその後の酸化工程（Ｓ３）は同じ温度条件に設定しておくことが好ましい。同様に、工程Ｓ５とＳ７に関しても、プロセス時間を短縮する観点から、同じ温度条件に設定しておくことが好ましい。
【００５３】
図３に、Ｌ＝１、Ｍ＝５、Ｎ＝３として酸化アルミニウム膜（４ａ、４ｂ、４ｃ）を含む容量絶縁膜を形成した時の、工程Ｓ３での反応室の温度と下部電極上に形成される密着層６の膜厚との関係を測定した結果を示す。この実施例では、２５０℃以上の温度に設定することで、密着層の膜厚を０．３ｎｍ以上とすることができることが分かる。密着層は、酸化ガスを供給する工程（Ｓ３）で形成されるので、少なくとも工程Ｓ３での温度設定が２５０℃以上であればよい。
【００５４】
先に説明した関連する製造方法、すなわち２１０℃で酸化アルミニウム膜形成の酸化工程を行った場合には、密着層の膜厚は０．２ｎｍ程度であった。密着層の膜厚は、透過型電子顕微鏡（ＴＥＭ）を用いて確認した。密着層を０．３ｎｍの膜厚で形成した場合の、複数のキャパシタのリーク電流特性を測定した結果を図４に示す（測定方法は図１２と同じ）。
【００５５】
図４から、下部電極と最下層の金属酸化膜との間に密着層を０．３ｎｍ設けることで、リーク電流の絶対値が低減し、また、ばらつきも大幅に小さくなっていることが分かる。
【００５６】
同様に、窒化チタン以外の下部電極で使用する公知の材料においては、工程Ｓ３での温度およびオゾン等の酸化ガスの供給時間の設定等を適切に行うことで、密着層の膜厚を０．３ｎｍ以上に形成することができる。この膜厚が０．３ｎｍ以上の密着層を有するキャパシタ素子についてリーク電流の測定を行ったところ、図３と同様にリーク電流のばらつきのない良好な特性が得られた。
【００５７】
すなわち、下部電極と最下層の金属酸化膜との界面部分に、下部電極の構成元素を含む密着層を０．３ｎｍ以上の膜厚で形成することにより、下部電極と金属酸化膜との間の剥がれを防止することが可能となり、キャパシタのリーク特性を改善することができる。
【００５８】
なお、密着層として機能する絶縁膜は容量絶縁膜よりも誘電率の低いことが多いので、静電容量の低下を抑制する。このため、密着層の膜厚は０．３〜１．０ｎｍの範囲とすることが好ましく、０．３〜０．６ｎｍの範囲とすることが更に好ましい。
【００５９】
本実施例では、下部電極が窒化チタン以外の場合にも適用可能である。具体的には、下部電極の表面が、ルテニウム（Ｒｕ）、白金（Ｐｔ）、窒化タンタル（ＴａＮ）、イリジウム（Ｉｒ）、タングステン（Ｗ）等の金属膜または多結晶シリコンであっても適用可能である。
【００６０】
また、形成する金属酸化膜は、酸化アルミニウムと酸化ジルコニウム場合のみには限定されない。具体的には、チタン（Ｔｉ）、アルミニウム（Ａｌ）、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、タンタル（Ｔａ）、ランタン（Ｌａ）の群の中から選択した金属を用いて、ＡＬＤ法で金属酸化膜を形成する場合に適用が可能である。第１の原料ガスは、それぞれの金属材料を含有したものを選択すればよく、例えばチタン酸化膜の場合には、チタン原料ガスとしてＴＴＩＰ（チタン・テトライソプロポキシド）を用い、オゾン等で酸化を行うことにより形成できる。ハフニウム酸化膜の場合には、ハフニウム原料ガスとしてＴＥＭＡＨ（テトラキス・エチルメチルアミノ・ハフニウム）を用い、オゾン等で酸化を行うことにより形成できる。また、３種類以上の異なる金属酸化膜を積層してもよい。
【００６１】
第２の原料ガスとしては、Ｚｒ（Ｏ−ｔＢｕ）4、Ｚｒ［Ｎ（ＣＨ3）2］4、Ｚｒ［Ｎ（Ｃ2Ｈ5）（ＣＨ3）］4、Ｚｒ［Ｎ（Ｃ2Ｈ5）2］4、Ｚｒ（ＴＭＨＤ）4、Ｚｒ（ＯｉＣ3Ｈ7）3（ＴＭＴＤ）及びＺｒ（ＯｔＢｕ）4からなる群の中から選択されるいずれか１つを含むものを使用することができる。成膜性の観点から、Ｚｒ［Ｎ（Ｃ2Ｈ5）（ＣＨ3）］4（ＴＥＭＡＺ；テトラキス・エチルメチル・ジルコニウム）を使用することが好ましい。
【００６２】
酸化ガスとしては、オゾン以外のガスも使用可能である。具体的には、酸素ガス（Ｏ2）、水蒸気（Ｈ2Ｏ）や、Ａｒ等の不活性ガスで希釈したオゾン等も使用可能である。オゾン以外の酸化ガスを使用する場合には、下部電極に形成される密着層の膜厚が０．３ｎｍ以上となるように、温度や酸化時間の調節を行う。
【００６３】
電極上に第１の金属酸化膜および第２の金属酸化膜を順次、堆積する場合に、選択した金属原料ガスの組合せによって、容量絶縁膜の積層中に温度設定を変更する必要が無く、かつ、オゾンを用いた２５０℃以上での酸化で０．３ｎｍ以上の膜厚の密着層の形成が可能な場合には、最も効率よく本発明を適用できる。
【００６４】
また、第１実施例で説明したように、容量絶縁膜の積層中に温度設定を変更する必要がある場合には、下部電極と第１の金属酸化膜の間に、最終的に０．３ｎｍ以上の膜厚で、下部電極の構成元素を含む酸化膜（密着層）が形成され、温度設定の変更による生産性への影響（成膜に要するトータル時間が長くなること）を最小限に抑えるように、成膜サイクルおよび温度の組合せを設定すればよい。
【００６５】
（第２実施例）
本発明を半導体デバイスに適用した具体例として、ＤＲＡＭ素子のメモリセルを構成するキャパシタ素子の容量絶縁膜に用いた場合について説明する。
【００６６】
図５は、本発明を適用した半導体装置であるＤＲＡＭ素子について、メモリセル部の平面レイアウトを示す概念図である。図５の右手側は、後述する、ワード配線Ｗとなるゲート電極１０５とサイドウォール１０５ｂとを切断する面を基準とした透過断面図として示している。また、簡略化のために、キャパシタ素子の記載は図５においては省略し、断面図（図６）にのみ記載した。
【００６７】
図６は、メモリセル部（図５）のＡ−Ａ’線に対応する断面模式図である。尚、これらの図は半導体装置の構成を説明するためのものであり、図示される各部の大きさや寸法等は、実際の半導体装置の寸法関係とは異なっている。
【００６８】
メモリセル部は、図６に示すように、メモリセル用のＭＯＳトランジスタＴｒ１と、ＭＯＳトランジスタＴｒ１に複数のコンタクトプラグを介して接続されたキャパシタ素子Ｃａｐとから概略構成されている。
【００６９】
図５、図６において、半導体基板１０１は、所定濃度のＰ型不純物を含有するシリコン（Ｓｉ）によって形成されている。この半導体基板１０１には、素子分離領域１０３が形成されている。素子分離領域１０３は、半導体基板１０１の表面にＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）法によりシリコン酸化膜（ＳｉＯ2）等の絶縁膜を埋設することで、活性領域Ｋ以外の部分に形成され、隣接する活性領域Ｋとの間を絶縁分離している。本実施例では、１つの活性領域Ｋに２ビットのメモリセルが配置されるセル構造に本発明を適用した場合の例を示している。
【００７０】
本実施例では、図５に示す平面構造のように、細長い短冊状の活性領域Ｋが複数、個々に所定間隔をあけて右斜め下向きに整列して配置されており、一般に６Ｆ２型メモリセルと呼ばれるレイアウトに沿って配列されている。
【００７１】
各活性領域Ｋの両端部と中央部には個々に不純物拡散層が形成され、ＭＯＳトランジスタＴｒ１のソース・ドレイン領域として機能する。ソース・ドレイン領域（不純物拡散層）の真上に配置されるように基板コンタクト部２０５ａ、２０５ｂ、２０５ｃの位置が規定されている。
【００７２】
図５の横（Ｘ）方向には、折れ線形状（湾曲形状）にビット配線１０６が延設され、このビット配線１０６が図１の縦（Ｙ）方向に所定の間隔で複数配置されている。また、図５の縦（Ｙ）方向に延在する直線形状のワード配線Ｗが配置されている。個々のワード配線Ｗは図５の横（Ｘ）方向に所定の間隔で複数配置され、ワード配線Ｗは各活性領域Ｋと交差する部分において、図６に示されるゲート電極１０５を含むように構成されている。本実施例では、ＭＯＳトランジスタＴｒ１は、溝型のゲート電極を備えている。
【００７３】
図６の断面構造に示すように、半導体基板１０１において素子分離領域１０３に区画された活性領域Ｋにソース・ドレイン領域として機能する不純物拡散層１０８が離間して形成され、個々の不純物拡散層１０８の間に、溝型のゲート電極１０５が形成されている。
【００７４】
ゲート電極１０５は、多結晶シリコン膜と金属膜との多層膜により半導体基板１０１の上部に突出するように形成されており、多結晶シリコン膜はＣＶＤ法での成膜時にリン等の不純物を含有させて形成することができる。ゲート電極用の金属膜には、タングステン（Ｗ）や窒化タングステン（ＷＮ）、タングステンシリサイド（ＷＳｉ）等の高融点金属を用いることができる。
【００７５】
また、図６に示すように、ゲート電極１０５と半導体基板１０１との間にはゲート絶縁膜１０５ａが形成されている。また、ゲート電極１０５の側壁には窒化シリコン（Ｓｉ3Ｎ4）などの絶縁膜によるサイドウォール１０５ｂが形成されている。ゲート電極１０５上にも窒化シリコンなどの絶縁膜１０５ｃが形成されており、ゲート電極１０５の上面を保護している。
【００７６】
不純物拡散層１０８は、半導体基板１０１にＮ型不純物として、例えばリンを導入することで形成されている。不純物拡散層１０８と接触するように基板コンタクトプラグ１０９が形成されている。この基板コンタクトプラグ１０９は、図５に示した基板コンタクト部２０５ｃ、２０５ａ、２０５ｂの位置にそれぞれ配置され、例えば、リンを含有した多結晶シリコンから形成される。基板コンタクトプラグ１０９の横（Ｘ）方向の幅は、隣接するゲート配線Ｗに設けられたサイドウォール１０５ｂによって規定される、セルフアライン構造となっている。
【００７７】
図６に示すように、ゲート電極上の絶縁膜１０５ｃ及び基板コンタクトプラグ１０９を覆うように第１の層間絶縁膜１０４が形成され、第１の層間絶縁膜１０４を貫通するようにビット線コンタクトプラグ１０４Ａが形成されている。ビット線コンタクトプラグ１０４Ａは、基板コンタク部２０５ａの位置に配置し、基板コンタクトプラグ１０９と導通している。ビット線コンタクトプラグ１０４Ａは、チタン（Ｔｉ）及び窒化チタン（ＴｉＮ）の積層膜からなるバリア膜（ＴｉＮ／Ｔｉ）上にタングステン（Ｗ）等を積層して形成されている。
【００７８】
ビット線コンタクトプラグ１０４Ａに接続するようにビット配線１０６が形成されている。ビット配線１０６は窒化タングステン（ＷＮ）およびタングステン（Ｗ）からなる積層膜で構成されている。
【００７９】
ビット配線１０６を覆うように、第２の層間絶縁膜１０７が形成されている。第１の層間絶縁膜１０４及び第２の層間絶縁膜１０７を貫通して、基板コンタクトプラグ１０９に接続するように容量コンタクトプラグ１０７Ａが形成されている。容量コンタクトプラグ１０７Ａは、基板コンタクト部２０５ｂ、２０５ｃの位置に配置される。
【００８０】
第２の層間絶縁膜１０７上には、窒化シリコンを用いた第３の層間絶縁膜１１１およびシリコン酸化膜を用いた第４の層間絶縁膜１１２が形成されている。第３の層間絶縁膜１１１および第４の層間絶縁膜１１２を貫通して、容量コンタクトプラグ１０７Ａと接続するようにキャパシタ素子Ｃａｐが形成されている。
【００８１】
キャパシタ素子Ｃａｐは下部電極１１３と上部電極１１５の間に、第１実施例で詳細に説明した方法を用いて形成する。すなわち、窒化チタン膜を用いて下部電極を１１３と上部電極１１５を形成し、酸化アルミニウム（第１の金属酸化膜）と酸化ジルコニウム（第２の金属酸化膜）の積層膜を容量絶縁膜１１４として挟んだ構造となっている。下部電極１１３と最下層の酸化アルミニウム膜との界面部分には、下部電極の構成元素であるチタンを含有した酸化膜（密着層）が形成されている。なお、図６では、容量絶縁膜１１４は簡略化して１層として示している。また、図６中に密着層は示していない。
【００８２】
下部電極１１３は、容量コンタクトプラグ１０７Ａと導通している。第３の層間絶縁膜１１１上には、酸化シリコン等で形成した第５の層間絶縁膜１２０、アルミニウム（Ａｌ）、銅（Ｃｕ）等で形成した上層の配線層１２１、表面保護膜１２２が形成されている。
【００８３】
キャパシタ素子の上部電極１１５には、所定の電位が与えられており、キャパシタ素子に保持された電荷の有無を判定することによって、情報の記憶動作を行うＤＲＡＭ素子として機能する。
【００８４】
次に、キャパシタ素子Ｃａｐの具体的な形成方法について説明する。
図７〜９に、第３の層間絶縁膜１１１から上の部分のみを断面図として記載する。まず、図７に示したように、第３の層間絶縁膜１１１および第４の層間絶縁膜１１２を、所定の膜厚で堆積した後に、フォトリソグラフィ技術を用いて、キャパシタ素子を形成するための開孔１１２Ａを形成する。
【００８５】
ドライエッチング技術またはＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）技術を用いて、下部電極１１３を開孔１１２Ａの内壁部分にのみ残すように形成する。下部電極の材料としては、窒化チタンを用いたが、他の金属膜でもよい。
【００８６】
次に、図８に示したようにＡＬＤ法を用いて、約０．１ｎｍの膜厚の酸化アルミニウム膜と約０．７ｎｍの膜厚の酸化ジルコニウム膜を順次、堆積する工程を繰り返して行い、合計３層の酸化アルミニウム膜と合計３層の酸化ジルコニウム膜が交互に形成された容量絶縁膜１１４を形成する。酸化アルミニウム膜の形成時の装置温度を２５０℃に設定することで、最下層の酸化アルミニウム膜と下部電極１１３との間には約０．３ｎｍの膜厚の密着層（図示せず）が形成される。
【００８７】
次に、図９に示したように、容量絶縁膜１１４の表面を覆い、開孔（１１２Ａ）内を充填するように、下部電極と同じ金属膜を堆積して、上部電極１１５を形成する。上部電極１１５の材料は下部電極１１３と異なっていてもよい。また、下部および上部電極は複数の金属の積層膜で形成してもよい。これにより、キャパシタ素子Ｃａｐが完成する。
【００８８】
本発明を適用することにより、下部電極の形状が図６に示したような３次元構造となっている場合でも、容量絶縁膜１１４と下部電極１１３の間に剥がれを生じることなく、リーク電流値が少なく、静電容量値の大きいキャパシタ素子を形成することが可能となる。
【００８９】
本発明を用いてＤＲＡＭ素子を形成することにより、高集積化（微細化）した場合でも、データの保持特性に優れた高性能の素子を容易に形成できる。上述のようにして製造したＤＲＡＭ素子を用いることで、例えば、下記第３実施例に説明するデータ処理システムを形成することができる。
【００９０】
（第３実施例）
図１０は、本実施例のデータ処理システム５００の概略構成図である。データ処理システム５００には、演算処理デバイス５２０とＤＲＡＭ素子５３０が含まれており、システムバス５１０を介して相互に接続されている。
【００９１】
演算処理デバイス５２０は、ＭＰＵ（Ｍｉｃｒｏ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）や、ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）等である。ＤＲＡＭ素子５３０は、第２実施例で説明した方法で形成したメモリセルを備えている。
【００９２】
また、固定データの格納用に、ＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）５４０がシステムバス５１０に接続されていてもよい。システムバス５１０は簡便のため１本しか記載していないが、必要に応じてコネクタなどを介し、シリアルないしパラレルに接続される。また各デバイスは、システムバス５１０を介さずに、ローカルなバスによって相互に接続されてもよい。
【００９３】
また、データ処理システム５００では、必要に応じて、不揮発性記憶デバイス５５０、入出力装置５６０がシステムバス５１０に接続される。不揮発性記憶デバイスとしては、ハードディスクや光ドライブ、ＳＳＤ（Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｒｉｖｅ）などを利用できる。
【００９４】
入出力装置５６０には、例えば液晶ディスプレイなどの表示装置や、キーボード等のデータ入力装置が含まれる。データ処理システム５００の各構成要素の個数は、図１０では簡略化のため１つの記載にとどめているが、それに限定されず、全てまたはいずれかが複数個の場合も含まれる。データ処理システム５００には、例えばコンピュータシステムを含むが、これに限定されない。
【符号の説明】
【００９５】
１ 下部電極
２ 上部電極
３ 容量絶縁膜
４ａ、４ｂ、４ｃ 酸化アルミニウム膜
５ａ、５ｂ、５ｃ 酸化ジルコニウム膜
６ 密着層
５１ 下部電極
５２ 上部電極
５３ａ、５３ｂ 酸化アルミニウム膜
５４ａ、５４ｂ 酸化ジルコニウム膜
５５ 容量絶縁膜
１０１ 半導体基板
１０３ 素子分離領域
１０４ 第１の層間絶縁膜
１０４Ａ ビット線コンタクトプラグ
１０５ ゲート電極
１０５ａ ゲート絶縁膜
１０５ｂ サイドウォール
１０５ｃ 絶縁膜
１０６ ビット線
１０７ 第２の層間絶縁膜
１０７Ａ 容量コンタクトプラグ
１０８ ソース・ドレイン領域
１０９ 基板コンタクトプラグ
１１１ 第３の層間絶縁膜
１１２ 第４の層間絶縁膜
１１２Ａ 開孔
１１３ 下部電極
１１４ 容量絶縁膜
１１５ 上部電極
１２０ 第５の層間絶縁膜
１２１ 配線層
１２２ 表面保護膜
２０５ａ、２０５ｂ、２０５ｃ 基板コンタクト部
５００ データ処理システム
５１０ システムバス
５２０ 演算処理デバイス
５３０ ＤＲＡＭ素子
５４０ ＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）
５５０ 不揮発性記憶デバイス
５６０ 入出力装置
Ｃａｐ キャパシタ素子
Ｋ 活性領域
Ｔｒ１ ＭＯＳトランジスタ
Ｗ ワード配線
【特許請求の範囲】
【請求項１】
キャパシタを備えた半導体装置であって、
前記キャパシタは、順に設けられた、下部電極と、密着層と、容量絶縁膜と、上部電極と、を備えており、
前記容量絶縁膜は、第１の金属酸化膜が前記密着層に接するように、第１の金属酸化膜と第２の金属酸化膜を交互に積層した構造を備え、
前記密着層は、膜厚が０．３ｎｍ以上で前記下部電極の構成元素の少なくとも一部を含有する酸化膜であることを特徴とする半導体装置。
【請求項２】
下部電極と、密着層と、第１の金属酸化膜と第２の金属酸化膜が交互に積層された容量絶縁膜と、上部電極と、が順に設けられたキャパシタを有し、
前記密着層は、膜厚が０．３ｎｍ以上で前記下部電極の構成元素の少なくとも一部を含有する酸化膜であり、一方の面が前記第１の金属酸化膜に接することを特徴とする半導体装置。
【請求項３】
前記密着層の厚さは、０．３〜１．０ｎｍであることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記密着層の厚さは、０．３〜０．６ｎｍであることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記第１の金属酸化膜は、酸化アルミニウム膜であることを特徴とする請求項１〜４の何れか１項に記載の半導体装置。
【請求項６】
前記第２の金属酸化膜は、酸化ジルコニウム膜であることを特徴とする請求項１〜５の何れか１項に記載の半導体装置。
【請求項７】
更に、ソース・ドレイン領域を有する電界効果型トランジスタと、ビット線と、を有し、
前記ソース・ドレイン領域の一方は、前記キャパシタに電気的に接続され、
前記ソース・ドレイン領域の他方は、前記ビット線に電気的に接続され、
前記電界効果型トランジスタ及びキャパシタは、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）のメモリセルを構成することを特徴とする請求項１〜６の何れか１項に記載の半導体装置。
【請求項８】
（１）下部電極を形成する工程と、
（２）ＡＬＤ法により、下部電極上に順に、膜厚が０．３ｎｍ以上で前記下部電極の構成元素の少なくとも一部を含有する酸化膜である密着層と、第１の金属酸化膜と、を形成する工程と、
（３）ＡＬＤ法により、前記第１の金属酸化膜上に第２の金属酸化膜を形成する工程と、
（４）ＡＬＤ法により、前記第２の金属酸化膜上に、第１の金属酸化膜と第２の金属酸化膜を交互に積層させて、第１及び第２の金属酸化膜の積層構造を有する容量絶縁膜を形成する工程と、
（５）前記容量絶縁膜上に、上部電極を形成する工程と、
を有するキャパシタを備えた半導体装置の製造方法。
【請求項９】
前記工程（２）は、下記工程（２ａ）〜（２ｄ）を１回以上、行うことにより、前記密着層及び第１の金属酸化膜を形成する工程であることを特徴とする請求項８に記載の半導体装置の製造方法。
（２ａ）第１の原料ガスを供給することにより前記下部電極上に第１の金属膜を形成する工程、
（２ｂ）前記第１の原料ガスをパージする工程、
（２ｃ）第１の酸化ガスを供給して加熱することにより、前記第１の金属膜を前記第１の金属酸化膜とすると共に、前記第１の金属酸化膜と下部電極の間に前記密着層を形成する工程、
（２ｄ）前記第１の酸化ガスをパージする工程。
【請求項１０】
前記工程（２ｃ）において、
前記第１の酸化ガスとしてオゾン（Ｏ3）ガスを用い、２５０℃以上に加熱することを特徴とする請求項９に記載の半導体装置の製造方法。
【請求項１１】
前記工程（３）は、下記工程（３ａ）〜（３ｄ）を１回以上、行うことにより、前記第２の金属酸化膜を形成する工程であることを特徴とする請求項８〜１０の何れか１項に記載の半導体装置の製造方法。
（３ａ）第２の原料ガスを供給することにより前記第１の金属酸化膜上に第２の金属膜を形成する工程、
（３ｂ）前記第２の原料ガスをパージする工程、
（３ｃ）第２の酸化ガスを供給して加熱することにより、前記第２の金属膜を第２の金属酸化膜とする工程、
（３ｄ）前記第２の酸化ガスをパージする工程。
【請求項１２】
前記工程（４）は、下記工程（４ａ）〜（４ｈ）を１回以上、行うことにより、前記容量絶縁膜を形成する工程であることを特徴とする請求項８〜１１の何れか１項に記載の半導体装置の製造方法。
（４ａ）第１の原料ガスを供給することにより第２の金属酸化膜上に第１の金属膜を形成する工程、
（４ｂ）前記第１の原料ガスをパージする工程、
（４ｃ）第１の酸化ガスを供給して加熱することにより、前記第１の金属膜を第１の金属酸化膜とする工程、
（４ｄ）前記第１の酸化ガスをパージする工程、
（４ｅ）第２の原料ガスを供給することにより前記第１の金属酸化膜上に第２の金属膜を形成する工程、
（４ｆ）前記第２の原料ガスをパージする工程、
（４ｇ）第２の酸化ガスを供給して加熱することにより、前記第２の金属膜を第２の金属酸化膜とする工程、
（４ｈ）前記第２の酸化ガスをパージする工程。
【請求項１３】
前記工程（４ｃ）において、
前記第１の酸化ガスとしてオゾン（Ｏ3）ガスを用い、２５０℃以上に加熱することを特徴とする請求項１２に記載の半導体装置の製造方法。
【請求項１４】
前記第１の原料ガスは、ＴＭＡ（トリメチル・アルミニウム）であり、
前記第１の金属酸化膜は、酸化アルミニウム膜であることを特徴とする請求項９、１０、１２、又は１３に記載の半導体装置の製造方法。
【請求項１５】
前記第２の原料ガスは、ＴＥＭＡＺ（テトラキス・エチルメチル・ジルコニウム）であり、
前記第２の金属酸化膜は、酸化ジルコニウム膜であることを特徴とする請求項１１〜１３の何れか１項に記載の半導体装置の製造方法。
【請求項１】
キャパシタを備えた半導体装置であって、
前記キャパシタは、順に設けられた、下部電極と、密着層と、容量絶縁膜と、上部電極と、を備えており、
前記容量絶縁膜は、第１の金属酸化膜が前記密着層に接するように、第１の金属酸化膜と第２の金属酸化膜を交互に積層した構造を備え、
前記密着層は、膜厚が０．３ｎｍ以上で前記下部電極の構成元素の少なくとも一部を含有する酸化膜であることを特徴とする半導体装置。
【請求項２】
下部電極と、密着層と、第１の金属酸化膜と第２の金属酸化膜が交互に積層された容量絶縁膜と、上部電極と、が順に設けられたキャパシタを有し、
前記密着層は、膜厚が０．３ｎｍ以上で前記下部電極の構成元素の少なくとも一部を含有する酸化膜であり、一方の面が前記第１の金属酸化膜に接することを特徴とする半導体装置。
【請求項３】
前記密着層の厚さは、０．３〜１．０ｎｍであることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記密着層の厚さは、０．３〜０．６ｎｍであることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記第１の金属酸化膜は、酸化アルミニウム膜であることを特徴とする請求項１〜４の何れか１項に記載の半導体装置。
【請求項６】
前記第２の金属酸化膜は、酸化ジルコニウム膜であることを特徴とする請求項１〜５の何れか１項に記載の半導体装置。
【請求項７】
更に、ソース・ドレイン領域を有する電界効果型トランジスタと、ビット線と、を有し、
前記ソース・ドレイン領域の一方は、前記キャパシタに電気的に接続され、
前記ソース・ドレイン領域の他方は、前記ビット線に電気的に接続され、
前記電界効果型トランジスタ及びキャパシタは、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）のメモリセルを構成することを特徴とする請求項１〜６の何れか１項に記載の半導体装置。
【請求項８】
（１）下部電極を形成する工程と、
（２）ＡＬＤ法により、下部電極上に順に、膜厚が０．３ｎｍ以上で前記下部電極の構成元素の少なくとも一部を含有する酸化膜である密着層と、第１の金属酸化膜と、を形成する工程と、
（３）ＡＬＤ法により、前記第１の金属酸化膜上に第２の金属酸化膜を形成する工程と、
（４）ＡＬＤ法により、前記第２の金属酸化膜上に、第１の金属酸化膜と第２の金属酸化膜を交互に積層させて、第１及び第２の金属酸化膜の積層構造を有する容量絶縁膜を形成する工程と、
（５）前記容量絶縁膜上に、上部電極を形成する工程と、
を有するキャパシタを備えた半導体装置の製造方法。
【請求項９】
前記工程（２）は、下記工程（２ａ）〜（２ｄ）を１回以上、行うことにより、前記密着層及び第１の金属酸化膜を形成する工程であることを特徴とする請求項８に記載の半導体装置の製造方法。
（２ａ）第１の原料ガスを供給することにより前記下部電極上に第１の金属膜を形成する工程、
（２ｂ）前記第１の原料ガスをパージする工程、
（２ｃ）第１の酸化ガスを供給して加熱することにより、前記第１の金属膜を前記第１の金属酸化膜とすると共に、前記第１の金属酸化膜と下部電極の間に前記密着層を形成する工程、
（２ｄ）前記第１の酸化ガスをパージする工程。
【請求項１０】
前記工程（２ｃ）において、
前記第１の酸化ガスとしてオゾン（Ｏ3）ガスを用い、２５０℃以上に加熱することを特徴とする請求項９に記載の半導体装置の製造方法。
【請求項１１】
前記工程（３）は、下記工程（３ａ）〜（３ｄ）を１回以上、行うことにより、前記第２の金属酸化膜を形成する工程であることを特徴とする請求項８〜１０の何れか１項に記載の半導体装置の製造方法。
（３ａ）第２の原料ガスを供給することにより前記第１の金属酸化膜上に第２の金属膜を形成する工程、
（３ｂ）前記第２の原料ガスをパージする工程、
（３ｃ）第２の酸化ガスを供給して加熱することにより、前記第２の金属膜を第２の金属酸化膜とする工程、
（３ｄ）前記第２の酸化ガスをパージする工程。
【請求項１２】
前記工程（４）は、下記工程（４ａ）〜（４ｈ）を１回以上、行うことにより、前記容量絶縁膜を形成する工程であることを特徴とする請求項８〜１１の何れか１項に記載の半導体装置の製造方法。
（４ａ）第１の原料ガスを供給することにより第２の金属酸化膜上に第１の金属膜を形成する工程、
（４ｂ）前記第１の原料ガスをパージする工程、
（４ｃ）第１の酸化ガスを供給して加熱することにより、前記第１の金属膜を第１の金属酸化膜とする工程、
（４ｄ）前記第１の酸化ガスをパージする工程、
（４ｅ）第２の原料ガスを供給することにより前記第１の金属酸化膜上に第２の金属膜を形成する工程、
（４ｆ）前記第２の原料ガスをパージする工程、
（４ｇ）第２の酸化ガスを供給して加熱することにより、前記第２の金属膜を第２の金属酸化膜とする工程、
（４ｈ）前記第２の酸化ガスをパージする工程。
【請求項１３】
前記工程（４ｃ）において、
前記第１の酸化ガスとしてオゾン（Ｏ3）ガスを用い、２５０℃以上に加熱することを特徴とする請求項１２に記載の半導体装置の製造方法。
【請求項１４】
前記第１の原料ガスは、ＴＭＡ（トリメチル・アルミニウム）であり、
前記第１の金属酸化膜は、酸化アルミニウム膜であることを特徴とする請求項９、１０、１２、又は１３に記載の半導体装置の製造方法。
【請求項１５】
前記第２の原料ガスは、ＴＥＭＡＺ（テトラキス・エチルメチル・ジルコニウム）であり、
前記第２の金属酸化膜は、酸化ジルコニウム膜であることを特徴とする請求項１１〜１３の何れか１項に記載の半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【公開番号】特開２０１１−６０８２５（Ｐ２０１１−６０８２５Ａ）
【公開日】平成２３年３月２４日（２０１１．３．２４）
【国際特許分類】
【出願番号】特願２００９−２０５８６２（Ｐ２００９−２０５８６２）
【出願日】平成２１年９月７日（２００９．９．７）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
【公開日】平成２３年３月２４日（２０１１．３．２４）
【国際特許分類】
【出願日】平成２１年９月７日（２００９．９．７）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
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