半導体装置
【課題】本発明は、不純物拡散層と半導体基板との間に形成される空乏層中におけるＧＩＤＬを抑制することのできる半導体装置を提供することを課題とする。
【解決手段】半導体基板１１の表面１１ａが部分的にエッチングされて形成された第２の溝３２と、少なくとも第２の溝３２の側面３２ａを覆うゲート絶縁膜３８と、ゲート絶縁膜３８を介して、第２の溝３２の側面３２ａに形成され、その上端面４５ａが半導体基板１１の表面１１ａより低い位置にあってゲート電極３９となる第１の導電膜４５と、第１の導電膜４５に形成され、その上端面４６ａが第１の導電膜４５の上端面４５ｂよりも高く、かつ半導体基板１１の表面１１ａより低い位置にあってゲート電極３９となる第２の導電膜４６と、第１の導電膜４５の上端面４５ｂ、及び第１の導電膜４５の上端面４５ｂから突出した第２の導電膜４６を覆うように、第２の溝３２内に設けられた第２の絶縁膜と、を有する。
【解決手段】半導体基板１１の表面１１ａが部分的にエッチングされて形成された第２の溝３２と、少なくとも第２の溝３２の側面３２ａを覆うゲート絶縁膜３８と、ゲート絶縁膜３８を介して、第２の溝３２の側面３２ａに形成され、その上端面４５ａが半導体基板１１の表面１１ａより低い位置にあってゲート電極３９となる第１の導電膜４５と、第１の導電膜４５に形成され、その上端面４６ａが第１の導電膜４５の上端面４５ｂよりも高く、かつ半導体基板１１の表面１１ａより低い位置にあってゲート電極３９となる第２の導電膜４６と、第１の導電膜４５の上端面４５ｂ、及び第１の導電膜４５の上端面４５ｂから突出した第２の導電膜４６を覆うように、第２の溝３２内に設けられた第２の絶縁膜と、を有する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。
【背景技術】
【０００２】
従来、半導体基板に形成された溝と、溝に形成されたゲート絶縁膜と、溝に設けられたゲート電極（埋め込み型ゲート電極）と、半導体基板の表面まで達するように、ゲート電極が形成された溝を埋め込む絶縁膜と、半導体基板に形成され、溝の一方の側に配置された第１の不純物拡散層と、半導体基板に形成され、溝の他方の側に配置された第２の不純物拡散層と、を有したＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタがある（例えば、特許文献１参照。）。
【０００３】
上記構成とされたＭＯＳトランジスタでは、ドレイン領域として機能する一方の不純物拡散層にドレイン電圧を印加し、ソース領域として機能する他方の不純物拡散層をソース電圧にした状態で、ゲート電極にＯＮ電位を与えることにより溝の側壁及び底部にチャネル領域が形成されてＭＯＳトランジスタが動作する。
【０００４】
ところで、近年の微細化に伴い、ゲート電極の低抵抗化が望まれており、ゲート電極を低抵抗化するための材料として、金属、金属シリサイド、及び金属窒化物等の導電材料が用いられるようになってきた。
また、ＭＯＳトランジスタのしきい値電圧の制御性を向上させる観点から、ゲート電極の材料として、所定の仕事関数を有した金属、金属シリサイド、及び金属窒化物等の導電材料が用いられるようになってきた。
【０００５】
金属膜で構成されたゲート電極の代表的な例として、例えば、ゲート絶縁膜に接するように形成された窒化チタン膜と、窒化チタン膜の表面に形成され、溝の一部を埋め込むタングステン膜とにより構成されたゲート電極がある。
窒化チタン膜は、仕事関数が４．７５ｅＶ程度でシリコンバンド構造のミッドギャップ付近となる膜である。窒化チタン膜は、抵抗率が若干高いものの、タングステン膜からのタングステン原子がゲート絶縁膜に達することを抑制する機能を有する。また、タングステン膜は抵抗率が５μΩｃｍと低く、ゲート電極の低抵抗化に大きな役割を果たす。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００１−２１０８０１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、埋め込み型ゲート電極を、ゲート絶縁膜に接する窒化チタン膜及び低抵抗化を担うタングステン膜で構成し、しきい値電圧の制御とゲート電極の低抵抗化を実現しようとすると以下のような課題がある。
図３５は、埋め込み型ゲート電極を備えた従来の半導体装置の主要部を示す断面図である。図３５では、半導体装置の一例としてＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）の断面図を示す。
ここで、図３５を参照して、従来の半導体装置３００の構成を説明し、その後、従来の半導体装置３００の課題について説明する。
図３５を参照するに、従来の半導体装置３００は、溝３０２が形成された半導体基板３０１と、溝３０２の内壁に設けられたゲート絶縁膜３０３と、ゲート絶縁膜３０３を介して、溝３０２に埋め込まれ、第１及び第２の導電膜３２１，３２２により構成されたゲート電極３０４と、ゲート電極３０４が形成された溝３０２を埋め込む絶縁膜３０６と、半導体基板３０１に形成された第１及び第２の不純物拡散層３０７，３０８と、第１及び第２の不純物拡散層３０７，３０８及び絶縁膜３０６を覆う層間絶縁膜３０９と、第１のコンタクトプラグ３１１と、第２のコンタクトプラグ３１２と、キャパシタ３１３と、ビット線３１４とを有する。
【０００８】
第１の不純物拡散層３０７は、ソース領域として機能する不純物拡散層である。第１の不純物拡散層３０７は、第１のコンタクトプラグ３１１を介して、キャパシタ３１３の下部電極３１６と電気的に接続されている。
第２の不純物拡散層３０８は、ドレイン領域として機能する不純物拡散層である。第２の不純物拡散層３０８は、第２のコンタクトプラグ３１２を介して、ビット線３１４と電気的に接続されている。
第１及び第２の不純物拡散層３０７，３０８の深さは、ゲート電極３０４に対して第１及び第２の不純物拡散層３０７，３０８がオフセット構造とならないように、ゲート電極３０４の表面３０４ａよりも深くなるように構成されている。チャネル領域３１７は、トランジスタがＯＮ（オン）する際、溝３０２の側面及び底面に対応する半導体基板３０１に形成される。
第１のコンタクトプラグ３１１は、層間絶縁膜３０９を貫通しており、一方の端部が第１の不純物拡散層３０７と接触し、他方の端部がキャパシタ３１３の下部電極３１６と電気的に接続されている。
第２のコンタクトプラグ３１２は、層間絶縁膜３０９を貫通しており、一方の端部が第２の不純物拡散層３０８と接触し、他方の端部がビット線３１４と電気的に接続されている。
【０００９】
ところで、上記金属、金属シリサイド、及び金属窒化物等の導電材料よりなる第１及び第２の導電膜３２１，３２２を一括してエッチングすることで、ゲート電極３０４を形成する場合、第１の導電膜３２１よりも厚さの厚い第２の導電膜３２２に形成された結晶粒界の影響により、エッチング速度にばらつきが生じ、ゲート電極３０４の表面３０４ａ（エッチング面）に凹凸が形成されてしまう。
このため、ゲート電極３０４には、第１の不純物拡散層３０７の側面と対向する部分と、第１の不純物拡散層３０７の側面と対向しない部分とが必然的に存在し、第１の不純物拡散層３０７の側面と対向する部分では、電界強度が強くなるため、ＧＩＤＬ（Ｇａｔｅ−Ｉｎｄｕｃｅｄ−Ｄｒａｉｎ−Ｌｅａｋａｇｅ）が大きくなってしまう。
ＤＲＡＭの重要な特性である情報保持特性は、キャパシタ３１３の下部電極３１６と電気的に接続される第１の不純物拡散層３０７と半導体基板３０１との間に形成される空乏層中の接合リーク電流が多くなると劣化してしまい、この接合リーク電流はゲート電界の影響を受けたＧＩＤＬによるところが大きい。
そのため、第１の不純物拡散層３０７と半導体基板３０１との接合位置３１８がゲート電極３０４の表面３０４ａよりも深い位置にある場合、ゲート電界の影響を受けたＧＩＤＬを無視することができないという課題がある。
【課題を解決するための手段】
【００１０】
本発明の一観点によれば、半導体基板の主面が部分的にエッチングされて形成され、縦壁面を含む内面によって区画された凹部と、前記凹部の前記内面のうち少なくとも前記縦壁面を覆うゲート絶縁膜と、前記ゲート絶縁膜を介して、前記縦壁面に形成され、その上端面が前記半導体基板の主面より低い位置にあってゲート電極となる第１の導電膜と、前記第１の導電膜に形成され、その上端面が前記第１の導電膜の上端面より高く、かつ前記半導体基板の主面より低い位置にあって前記ゲート電極となる第２の導電膜と、前記第１の導電膜の上端面、及び前記第１の導電膜の上端面から突出した前記第２の導電膜を覆うように、前記凹部内に設けられた絶縁膜と、を有することを特徴とする半導体装置が提供される。
【発明の効果】
【００１１】
本発明の半導体装置によれば、ゲート絶縁膜を介して、縦壁面に形成され、その上端面が半導体基板の主面より低い位置にあってゲート電極となる第１の導電膜と、第１の導電膜に形成され、その上端面が第１の導電膜の上端面より高く、かつ半導体基板の主面より低い位置にあってゲート電極となる第２の導電膜と、第１の導電膜の上端面、及び第１の導電膜の上端面から突出した第２の導電膜を覆うように、凹部内に設けられた絶縁膜とを有することにより、第１の導電膜の上端面上に形成される隙間（ゲート絶縁膜と第２の導電膜との間に形成される隙間）に配置される絶縁膜がゲート絶縁膜の一部として機能するため、ＧＩＤＬ（Ｇａｔｅ−Ｉｎｄｕｃｅｄ−Ｄｒａｉｎ−Ｌｅａｋａｇｅ）の発生する領域の実効的なゲート絶縁膜の厚さを厚くすることが可能となる。
これにより、ゲート電界の影響を受けにくくなるため、不純物拡散層と半導体基板との間に形成される空乏層中におけるＧＩＤＬを抑制することができる。
【図面の簡単な説明】
【００１２】
【図１】本発明の第１の実施の形態に係る半導体装置の主要部を示す断面図である。
【図２】図１に示す半導体装置のＡ−Ａ線方向の断面図である。
【図３】本発明の第１の実施の形態の第１変形例に係る半導体装置の主要部を示す断面図である。
【図４】本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図（その１）である。
【図５】本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図（その２）である。
【図６】本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図（その３）である。
【図７】本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図（その４）である。
【図８】本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図（その５）である。
【図９】本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図（その６）である。
【図１０】本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図（その７）である。
【図１１】本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図（その８）である。
【図１２】本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図（その９）である。
【図１３】本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図（その１０）である。
【図１４】本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図（その１１）である。
【図１５】本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図（その１２）である。
【図１６】本発明の第１の実施の形態の第２変形例に係る半導体装置の主要部を示す断面図である。
【図１７】本発明の第１の実施の形態の第２変形例に係る半導体装置の製造工程を示す断面図（その１）である。
【図１８】本発明の第１の実施の形態の第２変形例に係る半導体装置の製造工程を示す断面図（その２）である。
【図１９】本発明の第１の実施の形態の第２変形例に係る半導体装置の製造工程を示す断面図（その３）である。
【図２０】本発明の第２の実施の形態に係る半導体装置の主要部を示す断面図である。
【図２１】図２０に示す半導体装置のＢ−Ｂ線方向の断面図である。
【図２２】図２０に示す半導体装置のＣ−Ｃ線方向の断面図である。
【図２３】図２０に示す半導体装置のＤ−Ｄ線方向の断面図である。
【図２４】本発明の第２の実施の形態に係る半導体装置の製造工程を示す断面図（その１）である。
【図２５】本発明の第２の実施の形態に係る半導体装置の製造工程を示す断面図（その２）である。
【図２６】本発明の第２の実施の形態に係る半導体装置の製造工程を示す断面図（その３）である。
【図２７】本発明の第２の実施の形態に係る半導体装置の製造工程を示す断面図（その４）である。
【図２８】本発明の第２の実施の形態に係る半導体装置の製造工程を示す断面図（その５）である。
【図２９】本発明の第２の実施の形態に係る半導体装置の製造工程を示す断面図（その６）である。
【図３０】本発明の第２の実施の形態に係る半導体装置の製造工程を示す断面図（その７）である。
【図３１】本発明の第２の実施の形態に係る半導体装置の製造工程を示す断面図（その８）である。
【図３２】本発明の第２の実施の形態に係る半導体装置の製造工程を示す断面図（その９）である。
【図３３】本発明の第２の実施の形態に係る半導体装置の製造工程を示す断面図（その１０）である。
【図３４】本発明の第２の実施の形態に係る半導体装置の製造工程を示す断面図（その１１）である。
【図３５】埋め込み型ゲート電極を備えた従来の半導体装置の主要部を示す断面図である。
【発明を実施するための形態】
【００１３】
以下、図面を参照して本発明を適用した実施の形態について詳細に説明する。なお、以下の説明で用いる図面は、本発明の実施形態の構成を説明するためのものであり、図示される各部の大きさや厚さや寸法等は、実際の半導体装置の寸法関係とは異なる場合がある。
【００１４】
（第１の実施の形態）
図１は、本発明の第１の実施の形態に係る半導体装置の主要部を示す断面図であり、図２は、図１に示す半導体装置のＡ−Ａ線方向の断面図である。図１及び図２では、半導体装置１０の一例として、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）の構成を図示する。図１及び図２において、Ｚ−Ｚ方向は第２の溝３２の深さ方向、Ｘ−Ｘ方向はＺ−Ｚ方向と直交する方向、Ｙ−Ｙ方向は同一平面内においてＸ−Ｘ方向と直交する方向をそれぞれ示している。また、図２において、図１と同一構成部分には、同一符号を付す。
なお、図２では、１つのトランジスタ１５のみを図示しているが、実際には、半導体装置１０には、複数のトランジスタ１５が設けられている。
【００１５】
図１及び図２を参照するに、第１の実施の形態の半導体装置１０は、半導体基板１１と、第１の絶縁膜１２と、素子分離領域１３と、トランジスタ１５と、第２の絶縁膜１６（絶縁膜）と、層間絶縁膜１７と、第１のコンタクトプラグ２１と、第２のコンタクトプラグ２２と、第３のコンタクトプラグ２３と、キャパシタ２５と、ビット線２６と、プレート電極２７とを有する。
半導体基板１１は、板状とされた基板である。半導体基板１１には、素子分離領域１３が形成される第１の溝３１と、Ｘ−Ｘ方向に延在する凹部である第２の溝３２とが形成されている。第２の溝３２は、縦壁面である側面３２ａと、側面３２ａと対向する他の縦壁面である３２ｂと、底面３２ｃとよりなる内面によって区画されている。第２の溝３２は、半導体基板１１の表面１１ａ（主面）が部分的にエッチングされることで形成される溝である。
第２の溝３２深さＤ１は、第１の溝３１の深さよりも浅い。半導体基板１１の表面１１ａを基準としたときの第２の溝３２の深さＤ１は、例えば、１２０ｎｍとすることができる。
また、第２の溝３２の幅Ｗ１は、例えば、５０ｎｍとすることができる。なお、第２の溝３２の幅Ｗ１は、トランジスタ１５の所望の特性に応じて適宜選択することができ、上記数値に限定されない。
【００１６】
半導体基板１１としては、例えば、Ｐ型のシリコン基板を用いることができる。この場合、半導体基板１１に含まれるＰ型不純物であるボロンの濃度は、例えば、１．０×１０１７ａｔｏｍｓ／ｃｍ３とすることができるが、所定のしきい値電圧となるようにボロンの濃度を調整してもよい。
第１の絶縁膜１２は、半導体基板１１の表面１１ａを覆うように設けられている。第１の絶縁膜１２としては、例えば、厚さ１０ｎｍのシリコン酸化膜（ＳｉＯ２膜）を用いることができる。
素子分離領域１３は、第１の溝３１を埋め込むように設けられている。素子分離領域１３は、絶縁膜（例えば、シリコン酸化膜（ＳｉＯ２膜））により構成されている。
【００１７】
トランジスタ１５は、ＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタであり、第１の不純物拡散層３４と、第２の不純物拡散層３５と、チャネル領域３７と、ゲート絶縁膜３８と、ゲート電極３９と、隙間４１，４２とを有する。
第１及び第２の不純物拡散層３４，３５は、半導体基板１１がＰ型のシリコン基板の場合、半導体基板１１の表面１１ａにＮ型不純物をイオン注入することで形成する。第１及び第２の不純物拡散層３４，３５の表面３４ａ，３５ａは、半導体基板１１の表面１１ａに対して面一とされている。
第１の不純物拡散層３４は、ソース領域として機能する不純物拡散層であり、第２の溝３２の側面３２ａ側に配置されている。第１の不純物拡散層３４の側面３４ｂは、第２の溝３２に接している。第１の不純物拡散層３４は、第１のコンタクトプラグ２１の下端と接触している。第１の不純物拡散層３４は、第１のコンタクトプラグ２１を介して、キャパシタ２５の下部電極５１と電気的に接続されている。
【００１８】
第２の不純物拡散層３５は、ドレイン領域として機能する不純物拡散層であり、第２の溝３２の側面３２ｂ（第２の溝３２の側面３２ａと対向する側面）側に設けられている。第２の不純物拡散層３５は、第１の不純物拡散層３４と対向するように配置されている。第２の不純物拡散層３５の側面３５ｂは、第２の溝３２に接している。第２の不純物拡散層３５は、第２のコンタクトプラグ２２の下端と接触している。第２の不純物拡散層３５は、第２のコンタクトプラグ２２を介して、ビット線２６と電気的に接続されている。
半導体基板１１の表面１１ａを基準としたときの第１の不純物拡散層３４の深さＤ２は、半導体基板１１の表面１１ａを基準としたときの第２の不純物拡散層３５の深さＤ３と同じ深さとされている。第１及び第２の不純物拡散層３４，３５の深さＤ２，Ｄ３は、例えば、４０ｎｍとすることができる。
【００１９】
チャネル領域３７は、トランジスタ１５がＯＮする際に第２の溝３２の側面３２ａ，３２ｂ及び底面３２ｃに対応する半導体基板１１に形成される領域である。
ゲート絶縁膜３８は、第２の溝３２の側面３２ａ，３８ｂ及び底面３２ｃ、第１の不純物拡散層３４の側面３４ｂ、及び第２の不純物拡散層３５の側面３５ｂを覆うように設けられている。ゲート絶縁膜３８としては、例えば、単層のシリコン酸化膜（ＳｉＯ２膜）、シリコン酸化膜を窒化した膜（ＳｉＯＮ膜）、積層されたシリコン酸化膜（ＳｉＯ２膜）、シリコン酸化膜（ＳｉＯ２膜）上にシリコン窒化膜（ＳｉＮ膜）を積層させた積層膜等を用いることができる。
ゲート絶縁膜３８として単層のシリコン酸化膜（ＳｉＯ２膜）を用いる場合、ゲート絶縁膜３８の厚さは、例えば、４ｎｍとすることができる。
【００２０】
ゲート電極３９は、第２の溝３２に埋め込まれた電極であり、第１の導電膜４５と、第２の導電膜４６とを有する。第１の導電膜４５は、トランジスタ１５のしきい値電圧の決定を担う膜であると共に、第２の導電金属３５に含まれ、半導体基板１１に拡散することでトランジスタ１５の特性に悪影響を及ぼす重金属原子（具体的には、第２の導電金属３５がタングステン膜の場合、タングステン原子）がゲート絶縁膜３８に到達することを防止するバリア膜として機能する膜である。
第１の導電膜４５は、第２の溝３２のうち、第１の不純物拡散層３４と半導体基板１１とが接合される第１の接合位置４３、及び第２の不純物拡散層３５と半導体基板１１とが接合される第２の接合位置４４よりも第２の溝３２の底面３２ｃ側に位置する部分を覆うように設けられている。
【００２１】
第１の導電膜４５は、エッチングされた上端面４５ｂ，４５ｃを有する。第１の導電膜４５の上端面４５ｂは、第１の接合位置４３よりも第２の溝３２の底面３２ｃ側に配置されている。第１の導電膜４５の第２の端面４５ｃは、第２の接合位置４４よりも第２の溝３２の底面３２ｃ側に配置されている。
第１の導電膜４５は、第２の導電膜４６よりも厚さの薄い膜である。そのため、第１の導電膜４５は、第２の導電膜４６をエッチングする場合と比較して、エッチング時に結晶粒界の影響を受けにくく、エッチング量のばらつきを小さくすることが可能な膜である。
したがって、第１の導電膜４５を選択的にエッチングすることで、上端面４５ｂ，４５ｃを略平坦な面にすることができる。言い換えれば、第１の導電膜４５は、選択的にエッチングすることで、第２の溝３２の深さ方向における上端面４５ｂ，４５ｃの位置を制御しやすい膜である。
第１の導電膜４５の上端面４５ｃは、第１の導電膜４５の上端面４５ｂに対して面一とされている。これにより、半導体基板１１の表面１１ａから第１の導電膜４５の上端面４５ｂまでの深さＤ４は、半導体基板１１の表面１１ａから第１の導電膜４５の上端面４５ｃまでの深さＤ５と同じ深さとされている。上記上端面４５ｂ，４５ｃの深さＤ４，Ｄ５は、例えば、５０ｎｍとすることができる。
【００２２】
第１の導電膜４５としては、所定の仕事関数を有し、しきい値電圧の制御が容易で、薄い厚さでの成膜が可能で、かつ容易にエッチングすることが可能な膜を用いるとよい。
具体的には、第１の導電膜４５としては、ドーパント不純物（Ｐ型或いはＮ型）を含んだ多結晶シリコン膜、窒化チタン膜、窒化タンタル膜、窒化モリブデン膜、コバルトシリサイド膜、ニッケルシリサイド膜よりなる群のうち、少なくともいずれか１つの膜、或いは上記膜のうち、２つ以上の膜を積層させた積層膜を用いるとよい。
第１の導電膜４５として窒化チタン膜（仕事関数が４．７５ｅＶ）を用いた場合、基板の平面上に形成される第１の導電膜４５の厚さは、例えば、５ｎｍとすることができる。
【００２３】
第２の導電膜４６は、第１の導電膜４５の表面４５ａに形成されており、第１の導電膜４５が形成された第２の溝３２の一部を埋め込むように設けられている。
第２の導電膜４６は、第１及び第２の不純物拡散層３４，３５の一部と対向するように（言い換えれば、第１及び第２の不純物拡散層３４，３５に対してオフセット構造とならないように）、第１の導電膜４５の上端面４５ｂ，４５ｃから突出している。
これにより、第１の導電膜４５の上端面４５ｂ上には、第１の導電膜４５の上端面４５ｂ、第２の導電膜４６、及びゲート絶縁膜３８で囲まれた隙間４１が形成され、第１の導電膜４５の上端面４５ｃ上には、第１の導電膜４５の上端面４５ｃ、第２の導電膜４６、及びゲート絶縁膜３８で囲まれた隙間４２が形成される。隙間４１，４２は、Ｘ−Ｘ方向に延在する幅の狭い溝である。
【００２４】
隙間４２の幅は、隙間４１の幅Ｗ２と等しく、隙間４１の幅Ｗ２は第１の導電膜４５の厚さの値と等しい。第１の導電膜４５の厚さが５ｎｍの場合、隙間４１の幅Ｗ２は、例えば、５ｎｍとすることができる。
第２の導電膜４６の上端面４６ａは、半導体基板１１の表面１１ａから第１の接合位置４３までの間に配置されている。半導体基板１１の表面１１ａを基準としたときの第２の導電膜４６の上端面４６ａまでの深さＤ６は、例えば、３０ｎｍとすることができる。
実際には、第２の導電膜４６の上端面４６ａは、第２の導電膜４６の結晶粒界の影響によるエッチングばらつきにより、凹凸が形成されるが図１及び図２ではその図示を省略する。
【００２５】
第２の導電膜４６は、結晶粒界を有する膜であり、かつ第１の導電膜４５よりも抵抗値が低く、第１の導電膜４５よりも厚さの厚い膜である。第２の導電膜４６は、ゲート電極３９の抵抗値を低減するための膜である。
第２の導電膜４６は、コバルトシリサイド膜、ニッケルシリサイド膜、タングステン膜、モリブデン膜、コバルト膜、ニッケル膜、銅膜、アルミニウム膜よりなる群のうち、いずれか１つの膜により構成することができる。
第２の導電膜４６としてタングステン膜を用いた場合、基板の平面上に形成される第２の導電膜４６の厚さは、例えば、３０ｎｍとすることができる。
【００２６】
第１の絶縁膜１２は、半導体基板１１の表面１１ａ（第１及び第２の不純物拡散層３４，３５の表面３４ａ，３５ａも含む）に設けられている。第１の絶縁膜１２としては、例えば、厚さ１０ｎｍのシリコン酸化膜（例えば、ＳｉＯ２膜）を用いることができる。
【００２７】
第２の絶縁膜１６は、隙間４１，４２、及びゲート電極３９が形成された第２の溝３２を埋め込むように設けられている。これにより、第２の絶縁膜１６は、第１の導電膜４５のう上端面４５ｂ，４５ｃから突出した第２の導電膜４６を覆っている。第２の絶縁膜１６の表面１６ａは、第１の絶縁膜１２の表面１２ａに対して略面一とされている。
隙間４１に形成された第２の絶縁膜１６の厚さＴ１は、隙間４１の幅Ｗ２の値と等しい。隙間４１の幅Ｗ２が５ｎｍの場合、第２の絶縁膜１６の厚さＴ１は、５ｎｍとすることができる。
【００２８】
このように、ゲート絶縁膜３８上に形成され、上端面４５ｂが第１の接合位置４３よりも低い位置にあってゲート電極３９となる第１の導電膜４５と、第１の導電膜４５に形成され、上端面４６ａが第１の導電膜４５の上端面４５ｂより高く、かつ半導体基板１１の表面１１ａより低い位置にあってゲート電極３９となる第２の導電膜４６と、第１の導電膜４５の上端面４５ｂ、及び第１の導電膜４５の上端面４５ｂから突出した第２の導電膜４６を覆うように、第２の溝３２内に設けられた第２の絶縁膜１６と、を有することにより、第１の導電膜４５の上端面４５ｂ上に位置するゲート絶縁膜３８と第２の導電膜４６との隙間４１を充填する第２の絶縁膜１６がゲート絶縁膜３８の一部として機能するため、ＧＩＤＬ（Ｇａｔｅ−Ｉｎｄｕｃｅｄ−Ｄｒａｉｎ−Ｌｅａｋａｇｅ）の発生する領域の実効的なゲート絶縁膜の厚さを厚くすることが可能となる。
【００２９】
これにより、ゲート電界の影響を受けにくくなるため、キャパシタ２５の下部電極５１と電気的に接続される第１の不純物拡散層３４と半導体基板１１との間に形成される空乏層中におけるＧＩＤＬを抑制することができる。
よって、第１の実施の形態の半導体装置１０としてＤＲＡＭを用いた場合、ゲート電界の影響を受けたＧＩＬＤに起因する情報保持特性の劣化を抑制することができる。
また、第１の導電膜４５から突出した第２の導電膜４６を第２の絶縁膜１６で覆うことで、第２の導電膜４６に含まれ、半導体基板１１に悪影響を及ぼす重金属原子（例えば、タングステン原子）がゲート絶縁膜３８に到達することを抑制できる。
【００３０】
層間絶縁膜１７は、第１の絶縁膜１２の表面１２ａ及び第２の絶縁膜１６の表面１６ａに設けられている。層間絶縁膜１７としては、例えば、厚さが１００ｎｍのシリコン酸化膜（ＳｉＯ２膜）を用いることができる。
第１のコンタクトプラグ２１は、層間絶縁膜１７を貫通するように設けられている。第１のコンタクトプラグ２１の下端は、第１の不純物拡散層３４と接触している。第１のコンタクトプラグ２１の上端は、キャパシタ２５の下部電極５１と電気的に接続されている。
第２のコンタクトプラグ２２は、層間絶縁膜１７を貫通するように設けられている。第２のコンタクトプラグ２２の下端は、第２の不純物拡散層３５と接触している。第２のコンタクトプラグ２２の上端は、ビット線２６と電気的に接続されている。
第３のコンタクトプラグ２３は、第２の絶縁膜１６及び層間絶縁膜１７を貫通するように設けられている。第３のコンタクトプラグ２３の下端は、第２の導電膜４６の上端面４６ａ側と接続されている。これにより、第３のコンタクトプラグ２３は、ゲート電極３９と電気的に接続されている。
【００３１】
キャパシタ２５は、下部電極５１と、容量絶縁膜と、上部電極５２とが順次積層された構成とされており、第１のコンタクトプラグ２１の上方に配置されている。下部電極５１は、第１のコンタクトプラグ２１と電気的に接続されている。
ビット線２６は、ゲート電極３９と交差する配線であり、Ｙ，Ｙ方向に延在している。 ビット線２６は、第２のコンタクトプラグ２２と電気的に接続されている。プレート電極２７は、上部電極５２と電気的に接続されている。
【００３２】
ここで、半導体基板１１の電位が−０．４Ｖ、キャパシタ２５の上部電極５２の電位（プレート電位）が０．５Ｖの場合を例に挙げて、第１の実施の形態の半導体装置１０に設けられたトランジスタ１５の動作と本願の効果ついて説明する。
ゲート電極３９（ワード線）に印加される電圧をＯＮ（オン）状態にし、この状態でビット線２６と電気的に接続された第２の不純物拡散層３５にデータＥの電位として１Ｖを与えると、チャネルがＯＮ状態となり、第１の不純物拡散層３４はデータＥの電位（１Ｖ）となる。
すなわち、キャパシタ２５には、データＥの情報が書き込まれる。次いで、十分な書き込みをした後、ゲート電極３９の電位をＯＦＦ（オフ）状態にする。ゲート電極３９の電位をＯＦＦ（オフ）にした時点からデータＥの情報を保持しているが、第１の不純物拡散層３４と半導体基板１１とよりなる接合の空乏化領域においてＧＩＤＬが増加すると、保持している電位情報が徐々に低下してデータＥの情報をセンスすることができなくなる。その結果、従来の半導体装置（ＤＲＡＭ）では、情報保持特性が劣化してしまう。
【００３３】
一方、第１の実施の形態の半導体装置１０によれば、キャパシタ２５の下部電極５１と電気的に接続される第１の不純物拡散層３４と半導体基板１１とが接合される第１の接合位置４３と第２の導電膜４６との間に隙間４１を設け、第２の絶縁膜１６により隙間４１を埋め込むことにより、隙間４１に形成された第２の絶縁膜１６がゲート絶縁膜として機能するため、ゲート電界の影響を受けたＧＩＤＬの発生する領域の実効的なゲート絶縁膜の厚さを厚くすることが可能となる。
これにより、ゲート電界の影響を受けにくくなるため、第１の不純物拡散層３４と半導体基板１１との間に形成される空乏層中におけるＧＩＤＬが減少し、電位情報の低下を抑制することができる。したがって、半導体装置１０としてＤＲＡＭを用いた場合、ＤＲＡＭの情報保持特性の劣化を抑制することができる。
【００３４】
図３は、本発明の第１の実施の形態の第１変形例に係る半導体装置の主要部を示す断面図である。図３において、図２に示す第１の実施の形態の半導体装置１０と同一構成部分には同一符号を付し、その説明を省略する。
図３を参照するに、第１の実施の形態の第１変形例に係る半導体装置５５は、第１の実施の形態の半導体装置１０に設けられたゲート電極３９の替わりに、ゲート電極５６を設けた以外は、半導体装置１０と同様に構成される。
ゲート電極５６は、第１の導電膜４５と、第１の導電膜４５とは異なる種類の導電膜である第２の導電膜４６との間に、第３の導電膜５７を設けた以外は、先に説明したゲート電極３９と同様な構成とされている。
【００３５】
第３の導電膜５７は、Ｕ字型形状とされている。第３の導電膜５７の一方の端面５７ａは、第１の導電膜４５の上端面４５ｂに対して略面一とされている。また、第３の導電膜５７の他方の端面５７ｂは、第１の導電膜４５の上端面４５ｃに対して略面一とされている。
第３の導電膜５７は、第１の導電膜４５と第２の導電膜４６との反応を防止するための膜であり、このような膜を設けることは、第１の導電膜４５と第２の導電膜４６との反応を防止したい場合に有効である。
第３の導電膜５７は、窒化チタン膜、窒化タンタル膜、窒化モリブデン膜、窒化タングステン膜よりなる群のうち、いずれか１つの膜により構成することができる。
【００３６】
具体的には、例えば、第１の導電膜４５としてＮ型多結晶シリコン膜を用い、第２の導電膜４６としてタングステン膜を用いた場合、Ｎ型多結晶シリコン膜とタングステン膜との間に、第３の導電膜５７として窒化チタン膜（例えば、厚さ２ｎｍ）を設けることで、Ｎ型多結晶シリコン膜とタングステン膜との反応を防止することができる。
このように、第１乃至第３の導電膜４５，４６，５７によりゲート電極５６を構成した場合、隙間４１の幅Ｗ２は、第１の導電膜４５の厚さと第３の導電膜５７の厚さとの合計の値に等しい。
例えば、第１の導電膜４５として厚さ５ｎｍのＮ型多結晶シリコン膜を用い、第３の導電膜５７として厚さ２ｎｍの窒化チタン膜を用いた場合、隙間４１の幅Ｗ２は、７ｎｍとすることができる。
上記構成とされた第１の実施の形態の第１変形例に係る半導体装置５５は、第１の実施の形態の半導体装置１０と同様な効果を得ることができる。
【００３７】
図４〜図１５は、本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図である。図４〜図１５は、図２に示す半導体装置１０の切断面に対応する断面図である。図４〜図１５において、半導体装置１０と同一構成部分には同一符号を付す。また、図４〜図１５に示す構造体の切断面では、図１に示す素子分離領域１３及び第１の溝３１を図示することは困難なため、その図示を省略する。
さらに、図９〜図１１では、説明の便宜上、図９〜図１１に示す工程ではまだ形成されていない第１及び第２の不純物拡散層３４，３５、並びに第１及び第２の接合位置４３，４４を図示する。
【００３８】
図４〜図１５を参照して、第１の実施の形態の半導体装置１０の製造方法について説明する。
始めに、図４に示す工程では、半導体基板１１として、例えば、Ｐ型不純物であるボロンの濃度が１．０×１０１７ａｔｏｍｓ／ｃｍ３のＰ型シリコン基板を準備する。次いで、半導体基板１１に、第１の溝３１（図示せず）を形成し、次いで、第１の溝３１を絶縁膜（例えば、シリコン酸化膜（ＳｉＯ２膜））で埋め込むことで、素子分離領域１３（図示していない）を形成する。
なお、上記Ｐ型シリコン基板のボロンの濃度は、上記数値に限定されない。Ｐ型シリコン基板のボロンの濃度は、所定のしきい値電圧となるように調整してもよい。
【００３９】
次いで、半導体基板１１の表面１１ａに、第１の絶縁膜１２と、第３の絶縁膜６１とを順次積層する。具体的には、例えば、第１の絶縁膜１２として厚さが１０ｎｍのシリコン酸化膜（ＳｉＯ２膜）を形成し、その後、第３の絶縁膜６１として厚さが１００ｎｍのシリコン窒化膜（ＳｉＮ膜）を形成する。
次いで、第３の絶縁膜６１の表面６１ａに、パターニングされたホトレジスト（図示せず）を形成し、このホトレジストを介した異方性エッチング（例えば、ドライエッチング）により、第１及び第３の絶縁膜１２，６１をエッチングすることで、半導体基板１１の表面１１ａを露出する貫通溝６２を形成する。ホトレジスト（図示せず）は、貫通溝６２を形成後に除去する。貫通溝６２の幅Ｗ３は、例えば、５０ｎｍとすることができるが、貫通溝６２の幅Ｗ３は、所望のトランジスタ特性に応じて適宜選択することができる。
【００４０】
次いで、図５に示す工程では、貫通溝６２を有した第３の絶縁膜６１をマスクとする異方性エッチング（例えば、ドライエッチング）により、貫通溝６２の下方に位置する部分の半導体基板１１をエッチングすることで、第２の溝３２を形成する。
このとき、貫通溝６２の下方に素子分離領域１３（図示せず）が存在する場合には、この部分の素子分離領域１３（図示せず）にも第２の溝３２を形成する。また、素子分離領域１３（図示せず）に形成される第２の溝３２の深さは、半導体基板１１に形成される第２の溝３２の深さと同じでもよいし、異なっていてもよい。
素子分離領域１３（図示せず）に形成される第２の溝３２の深さと、半導体基板１１に形成される第２の溝３２の深さＤ１とを異ならせる場合、エッチングガスを調整して、半導体基板１１をエッチングする速度と素子分離領域１３を構成する絶縁膜（シリコン酸化膜（ＳｉＯ２膜））をエッチングする速度とを異ならせることで第２の溝３２を形成する。
第２の溝３２の深さＤ１は、例えば、１２０ｎｍとすることができる。また、貫通溝６２の幅Ｗ３が５０ｎｍの場合、第２の溝３２の幅Ｗ１は、５０ｎｍとすることができるが、第２の溝３２の幅Ｗ１は、トランジスタ１５の所望の特性に応じて適宜選択するとよい。なお、第２の溝３２の深さＤ１及び幅Ｗ１は、上記数値に限定されない。
【００４１】
次いで、図６に示す工程では、第２の溝３２の側面３２ａ，３２ｂ及び底面３２ｃ（コーナー部３２ｄ含む）を覆うようにゲート絶縁膜３８を形成する。ゲート絶縁膜３８としては、例えば、熱酸化法により形成された単層のシリコン酸化膜（ＳｉＯ２膜）用いることができる。ゲート絶縁膜３８として単層のシリコン酸化膜（ＳｉＯ２膜）を用いる場合、ゲート絶縁膜３８の厚さは、例えば、４ｎｍとすることができる。
なお、熱酸化法によりゲート絶縁膜３８を形成した場合、第２の溝３２の底面３２ｃ（コーナー部３２ｄを含む）に形成されるシリコン酸化膜の厚さは、第２の溝３２の側面３２ａ，３２ｂに形成されるシリコン酸化膜の厚さよりも薄くなる。
【００４２】
そこで、ゲート絶縁膜３８のゲート耐圧を向上させたい場合、熱酸化法により形成された単層のシリコン酸化膜（ＳｉＯ２膜）と、絶縁膜（例えば、シリコン酸化膜（ＳｉＯ２膜）やシリコン窒化膜（ＳｉＮ膜）とを積層させることでゲート絶縁膜３８を形成するとよい。
また、熱酸化法により形成されたシリコン酸化膜（ＳｉＯ２膜）上に形成される絶縁膜は、例えば、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により形成することができる。また、ゲート絶縁膜３８の酸化膜換算膜厚を増やしたくない場合、熱酸化法により形成されたシリコン酸化膜（ＳｉＯ２膜）上に、ＣＶＤ法により、誘電率の高い膜（図示せず）を形成するとよい。
【００４３】
次いで、図７に示す工程では、ゲート絶縁膜３８の表面３８ａ、貫通溝６２の側面、及び第３の絶縁膜６１の表面６１ａを覆うように第１の導電膜４５を成膜する。
図７に示す第１の導電膜４５は、エッチングされる前の第１の導電膜４５であり、エッチングされることで、図２に示す上端面４５ｂ，４５ｃを有した第１の導電膜４５となる。第１の導電膜４５は、例えば、ＣＶＤ法により成膜することができる。
図７に示す工程では、第１の導電膜４５の厚さが、第２の導電膜４６の厚さよりも薄くなるように第１の導電膜４５を形成する。
このように、第１の導電膜４５の厚さを薄くすることで、第１の導電膜４５を選択的にエッチングする際に、第１の導電膜４５のエッチング量のばらつきが大きくなることを抑制できる。
これにより、後述する図１０に示す工程において、第１の導電膜４５を選択的にエッチングする際、第１の導電膜４５のエッチング面（上端面４５ｂ，４５ｃ）を平坦な面に加工することができると共に、第２の溝３２の深さ方向（Ｚ−Ｚ方向）における第１の導電膜４５のエッチング量の制御を容易に行うことができる。
【００４４】
第１の導電膜４５は、トランジスタ１５のしきい値電圧を担う膜であると共に、第２の導電膜４６に含まれ、トランジスタ１５の特性に悪影響を及ぼす重金属原子（例えば、タングステン原子）が半導体基板１１に拡散することを防止する膜である。
第１の導電膜４５としては、トランジスタ１５のしきい値電圧の制御が容易で、薄い厚さでの成膜が可能で、かつ容易にエッチングすることが可能な膜を用いるとよい。
具体的には、第１の導電膜４５としては、ドーパント不純物を含んだ多結晶シリコン膜、窒化チタン膜、窒化タンタル膜、窒化モリブデン膜、コバルトシリサイド膜、ニッケルシリサイド膜よりなる群のうち、少なくとも１つの膜、或いは、これらの膜のうち、少なくとも２つの膜を積層させた積層膜を用いるとよい。
第１の導電膜４５として窒化チタン膜を形成した場合、第３の絶縁膜６１の表面６１ａに形成される第１の導電膜４５の厚さは、例えば、５ｎｍとすることができる。
【００４５】
次いで、第１の導電膜４５の表面４５ａに、第２の溝３２及び貫通溝６２を埋め込む第２の導電膜４６を成膜する。このとき、第３の絶縁膜６１の表面６１ａに形成された第１の導電膜４５上にも第２の導電膜４６が成膜される。第２の導電膜４６は、例えば、ＣＶＤ法により成膜する。
また、図７に示す第２の導電膜４６は、エッチングされる前の第２の導電膜４６であり、エッチングされることで、図２に示す第２の導電膜４６となる。
第２の導電膜４６は、第１の導電膜４５よりも抵抗値の低い膜である。つまり、第２の導電膜４６は、結晶粒界を有する膜であり、ゲート電極３９の抵抗を低くするための膜である。第２の導電膜４６は、第２の溝３２及び貫通溝６２を埋め込む必要があるため、第１の導電膜４５よりも厚さが厚くなるように形成する。
【００４６】
第２の導電膜４６としては、コバルトシリサイド膜、ニッケルシリサイド膜、タングステン膜、モリブデン膜、コバルト膜、ニッケル膜、銅膜、アルミニウム膜よりなる群のうち、いずれか１つの膜を用いることができる。
第２の導電膜４６としてタングステン膜を用いた場合、基板の平面上に形成される第２の導電膜４６の厚さは、例えば、３０ｎｍとすることができる。
【００４７】
次いで、図８に示す工程では、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法により、図７に示す第１及び第２の導電膜４５，４６のうち、第３の絶縁膜６１の表面６１ａよりも上方に位置する部分を除去することで、図８に示す構造体の表面を平坦化する。このとき、第３の絶縁膜６１（シリコン窒化膜（ＳｉＮ膜））を研磨のストッパー膜として利用する。
【００４８】
次いで、図９に示す工程では、第１及び第２の不純物拡散層３４，３５の深さＤ２，Ｄ３よりもエッチバック後の第２の導電膜４６の上端面４６ａの深さＤ６が浅くなるように、異方性エッチング法（例えば、ドライエッチング法）により、第１及び第２の導電膜４５，４６をエッチバックする。
つまり、図９に示す工程では、第１及び第２の不純物拡散層３４，３５に対して、図９に示す第１及び第２の導電膜４５，４６がオフセット構造とならないように、第１及び第２の導電膜４５，４６をエッチバックする。上記エッチバック処理を行うことで、第２の導電膜４６の上端面４６ａには図示していない凹凸が形成される。
第１及び第２の不純物拡散層３４，３５の深さＤ２，Ｄ３が４０ｎｍの場合、第２の導電膜４６の上端面４６ａの深さＤ６は、例えば、３０ｎｍとすることができる。
【００４９】
次いで、図１０に示す工程では、第１の導電膜４５の上端面４５ｂの位置が、第１の接合位置４３よりも第２の溝３２の底面３２ｃ側に配置されると共に、第１の導電膜４５の上端面４５ｃの位置が、第２の接合位置４４よりも第２の溝３２の底面３２ｃ側に配置されるように、図９に示す第１の導電膜４５の上端部を選択的にエッチングする。
これにより、第１の導電膜４５の上端面４５ｂ上には、第１の導電膜４５の上端面４５ｂ、第２の導電膜４６、及びゲート絶縁膜３８で囲まれた隙間４１が形成され、第１の導電膜４５の上端面４５ｃ上には、第１の導電膜４５の上端面４５ｃ、第２の導電膜４６、及びゲート絶縁膜３８で囲まれた隙間４２が形成される。隙間４１の幅Ｗ２は、第１の導電膜４５の厚さと等しく、例えば、５ｎｍとすることができる。隙間４２の幅は、隙間４１の幅Ｗ２と等しい。
図１０に示す工程のエッチングでは、上端面４５ｃは、上端面４５ｂに対して面一となる。この場合、第２の導電膜４６の上端面４６ａを基準としたときの上端面４５ｂの深さＤ７は、例えば、２０ｎｍとすることができ、第２の導電膜４６の上端面４６ａを基準としたときの上端面４５ｃの深さＤ８は、例えば、２０ｎｍとすることができる。
第２の導電膜４６の上端面４６ａの深さＤ６が３０ｎｍの場合、半導体基板１１の表面１１ａを基準としたときの上端面４５ｂ，４５ｃの深さＤ４，Ｄ５は、例えば、５０ｎｍとすることができる。
なお、図１０に示す工程のエッチングにより、第１及び第２の導電膜４５，４６を備えたゲート電極３９が形成される。
【００５０】
次いで、図１１に示す工程では、隙間４１，４２、ゲート電極３９が形成された第２の溝３２、及び貫通溝６２を埋め込むように、第２の絶縁膜１６（例えば、厚さ５０ｎｍのシリコン酸化膜（ＳｉＯ２膜））を成膜した後、第２の絶縁膜１６をエッチバックすることで、第１の絶縁膜１２の表面１２ａに対して略面一とされた表面１６ａを有する第２の絶縁膜１６を形成する。隙間４１に形成される第２の絶縁膜１６の厚さＴ１は、第１の導電膜４５の厚さと等しい。第１の導電膜４５の厚さが５ｎｍの場合、隙間４１に形成される第２の絶縁膜１６の厚さＴ１は、５ｎｍとすることができる。
【００５１】
このように、隙間４１を第２の絶縁膜１６で埋め込むことで、隙間４１に埋め込まれた第２の絶縁膜１６がゲート絶縁膜の一部として機能するため、ゲート電界の影響を受けたＧＩＤＬの発生する領域の実効的なゲート絶縁膜の厚さを厚くすることが可能となる。
これにより、ゲート電界の影響を受けにくくなるため、キャパシタ２５の下部電極５１と電気的に接続される第１の不純物拡散層３４と半導体基板１１との間に形成される空乏層中におけるＧＩＤＬを抑制することができる。
よって、第１の実施の形態の半導体装置１０としてＤＲＡＭを用いた場合、ゲート電界の影響を受けたＧＩＬＤに起因する情報保持特性の劣化を抑制することができる。
【００５２】
また、第１の導電膜４５から突出した第２の導電膜４６を第２の絶縁膜１６で覆うことにより、第２の導電膜４６に含まれ、トランジスタ１５の特性に悪影響を及ぼす重金属原子（第２の導電膜４６がタングステン膜の場合にはタングステン原子）がゲート絶縁膜３８に到達することを防止できる。
【００５３】
次いで、図１２に示す工程では、図１１に示す第３の絶縁膜６１を除去する。次いで、半導体基板１１の表面１１ａに、Ｎ型不純物をイオン注入することで、第１及び第２の不純物拡散層３４，３５を形成する。
具体的には、例えば、２５ＫｅＶのエネルギーで砒素を５．０×１０１３ａｔｍｏｓ／ｃｍ３の注入量で、半導体基板１１の表面１１ａにイオン注入し、その後、注入損傷回復のために９００℃で３０秒の熱処理を行うことで、第１及び第２の不純物拡散層３４，３５を形成する。第１の不純物拡散層３４の深さＤ２は、例えば、４０ｎｍとすることができる。この場合、第２の不純物拡散層３５の深さＤ３は、例えば、４０ｎｍとすることができる。
これにより、第１及び第２の不純物拡散層３４，３５、チャネル領域３７、ゲート絶縁膜３８、及びゲート電極３９と備えたトランジスタ１５が形成される。
なお、図１２では、１つのトランジスタ１５のみを図示したが、実際には、半導体基板１１に複数のトランジスタ１５が形成される。
【００５４】
次いで、図１３に示す工程では、図１２に示す第１の絶縁膜１２の表面１２ａ及び第２の絶縁膜１６の表面１６ａを覆う層間絶縁膜１７を形成する。具体的には、図１２に示す構造体の表面に、例えば、厚さが１００ｎｍのシリコン酸化膜（ＳｉＯ２膜）を成膜することで層間絶縁膜１７を形成する。
次いで、層間絶縁膜１７上にパターニングされたホトレジスト（図示せず）を形成し、該ホトレジストを介して、層間絶縁膜１７をエッチングすることで、第１の不純物拡散層３４の表面３４ａを露出する開口部６５と、第２の不純物拡散層３５の表面３５ａを露出する開口部６６とを一括形成し、その後、ホトレジストを除去する。
【００５５】
次いで、層間絶縁膜１７上にパターニングされたホトレジスト（図示せず）を形成し、該ホトレジストを介して、第２の絶縁膜１６及び層間絶縁膜１７をエッチングすることで、第３のコンタクトプラグ２３が配置される開口部（図示せず）を形成する。
次いで、図１４に示す工程では、開口部６５，６６及び第３のコンタクトプラグ２３が配置される開口部（図示せず）に導電膜を埋め込むことで、第１乃至第３のコンタクトプラグ２１〜２３を一括形成する。
【００５６】
次いで、図１５に示す工程では、周知の手法により、図１４に示す構造体上に、第１乃至第３のコンタクトプラグ２１〜２３のそれぞれに対して配線（図示せず）を形成し、その後、層間絶縁膜（図示せず）、コンタクトプラグ（図示せず）、他の配線（図示せず）、キャパシタ２５、ビット線２６、プレート電極２７等を形成する。これにより、第１の実施の形態の半導体装置１０が製造される。
【００５７】
第１の実施の形態の半導体装置の製造方法によれば、下部電極５１と電気的に接続される第１の不純物拡散層３４と半導体基板１１とが接合される第１の接合位置４３に対応する部分のゲート絶縁膜３８と第２の導電膜３２との間に形成された隙間４１を第２の絶縁膜１６で埋め込むことにより、隙間４１に形成された第２の絶縁膜１６がゲート絶縁膜３８の一部として機能するため、ゲート電界の影響を受けにくくなる。
これにより、第１の不純物拡散層３４と半導体基板１１との間に形成される空乏層中におけるＧＩＤＬを減少させることができる。
その結果、第１の実施の形態の半導体装置１０としてＤＲＡＭを用いた場合、ゲート電界の影響を受けたＧＩＬＤに起因する情報保持特性の低下を抑制することができる。
【００５８】
なお、先に説明した第１の実施の形態の第１変形例に係る半導体装置５５は、第１の導電膜４５を成膜する工程と第２の導電膜４６を成膜する工程との間に、図３に示す第３の導電膜５７を成膜する工程を設け、その後、図８に示す工程で第１の導電膜４５と共に、第３の導電膜５７を研磨し、その後、図９及び図１０に示す工程において第１の導電膜４５と共に、第３の導電膜５７をエッチングすることで製造できる。
【００５９】
図１６は、本発明の第１の実施の形態の第２変形例に係る半導体装置の主要部を示す断面図である。図１６において、第１の実施の形態の半導体装置１０（図２参照）と同一構成部分には同一符号を付す。
図１６を参照するに、第１の実施の形態の第２変形例に係る半導体装置７０は、第１の実施の形態の半導体装置１０に設けられたゲート電極３９の替わりにゲート電極７１を設けた以外は、半導体装置１０と同様な構成とされている。
ゲート電極７１は、第１の導電膜４５の上端面４５ｃ（他の上端面）が第２の導電膜４６の上端面４６ａに対して略面一とされていること以外は、図２に示すゲート電極３９と同様な構成とされている。隙間４１は、第２の絶縁膜１６により埋め込まれている。
【００６０】
上記構成とされた第１の実施の形態の第２変形例に係る半導体装置７０は、第１の実施の形態の半導体装置１０と同様な効果を得ることができる。
このように、キャパシタ２５の下部電極５１が接続される第１の不純物拡散層３４側に配置された第１の導電膜４５の上端面４５ｂのみ第１の接合位置４３の下方（第２の溝３２の底面３２ｃ側）に配置すればよく、第１の導電膜４５の上端面４５ｃは、第２の導電膜４６の上端面４６ａと面一にしてもよい。
【００６１】
図１７〜図１９は、本発明の第１の実施の形態の第２変形例に係る半導体装置の製造工程を示す断面図である。図１７〜図１９は、図１６に示す半導体装置７０の切断面に対応する断面図である。図１７〜図１９において、半導体装置７０と同一構成部分には同一符号を付す。
【００６２】
次に、主に図１７〜図１９を参照して、第１の実施の形態の第２変形例に係る半導体装置７０の製造方法について説明する。
始めに、先に説明した図４〜図９に示す工程と同様な処理を行うことで、図９に示す構造体を形成する。次いで、図１７に示す工程では、図９に示す構造体の上面側に、第１の導電膜４５のうち、隙間４１の形成領域に対応する部分を露出する溝状の開口部７６を有したホトレジスト膜７５を形成する。
【００６３】
次いで、図１８に示す工程では、ホトレジスト膜７５の開口部７６から露出された第１の導電膜４５を選択的にエッチングすることで隙間４１を形成する。
次いで、図１９に示す工程では、図１８に示すホトレジスト膜７５を除去する。その後、先に説明した図１１〜図１５に示す工程の処理を行うことで、第１の実施の形態の第２変形例に係る半導体装置７０が製造される。
【００６４】
（第２の実施の形態）
図２０は、本発明の第２の実施の形態に係る半導体装置の主要部を示す断面図であり、図２１は、図２０に示す半導体装置のＢ−Ｂ線方向の断面図である。図２２は、図２０に示す半導体装置のＣ−Ｃ線方向の断面図であり、図２３は、図２０に示す半導体装置のＤ−Ｄ線方向の断面図である。
図２０〜図２３において、第１の実施の形態の半導体装置１０と同一構成部分には同一符号を付す。また、図２０及び図２３では、１つの縦型トランジスタ８７のみを図示しているが、実際には、半導体基板１１には、複数の縦型トランジスタ８７が形成されている。
また、図２０〜図２３において、Ｚ−Ｚ方向は凹部１０３の深さ方向を示しており、Ｘ−Ｘ方向はＺ−Ｚ方向と直交する方向であり、Ｙ−Ｙ方向は同一平面内においてＸ−Ｘ方向と直交する方向をそれぞれ示している。
【００６５】
図２０〜図２３を参照するに、第２の実施の形態の半導体装置８０は、半導体基板１１と、キャパシタ２５と、ビット線２６と、プレート電極２７と、複数のピラー状の凸部であるピラー８２，８３と、第１の絶縁膜８４と、第２の絶縁膜８５と、縦型トランジスタ８７と、第３の絶縁膜８８（絶縁膜）と、層間絶縁膜９２と、第１のコンタクトプラグ９３と、第２のコンタクトプラグ９４と、第３のコンタクトプラグ９５とを有する。
半導体基板１１には、半導体基板１１の表面１１ａ（主面）を部分的にエッチングすることで形成される凹部１０３が形成されている。凹部１０３は、縦壁面を含む内面によって区画されている。半導体基板１１の表面１１ａを基準としたときの凹部１０３の深さＤ９は、例えば、１２０ｎｍとすることができる。
【００６６】
ピラー８２，８３は、半導体基板１１に凹部１０３を加工することで形成されるピラー状の凸部である。ピラー８２，８３は、凹部１０３の縦壁面に対応する外周側面８２ｂ，８３ｂ（ピラー８２，８３の側壁面）を有する。
図２０及び図２２では、それぞれ１つのピラー８２，８３のみ図示したが、実際には、ピラー８２，８３は、所定の狭い間隔で複数配置されている。
具体的には、半導体装置８０が６Ｆ２セル構造を有したＤＲＡＭの場合、６Ｆ２セル構造となるように複数のピラー８２，８３を配置する。
【００６７】
第１の絶縁膜８４は、ピラー８３の端面８３ａ、及び第１の不純物拡散層３４の表面に設けられている。第１の絶縁膜８４としては、例えば、厚さ１０ｎｍのシリコン酸化膜（ＳｉＯ２膜）を用いることができる。
第２の絶縁膜８５は、第１の絶縁膜８４上に設けられている。第２の絶縁膜８５は、平坦な表面８５ａを有する。第２の絶縁膜８５は、ピラー８２，８３を形成する際のマスクとなる膜である。第２の絶縁膜８５としては、例えば、厚さが１００ｎｍのシリコン窒化膜（ＳｉＮ膜）を用いることができる。
【００６８】
縦型トランジスタ８７は、縦型ＭＯＳトランジスタであり、ピラー８３と、第１の不純物拡散層３４と、第２の不純物拡散層３５と、チャネル領域９７と、ゲート絶縁膜９８と、ゲート電極９９と、隙間１０１，１０２とを有する。
なお、縦型トランジスタ８７の構成要素のうち、第１の実施の形態で説明したトランジスタ１５と同じ構成要素については、その材料及び厚さの説明を省略する。
第１の不純物拡散層３４は、半導体基板１１の表面１１ａ側に位置するピラー８３の端部に形成されている。第１の不純物拡散層３４の表面３４ａは、半導体基板１１の表面１１ａに対して面一とされている。第１の不純物拡散層３４は、第１のコンタクトプラグ９３を介して、キャパシタ２５の下部電極５１と電気的に接続されている。半導体基板１１の表面１１ａを基準としたときの第１の不純物拡散層３４の深さＤ１０は、例えば、４０ｎｍにすることができる。
第２の不純物拡散層３５は、凹部１０３の底面１０３ａに対応する部分の半導体基板１１に形成されている。第２の不純物拡散層３５は、第２のコンタクトプラグ９４を介して、ビット線２６と電気的に接続されている。
【００６９】
チャネル領域９７は、縦型トランジスタ８７がＯＮしたときに半導体基板１１に形成される領域である。チャネル領域９７は、第１の不純物拡散層３４と第２の不純物拡散層３５との間に位置するピラー８２に形成される。
ゲート絶縁膜９８は、第１の不純物拡散層３４の側面３４ｂ、凹部１０３の底面１０３ａ、及びピラー８２，８３の外周側面８２ｂ，８３ｂを覆うように設けられている。
ゲート絶縁膜９８は、第１の不純物拡散層３４の側面３４ｂ及びピラー８２，８３の外周側面８２ｂ，８３ｂに形成されたゲート絶縁膜９８と比較して、凹部１０３の底面１０３ａに形成されたゲート絶縁膜９８の厚さが厚くなるように構成されている。ゲート絶縁膜９８としては、例えば、シリコン酸化膜（ＳｉＯ２膜）を用いることができる。
【００７０】
ゲート電極９９は、複数のピラー８２，８３に対して共通の電極であり、凹部１０３に埋め込まれている。ゲート電極９９は、第１の導電膜４５及び第２の導電膜４６により構成されている。
第１の導電膜４５は、第１の不純物拡散層３４と半導体基板１１とが接合される第１の接合位置４３よりも下方に位置するピラー８２，８３の外周側面８２ｂ，８３ｂ、及び凹部１０３の底面１０３ａを連続的して覆うように設けられている。
これにより、第１の導電膜４５の上端面４５ｂ，４５ｃは、第１の接合位置４３よりも凹部１０３の底面１０３ａ側に配置される。また、第１の導電膜４５の上端面４５ｃは、上端面４５ｂに対して面一とされている。
第１の不純物拡散層３４の深さＤ１０が４０ｎｍの場合、半導体基板１１の表面１１ａから第１の導電膜４５の上端面４５ｂまでの深さＤ１１は、例えば、５０ｎｍとすることができる。この場合、半導体基板１１の表面１１ａから第１の導電膜４５の上端面４５ｃまでの深さＤ１２は、例えば、５０ｎｍとすることができる。
【００７１】
第１の導電膜４５は、所定の仕事関数を有し、しきい値電圧の制御が容易な膜を用いるとよい。第１の導電膜４５としては、ドーパント不純物（Ｐ型或いはＮ型）を含んだ多結晶シリコン膜、窒化チタン膜、窒化タンタル膜、窒化モリブデン膜、コバルトシリサイド膜、ニッケルシリサイド膜よりなる群のうち、少なくともいずれか１つの膜、或いは上記膜のうち、２つ以上の膜を積層させた積層膜を用いるとよい。具体的には、第１の導電膜４５としては、例えば、厚さが５ｎｍのＮ型多結晶シリコン膜を用いることができる。
【００７２】
第２の導電膜４６は、第１の導電膜４５の表面４５ａに形成されており、第１の導電膜４５よりも厚さが厚く、抵抗値の低い膜である。第２の導電膜４６の上端部は、第１の不純物拡散層３４に対してゲート電極３９がオフセット構造とならないように、第１の不純物拡散層３４の一部と対向している。第２の導電膜４６の上端面４６ａは、第１の導電膜４５の上端面４５ｂ，４５ｃから上方に突出しており、第１の不純物拡散層３４の表面３４ａと第１の接合位置４３との間に配置されている。
【００７３】
第２の導電膜４６は、コバルトシリサイド膜、ニッケルシリサイド膜、タングステン膜、モリブデン膜、コバルト膜、ニッケル膜、銅膜、アルミニウム膜よりなる群のうち、いずれか１つの膜により構成することができる。第２の導電膜４６としてタングステン膜を用いた場合、第２の導電膜４６は、例えば、平面上に形成される第２の導電膜４６の厚さが３０ｎｍとなるように形成する。半導体基板１１の表面１１ａを基準としたときの第２の導電膜４６の上端面４６ａまでの深さＤ１３は、例えば、３０ｎｍとすることができる。
【００７４】
隙間１０１は、第１の導電膜４５の上端面４５ｂ、第２の導電膜４６、及びゲート絶縁膜３８で囲まれた幅の狭いリング状の溝である。隙間１０１は、第１の不純物拡散層３４を囲むように配置されている。
隙間１０２は、第１の導電膜４５の上端面４５ｃ、第２の導電膜４６、及びゲート絶縁膜３８で囲まれた幅の狭いリング状の溝である。隙間１０１は、ピラー８３を囲むように配置されている。隙間１０２の幅は、隙間１０１の幅Ｗ４と等しい。また、図２０〜図２３に示す構造の場合、隙間１０１の幅Ｗ４の値は、第１の導電膜４５の厚さの値と等しい。第１の導電膜４５の厚さが５ｎｍの場合、隙間１０１の幅Ｗ４は、例えば、５ｎｍとすることができる。
【００７５】
また、第１の導電膜４５としてＮ型多結晶シリコン膜（例えば、厚さ５ｎｍ）を用いると共に、第２の導電膜４６としてタングステン膜を用いた場合には、第１の導電膜４５と第２の導電膜４６との反応を防止するために、第１の導電膜４５と第２の導電膜４６との間に、先に説明した図３に示す第３の導電膜５７を設けるとよい。
この場合、第３の導電膜５７としては、例えば、厚さが２ｎｍの窒化チタン膜を用いることができる。この場合、隙間１０１の幅Ｗ４の値は、第１の導電膜４５の厚さと第３の導電膜５７の厚さとの合計の値と等しく、例えば、７ｎｍとすることができる。
なお、第３の導電膜５７は、先に説明したように、窒化チタン膜、窒化タンタル膜、窒化モリブデン膜、窒化タングステン膜よりなる群のうち、いずれか１つの膜により構成することができる。
【００７６】
第３の絶縁膜８８は、隙間１０１，１０２、及びゲート電極９９が形成された凹部１０３を埋め込むと共に、第２の絶縁膜８５の側面８５ｂを覆うように配置されている。第３の絶縁膜８８の表面８８ａは、平坦な面とされており、第２の絶縁膜８５の表面８５ａに対して面一とされている。隙間１０１に設けられた第３の絶縁膜８８の厚さＴ２は、隙間１０１の幅Ｗ４の値と等しく、例えば、７ｎｍとすることができる。
【００７７】
このように、第１の不純物拡散層３４とピラー８２（半導体基板１１）とが接合される第１の接合位置４３と第１の不純物拡散層３４の表面３４ａとの間に、第２の導電膜４６の上端面４６ａを配置すると共に、第１の不純物拡散層３４側に位置する第１の導電膜４５の上端面４５ｂを第１の接合位置４３よりも凹部１０３の底面１０３ａ側に配置し、キャパシタ２５の下部電極５１と電気的に接続された第１の不純物拡散層３４を囲む隙間１０１を第３の絶縁膜８８で埋め込むことにより、隙間１０１に埋め込まれた第３の絶縁膜８８がゲート絶縁膜の一部として機能するため、ＧＩＤＬの発生する領域の実効的なゲート絶縁膜の厚さを厚くすることが可能となる。
これにより、ゲート電界の影響を受けにくくなるため、第１の不純物拡散層３４と半導体基板１１との間に形成される空乏層中におけるＧＩＤＬを減少させることができる。
よって、第２の実施の形態の半導体装置８０としてＤＲＡＭを用いた場合、ゲート電界の影響を受けたＧＩＬＤに起因する情報保持特性の低下を抑制することができる。
【００７８】
また、ゲート電極９９が形成された凹部１０３を第３の絶縁膜８８で埋め込むことにより、第２の導電膜４６が第３の絶縁膜８８で覆われるため、第２の導電膜４６に含まれる半導体基板１１に悪影響を及ぼす重金属原子（例えば、タングステン原子）がゲート絶縁膜９８に到達することを抑制できる。
第３の絶縁膜８８は、第１の不純物拡散層３４の表面３４ａ、及びゲート絶縁膜９８の上端面を露出する開口部１０５を有する。第３の絶縁膜８８としては、例えば、厚さが２００ｎｍのシリコン酸化膜（ＳｉＯ２膜）を用いることができる。
層間絶縁膜９２は、開口部１０５の一部を埋め込むように、第２及び第３の絶縁膜８５，８８の表面８５ａ，８８ａに設けられている。層間絶縁膜９２は、第１の不純物拡散層３４の表面３４ａを露出する開口部１０６を有する。層間絶縁膜９２としては、例えば、シリコン酸化膜（ＳｉＯ２膜）を用いることができる。
【００７９】
第１のコンタクトプラグ９３は、層間絶縁膜９２に形成された開口部１０６に設けられている。第１のコンタクトプラグ９３の下端は、第１の不純物拡散層３４と接触している。第１のコンタクトプラグ９３の上端は、キャパシタ２５の下部電極５１と電気的に接続されている。これにより、第１のコンタクトプラグ９３は、キャパシタ２５と第１の不純物拡散層３４とを電気的に接続している。
第２のコンタクトプラグ９４は、第３の絶縁膜８８及び層間絶縁膜９２を貫通する開口部１０７内に設けられている。第２のコンタクトプラグ９４の下端は、第２の不純物拡散層３５と接触している。第２のコンタクトプラグ９４の上端は、ビット線２６と電気的に接続されている。これにより、第２のコンタクトプラグ９４は、ビット線２６と第２の不純物拡散層３５とを電気的に接続している。
第３のコンタクトプラグ９５は、ゲート電極９９上に位置する第３の絶縁膜８８及び層間絶縁膜９２を貫通する開口部１０８内に設けられている。第３のコンタクトプラグ９５の下端は、ゲート電極９９を構成する第１及び第２の導電膜４５，４６と接続されている。
【００８０】
第２の実施の形態の半導体装置によれば、キャパシタ２５の下部電極５１と電気的に接続された第１の不純物拡散層３４を囲む隙間１０１を第３の絶縁膜８８で埋め込むことにより、隙間１０１に埋め込まれた第３の絶縁膜８８がゲート絶縁膜の一部として機能するため、ＧＩＤＬの発生する領域の実効的なゲート絶縁膜の厚さを厚くすることが可能となる。
これにより、ゲート電界の影響を受けにくくなるため、第１の不純物拡散層３４と半導体基板１１との間に形成される空乏層中におけるＧＩＤＬを減少させることができる。
よって、第２の実施の形態の半導体装置８０としてＤＲＡＭを用いた場合、ゲート電界の影響を受けたＧＩＬＤに起因する情報保持特性の低下を抑制することができる。
【００８１】
図２４〜図３４は、本発明の第２の実施の形態に係る半導体装置の製造工程を示す断面図である。図２４〜図３４は、図２１に示す半導体装置８０の切断面に対応する断面図である。図２４〜図３４において、半導体装置８０と同一構成部分には同一符号を付す。また、図２４〜図３４に示す構造体の切断面では、図２２及び図２３に示すピラー８３及び第２の絶縁膜８５と、図２３に示す第３のコンタクトプラグ９５及び開口部１０８とを図示することが困難なため、図２４〜図３４ではこれらの図示を省略する。
【００８２】
図２４〜図３４を参照して、第２の実施の形態の半導体装置８０の製造方法について説明する。
始めに、図２４に示す工程では、半導体基板１１として、例えば、Ｐ型不純物であるボロンの濃度が１．０×１０１７ａｔｏｍｓ／ｃｍ３のＰ型シリコン基板を準備する。次いで、半導体基板１１の表面１１ａに、第１の絶縁膜８４（例えば、厚さ１０ｎｍのシリコン酸化膜（ＳｉＯ２膜））と、第２の絶縁膜８５（例えば、厚さ１００ｎｍのシリコン窒化膜（ＳｉＮ膜））とを順次積層する。
【００８３】
次いで、第２の絶縁膜８５の表面８５ａに、パターニングされたホトレジスト（図示せず）を形成し、該ホトレジストをマスクとして、第１及び第２の絶縁膜８４，８５をエッチングすることで、図２４に示すパターニングされた第１及び第２の絶縁膜８４，８５を形成する。その後、ホトレジスト（図示せず）を除去する。
パターニングされた第２の絶縁膜８５の直径Ｒ１は、例えば、５０ｎｍとすることができる。第２の絶縁膜８５の直径Ｒ１は、縦型トランジスタ８７の所望の特性に応じて適宜選択すればよく、上記数値に限定されない。
なお、図２４に示す工程では、周知の手法により、図示していない素子分離領域を形成する。
【００８４】
次いで、図２５に示す工程では、第２の絶縁膜８５をマスクとする異方性エッチング（例えば、ドライエッチング）により、半導体基板１１をエッチングすることで、凹部１０３に囲まれた複数のピラー８２，８３を形成する。
このとき、素子分離領域（図示せず）上に、パターニングされた第１及び第２の絶縁膜８４，８５を形成し、これをマスクとするエッチングにより、素子分離領域（図示せず）を構成する絶縁膜（例えば、シリコン酸化膜（ＳｉＯ２膜））をパターニングすることで、絶縁膜よりなるピラー（図示せず）を形成してもよい。
半導体基板１１の表面１１ａを基準としたときの凹部１０３の深さＤ９は、例えば、１２０ｎｍとすることができる。ピラー８２，８３の直径は、第２の絶縁膜８５の直径Ｒ１と等しい。第２の絶縁膜８５の直径Ｒ１が５０ｎｍの場合、ピラー８２，８３の直径は、５０ｎｍとすることができる。
【００８５】
次いで、図２６に示す工程では、複数のピラー８２の外周側面８２ｂ、複数のピラー８３の外周側面８３ｂ（図示せず）、及び凹部１０３の底面１０３ａを覆うように、図示していない厚さ５ｎｍのシリコン酸化膜（ＳｉＯ２膜）を形成し、次いで、該シリコン酸化膜を介して、砒素を２０ＫｅＶのエネルギーにより１．０×１０１５ａｔｍｏｓ／ｃｍ３の濃度で半導体基板１１にイオン注入し、その後、半導体基板１１を９００℃の温度で１０秒加熱することで、凹部１０３の底面１０３ａに第２の不純物拡散層３５を形成する。
次いで、第２の不純物拡散層３５上に、ＨＤＰ（Ｈｉｇｈ Ｄｅｎｓｉｔｙ Ｐｌａｓｍａ）法により、厚さ２０ｎｍのシリコン酸化膜（ＳｉＯ２膜）を形成する。
【００８６】
次いで、図示していない厚さ５ｎｍのシリコン酸化膜（ＳｉＯ２膜）を除去し、次いで、複数のピラー８２，８３の外周側面８２ｂ，８３ｂに厚さ５ｎｍの熱酸化膜（ＳｉＯ２膜）を形成する。これにより、厚さ５ｎｍの熱酸化膜（ＳｉＯ２膜）、及び厚さ２０ｎｍの酸化シリコン膜よりなり、凹部１０３の底面１０３ｃに形成されるＳｉＯ２膜の厚さが厚いゲート絶縁膜９８が形成される。
このように、凹部１０３の底面１０３ｃのゲート絶縁膜９８の厚さを厚くすることで、後述する図２９に示す工程において、第２の導電膜４６をエッチングしたときに、ゲート絶縁膜９８の下方に配置された第２の不純物拡散層３５がエッチングされることを防止できる。
なお、ゲート絶縁膜９８の厚さを厚くしたい場合には、厚さ５ｎｍの熱酸化膜（ＳｉＯ２膜）を形成後に、例えば、ＣＶＤ法によりシリコン酸化膜（ＳｉＯ２膜）を堆積させてもよい。
【００８７】
次いで、図２７に示す工程では、ゲート絶縁膜９８の表面９８ａ及び第２の絶縁膜８５を覆うように第１の導電膜４５を成膜する。図２７に示す第１の導電膜４５は、エッチングされる前の第１の導電膜４５であり、エッチングされることで、図２１に示す第１の導電膜４５となる。第１の導電膜４５は、例えば、ＣＶＤ法により形成することができる。
第１の導電膜４５としては、バリア膜としての機能を有し、しきい値電圧の制御が容易な膜で、かつ薄膜形成が可能で、エッチングしやすい膜を用いるとよい。
具体的には、第１の導電膜４５としては、ドーパント不純物を含んだ多結晶シリコン膜、窒化チタン膜、窒化タンタル膜、窒化モリブデン膜、コバルトシリサイド膜、ニッケルシリサイド膜よりなる群のうち、少なくとも１つの膜、或いは、これらの膜のうち、少なくとも２つの膜を積層させた積層膜を用いるとよい。
【００８８】
次いで、第１の導電膜４５の表面４５ａを覆う第２の導電膜４６を成膜する。このとき、第２の導電膜４６は、第１の導電膜４５よりも厚さが厚くなるように成膜する。第２の導電膜４６は、例えば、ＣＶＤ法により形成することができる。また、図２７に示す第２の導電膜４６は、エッチングされる前の第２の導電膜４６であり、エッチングされることで、図２１に示す第２の導電膜４６となる。第２の導電膜４６は、第１の導電膜４５よりも抵抗値が低く、ゲート電極９９の抵抗を低くするための膜である。
第２の導電膜４６としては、コバルトシリサイド膜、ニッケルシリサイド膜、タングステン膜、モリブデン膜、コバルト膜、ニッケル膜、銅膜、アルミニウム膜よりなる群のうち、いずれか１つの膜を用いることができる。
【００８９】
なお、第１の導電膜４５と第２の導電膜４６との反応を防止したい場合、第１の導電膜を成膜する工程と第２の導電膜を成膜する工程との間に、第１の導電膜４５の表面４５ａに図３に示す第３の導電膜５７を成膜する工程を設けてもよい。
例えば、第１の導電膜４５として仕事関数が４．０５ｅＶのＮ型多結晶シリコン膜（例えば、砒素が２．０×１０２０ａｔｍｏｓ／ｃｍ３ドープされ、厚さが５ｎｍのＮ型多結晶シリコン膜）を成膜すると共に、第２の導電膜４６としてタングステン膜（例えば、厚さが２０ｎｍ）を成膜する場合、第３の導電膜５７（図示せず）として窒化チタン膜（例えば、厚さ２ｎｍ）を成膜する。
なお、Ｎ型多結晶シリコン膜の替わりに、第１の導電膜４５としてＰ型多結晶シリコン膜を用いてもよい。
【００９０】
次いで、図２８に示す工程では、異方性エッチング（例えば、ドライエッチング）により、第１及び第２の導電膜４５，４６をエッチバックする。このとき、第２の導電膜４６の上端面４６ａ（エッチングされた面）が、半導体基板１１の表面１１ａと第１の接合位置４３との間に位置するようにエッチバックを行う。これにより、図２１に示す第２の導電膜４６が形成される。
また、上記エッチバックにより、第２の導電膜４６の上端面４６ａには図示していない凹凸が形成される。第１の不純物拡散層３４の深さＤ１０が４０ｎｍの場合、半導体基板１１の表面１１ａから第２の導電膜４６の上端面４６ａまでの深さＤ１３は、例えば、３０ｎｍとすることができる。
【００９１】
次いで、図２９に示す工程では、第１の導電膜４５の上端部を選択的にエッチングする。このとき、第１の導電膜４５の上端面４５ｂ、及び第１の導電膜４５の上端面４５ｃ（図示せず）の位置が、第１の接合位置４３よりも凹部１０３の底面１０３ａ側に位置するように、第１の導電膜４５のエッチングを行う。
第１の導電膜３４のエッチングとしては、等方性エッチング、或いは異方性エッチングを用いることができる。等方性エッチングとしては、例えば、ウエットエッチング、或いはドライエッチングを用いることができる。また、異方性エッチングとしては、例えば、ドライエッチングを用いることができる。
これにより、第１の導電膜４５の上端面４５ｂ上には、第１の導電膜４５の上端面４５ｂ、第２の導電膜４６、及びゲート絶縁膜９８で囲まれた隙間１０１が形成され、第１の導電膜４５の上端面４５ｃ上には、第１の導電膜４５の上端面４５ｃ、第２の導電膜４６、及びゲート絶縁膜９８で囲まれた隙間１０２が形成される。隙間１０１，１０２は、リング状の幅の狭い溝である。
【００９２】
半導体基板１１の表面１１ａを基準としたときの第１の導電膜４５の上端面４５ｃの深さは、半導体基板１１の表面１１ａを基準としたときの第１の導電膜４５の上端面４５ｂの深さＤ１２と等しい。
第１の不純物拡散層３４の深さＤ１０が４０ｎｍの場合、第１の導電膜４５の上端面４５ｂの深さＤ１２は、例えば、５０ｎｍとすることができる。
なお、第１の導電膜４５として厚さ５ｎｍのＮ型多結晶シリコン膜を形成すると共に、第２の導電膜４６としてタングステン膜を形成し、第１の導電膜４５と第２の導電膜４６の間に図３に示す第３の導電膜５７として厚さが２ｎｍの窒化チタン膜を形成した場合、隙間１０１の幅Ｗ４の値は、第１の導電膜４５の厚さと第３の導電膜５７の厚さとの合計の値と等しく、例えば、７ｎｍとすることができる。また、図示していない隙間１０２の幅は、隙間１０１の幅Ｗ４と等しい。
なお、第３の導電膜５７は、窒化チタン膜、窒化タンタル膜、窒化モリブデン膜、窒化タングステン膜よりなる群のうち、いずれか１つの膜により構成することができる。
【００９３】
次いで、図３０に示す工程では、隙間１０１，１０２、及びゲート電極９９が形成された凹部１０３を埋め込むように、図２９に示す構造体の上面側に第３の絶縁膜８８を成膜する。その後、ＣＭＰ法により、第３の絶縁膜８８のうち、第２の絶縁膜８５の表面８５ａから突出した部分を研磨することにより、図２１に示す平坦な表面８８ａを有した第３の絶縁膜８８を形成する。第３の絶縁膜８８の表面８８ａは、第２の絶縁膜８５の表面８５ａに対して面一とされている。隙間１０１に形成される第３の絶縁膜８８の厚さＴ２は、隙間１０１の幅Ｗ４と等しく、例えば、７ｎｍとすることができる。
【００９４】
このように、キャパシタ２５の下部電極５１と電気的に接続される第１の不純物拡散層３４を囲む隙間１０１を第３の絶縁膜８８で埋め込むことにより、隙間１０１に埋め込まれた第３の絶縁膜８８がゲート絶縁膜の一部をとして機能するため、第１の不純物拡散層３４と半導体基板１１との間に形成される空乏層中におけるＧＩＤＬを減少させることが可能となる。
これにより、第２の実施の形態の半導体装置８０としてＤＲＡＭを用いた場合、ゲート電界の影響を受けたＧＩＬＤに起因する情報保持特性の低下を抑制することができる。
【００９５】
次いで、図３１に示す工程では、図３０に示す第２の絶縁膜８５を除去することで、第１の絶縁膜８４を露出する開口部８５を形成する。次いで、第１の絶縁膜８４を介して、図３０に示すピラー８２の端面８２ａ（半導体基板１１の表面１１ａ）に、砒素をイオン注入（例えば、エネルギーが２０Ｋｅｖ、注入量が１．０×１０１５ａｔｍｏｓ／ｃｍ３）し、その後、注入損傷回復のために、半導体基板１１を９００℃の温度で１０秒加熱することで、ピラー８２に第２の導電膜４６の上端と対向する第１の不純物拡散層３４を形成する。
このとき、第１の不純物拡散層３４と半導体基板１１とが接合される第１の接合位置４３が、第１の導電部４５の上端面４５ｂと第２の導電膜４６の上端面４６ａとの間に配置されるように第１の不純物拡散層３４を形成する。
半導体基板１１の表面１１ａを基準としたときの第１の不純物拡散層３４の深さＤ１０は、例えば、４０ｎｍとすることができる。これにより、縦型トランジスタ８７が形成される。
なお、図３１では、１つの縦型トランジスタ８７のみ図示したが、実際には、半導体基板１１に複数の縦型トランジスタ８７が形成される。
また、図３１に示す工程において、上記砒素をイオン注入後に、砒素がイオン注入された半導体基板１１の表面１１ａに、適量のボロンをイオン注入することで、縦型トランジスタ８７のしきい値電圧を調整してもよい。
【００９６】
次いで、図３２に示す工程では、開口部１０５を埋め込むように、第３の絶縁膜８８の表面８８ａに層間絶縁膜９２を形成する。層間絶縁膜９２は、例えば、ＣＶＤ法により形成することができる。層間絶縁膜９２としては、例えば、厚さが１００ｎｍとされたシリコン酸化膜（ＳｉＯ２膜）を用いることができる。
次いで、層間絶縁膜９２の表面９２ａに、パターニングされたホトレジスト（図示せず）を形成し、次いで、該ホトレジストをマスクとして開口部１０５に配置された第１及び第４の絶縁膜８４，９２をエッチングすることで、第１の不純物拡散層３４を露出する開口部１０６を形成する。その後、ホトレジストを除去する。
【００９７】
次いで、開口部１０６を形成した方法と同様な手法により、第３の絶縁膜８８及び層間絶縁膜９２をエッチングすることで、第２の不純物拡散層３５を露出する開口部１０７を形成する。次いで、開口部１０６を形成した方法と同様な手法により、第３の絶縁膜８８及び層間絶縁膜９２をエッチングすることで、ゲート電極９９を露出する開口部１０８（図示せず）を形成する。
次いで、図３３に示す工程では、開口部１０６〜１０８を導電膜で埋め込むことで、第１乃至第３のコンタクトプラグ９３〜９５を形成する。
【００９８】
次いで、図３４に示す工程では、周知の手法により、層間絶縁膜（図示せず）、配線（図示せず）、コンタクトプラグ（図示せず）、キャパシタ２５、ビット線２６、及びプレート電極２７等を形成する。このとき、キャパシタ２５は、第１のコンタクトプラグ９３及びプレート電極２７と電気的に接続されるように形成する。また、ビット線２６は、第２のコンタクトプラグ９４と電気的に接続されるように形成する。これにより、第２の実施の形態の半導体装置８０が製造される。
【００９９】
以上、本発明の好ましい実施の形態について詳述したが、本発明はかかる特定の実施の形態に限定されるものではなく、特許請求の範囲内に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
なお、第１及び第２の実施の形態では、半導体装置の一例としてＤＲＡＭを例に挙げたが、本発明は、埋め込み型ゲート電極、或いは、縦型トランジスタを備えたＤＲＡＭ以外の半導体装置にも適用可能である。
【産業上の利用可能性】
【０１００】
本発明は、半導体装置に適用可能である。
【符号の説明】
【０１０１】
１０，５５，７０，８０…半導体装置、１１…半導体基板、１１ａ，１２ａ，１６ａ，３８ａ，４５ａ，６１ａ，８５ａ，８８ａ，９２ａ，９８ａ…表面、１２，８４…第１の絶縁膜、１３…素子分離領域、１５…トランジスタ、１６，８５…第２の絶縁膜、１７，９２…層間絶縁膜、２１，９３…第１のコンタクトプラグ、２２，９４…第２のコンタクトプラグ、２３，９５…第３のコンタクトプラグ、２５…キャパシタ、２６…ビット線、２７…プレート電極、３１…第１の溝、３２…第２の溝、３２ａ，３２ｂ，３４ｂ，３５ｂ，３８ａ，３８ｂ，８５ｂ…側面、３２ｃ，１０３ａ…底面、３２ｄ…コーナー部、３４…第１の不純物拡散層、３５…第２の不純物拡散層、３７，９７…チャネル領域、３８，９８…ゲート絶縁膜、３９，５６，７１，９９…ゲート電極、４１，４２，１０１，１０２…隙間、４３…第１の接合位置、４４…第２の接合位置、４５…第１の導電膜、４５ｂ，４５ｃ，４６ａ…上端面、４６…第２の導電膜、５１…下部電極、５２…上部電極、５７…第３の導電膜、５７ａ，５７ｂ，８３ａ…端面、６１…第３の絶縁膜、６２…貫通溝、６５，６６，７６，１０５〜１０８…開口部、７５…ホトレジスト膜、８２，８３…ピラー、８２ｂ，８３ｂ…外周側面、８７…縦型トランジスタ、８８…第３の絶縁膜、１０３…凹部、１０３ａ…底面、Ｄ１，Ｄ２,Ｄ３，Ｄ４，Ｄ５,Ｄ６，Ｄ７,Ｄ８，Ｄ９，Ｄ１０,Ｄ１１，Ｄ１２,Ｄ１３…深さ、Ｒ１…直径、Ｔ１，Ｔ２…厚さ、Ｗ１，Ｗ２，Ｗ３，Ｗ４…幅
【技術分野】
【０００１】
本発明は、半導体装置に関する。
【背景技術】
【０００２】
従来、半導体基板に形成された溝と、溝に形成されたゲート絶縁膜と、溝に設けられたゲート電極（埋め込み型ゲート電極）と、半導体基板の表面まで達するように、ゲート電極が形成された溝を埋め込む絶縁膜と、半導体基板に形成され、溝の一方の側に配置された第１の不純物拡散層と、半導体基板に形成され、溝の他方の側に配置された第２の不純物拡散層と、を有したＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタがある（例えば、特許文献１参照。）。
【０００３】
上記構成とされたＭＯＳトランジスタでは、ドレイン領域として機能する一方の不純物拡散層にドレイン電圧を印加し、ソース領域として機能する他方の不純物拡散層をソース電圧にした状態で、ゲート電極にＯＮ電位を与えることにより溝の側壁及び底部にチャネル領域が形成されてＭＯＳトランジスタが動作する。
【０００４】
ところで、近年の微細化に伴い、ゲート電極の低抵抗化が望まれており、ゲート電極を低抵抗化するための材料として、金属、金属シリサイド、及び金属窒化物等の導電材料が用いられるようになってきた。
また、ＭＯＳトランジスタのしきい値電圧の制御性を向上させる観点から、ゲート電極の材料として、所定の仕事関数を有した金属、金属シリサイド、及び金属窒化物等の導電材料が用いられるようになってきた。
【０００５】
金属膜で構成されたゲート電極の代表的な例として、例えば、ゲート絶縁膜に接するように形成された窒化チタン膜と、窒化チタン膜の表面に形成され、溝の一部を埋め込むタングステン膜とにより構成されたゲート電極がある。
窒化チタン膜は、仕事関数が４．７５ｅＶ程度でシリコンバンド構造のミッドギャップ付近となる膜である。窒化チタン膜は、抵抗率が若干高いものの、タングステン膜からのタングステン原子がゲート絶縁膜に達することを抑制する機能を有する。また、タングステン膜は抵抗率が５μΩｃｍと低く、ゲート電極の低抵抗化に大きな役割を果たす。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００１−２１０８０１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、埋め込み型ゲート電極を、ゲート絶縁膜に接する窒化チタン膜及び低抵抗化を担うタングステン膜で構成し、しきい値電圧の制御とゲート電極の低抵抗化を実現しようとすると以下のような課題がある。
図３５は、埋め込み型ゲート電極を備えた従来の半導体装置の主要部を示す断面図である。図３５では、半導体装置の一例としてＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）の断面図を示す。
ここで、図３５を参照して、従来の半導体装置３００の構成を説明し、その後、従来の半導体装置３００の課題について説明する。
図３５を参照するに、従来の半導体装置３００は、溝３０２が形成された半導体基板３０１と、溝３０２の内壁に設けられたゲート絶縁膜３０３と、ゲート絶縁膜３０３を介して、溝３０２に埋め込まれ、第１及び第２の導電膜３２１，３２２により構成されたゲート電極３０４と、ゲート電極３０４が形成された溝３０２を埋め込む絶縁膜３０６と、半導体基板３０１に形成された第１及び第２の不純物拡散層３０７，３０８と、第１及び第２の不純物拡散層３０７，３０８及び絶縁膜３０６を覆う層間絶縁膜３０９と、第１のコンタクトプラグ３１１と、第２のコンタクトプラグ３１２と、キャパシタ３１３と、ビット線３１４とを有する。
【０００８】
第１の不純物拡散層３０７は、ソース領域として機能する不純物拡散層である。第１の不純物拡散層３０７は、第１のコンタクトプラグ３１１を介して、キャパシタ３１３の下部電極３１６と電気的に接続されている。
第２の不純物拡散層３０８は、ドレイン領域として機能する不純物拡散層である。第２の不純物拡散層３０８は、第２のコンタクトプラグ３１２を介して、ビット線３１４と電気的に接続されている。
第１及び第２の不純物拡散層３０７，３０８の深さは、ゲート電極３０４に対して第１及び第２の不純物拡散層３０７，３０８がオフセット構造とならないように、ゲート電極３０４の表面３０４ａよりも深くなるように構成されている。チャネル領域３１７は、トランジスタがＯＮ（オン）する際、溝３０２の側面及び底面に対応する半導体基板３０１に形成される。
第１のコンタクトプラグ３１１は、層間絶縁膜３０９を貫通しており、一方の端部が第１の不純物拡散層３０７と接触し、他方の端部がキャパシタ３１３の下部電極３１６と電気的に接続されている。
第２のコンタクトプラグ３１２は、層間絶縁膜３０９を貫通しており、一方の端部が第２の不純物拡散層３０８と接触し、他方の端部がビット線３１４と電気的に接続されている。
【０００９】
ところで、上記金属、金属シリサイド、及び金属窒化物等の導電材料よりなる第１及び第２の導電膜３２１，３２２を一括してエッチングすることで、ゲート電極３０４を形成する場合、第１の導電膜３２１よりも厚さの厚い第２の導電膜３２２に形成された結晶粒界の影響により、エッチング速度にばらつきが生じ、ゲート電極３０４の表面３０４ａ（エッチング面）に凹凸が形成されてしまう。
このため、ゲート電極３０４には、第１の不純物拡散層３０７の側面と対向する部分と、第１の不純物拡散層３０７の側面と対向しない部分とが必然的に存在し、第１の不純物拡散層３０７の側面と対向する部分では、電界強度が強くなるため、ＧＩＤＬ（Ｇａｔｅ−Ｉｎｄｕｃｅｄ−Ｄｒａｉｎ−Ｌｅａｋａｇｅ）が大きくなってしまう。
ＤＲＡＭの重要な特性である情報保持特性は、キャパシタ３１３の下部電極３１６と電気的に接続される第１の不純物拡散層３０７と半導体基板３０１との間に形成される空乏層中の接合リーク電流が多くなると劣化してしまい、この接合リーク電流はゲート電界の影響を受けたＧＩＤＬによるところが大きい。
そのため、第１の不純物拡散層３０７と半導体基板３０１との接合位置３１８がゲート電極３０４の表面３０４ａよりも深い位置にある場合、ゲート電界の影響を受けたＧＩＤＬを無視することができないという課題がある。
【課題を解決するための手段】
【００１０】
本発明の一観点によれば、半導体基板の主面が部分的にエッチングされて形成され、縦壁面を含む内面によって区画された凹部と、前記凹部の前記内面のうち少なくとも前記縦壁面を覆うゲート絶縁膜と、前記ゲート絶縁膜を介して、前記縦壁面に形成され、その上端面が前記半導体基板の主面より低い位置にあってゲート電極となる第１の導電膜と、前記第１の導電膜に形成され、その上端面が前記第１の導電膜の上端面より高く、かつ前記半導体基板の主面より低い位置にあって前記ゲート電極となる第２の導電膜と、前記第１の導電膜の上端面、及び前記第１の導電膜の上端面から突出した前記第２の導電膜を覆うように、前記凹部内に設けられた絶縁膜と、を有することを特徴とする半導体装置が提供される。
【発明の効果】
【００１１】
本発明の半導体装置によれば、ゲート絶縁膜を介して、縦壁面に形成され、その上端面が半導体基板の主面より低い位置にあってゲート電極となる第１の導電膜と、第１の導電膜に形成され、その上端面が第１の導電膜の上端面より高く、かつ半導体基板の主面より低い位置にあってゲート電極となる第２の導電膜と、第１の導電膜の上端面、及び第１の導電膜の上端面から突出した第２の導電膜を覆うように、凹部内に設けられた絶縁膜とを有することにより、第１の導電膜の上端面上に形成される隙間（ゲート絶縁膜と第２の導電膜との間に形成される隙間）に配置される絶縁膜がゲート絶縁膜の一部として機能するため、ＧＩＤＬ（Ｇａｔｅ−Ｉｎｄｕｃｅｄ−Ｄｒａｉｎ−Ｌｅａｋａｇｅ）の発生する領域の実効的なゲート絶縁膜の厚さを厚くすることが可能となる。
これにより、ゲート電界の影響を受けにくくなるため、不純物拡散層と半導体基板との間に形成される空乏層中におけるＧＩＤＬを抑制することができる。
【図面の簡単な説明】
【００１２】
【図１】本発明の第１の実施の形態に係る半導体装置の主要部を示す断面図である。
【図２】図１に示す半導体装置のＡ−Ａ線方向の断面図である。
【図３】本発明の第１の実施の形態の第１変形例に係る半導体装置の主要部を示す断面図である。
【図４】本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図（その１）である。
【図５】本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図（その２）である。
【図６】本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図（その３）である。
【図７】本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図（その４）である。
【図８】本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図（その５）である。
【図９】本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図（その６）である。
【図１０】本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図（その７）である。
【図１１】本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図（その８）である。
【図１２】本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図（その９）である。
【図１３】本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図（その１０）である。
【図１４】本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図（その１１）である。
【図１５】本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図（その１２）である。
【図１６】本発明の第１の実施の形態の第２変形例に係る半導体装置の主要部を示す断面図である。
【図１７】本発明の第１の実施の形態の第２変形例に係る半導体装置の製造工程を示す断面図（その１）である。
【図１８】本発明の第１の実施の形態の第２変形例に係る半導体装置の製造工程を示す断面図（その２）である。
【図１９】本発明の第１の実施の形態の第２変形例に係る半導体装置の製造工程を示す断面図（その３）である。
【図２０】本発明の第２の実施の形態に係る半導体装置の主要部を示す断面図である。
【図２１】図２０に示す半導体装置のＢ−Ｂ線方向の断面図である。
【図２２】図２０に示す半導体装置のＣ−Ｃ線方向の断面図である。
【図２３】図２０に示す半導体装置のＤ−Ｄ線方向の断面図である。
【図２４】本発明の第２の実施の形態に係る半導体装置の製造工程を示す断面図（その１）である。
【図２５】本発明の第２の実施の形態に係る半導体装置の製造工程を示す断面図（その２）である。
【図２６】本発明の第２の実施の形態に係る半導体装置の製造工程を示す断面図（その３）である。
【図２７】本発明の第２の実施の形態に係る半導体装置の製造工程を示す断面図（その４）である。
【図２８】本発明の第２の実施の形態に係る半導体装置の製造工程を示す断面図（その５）である。
【図２９】本発明の第２の実施の形態に係る半導体装置の製造工程を示す断面図（その６）である。
【図３０】本発明の第２の実施の形態に係る半導体装置の製造工程を示す断面図（その７）である。
【図３１】本発明の第２の実施の形態に係る半導体装置の製造工程を示す断面図（その８）である。
【図３２】本発明の第２の実施の形態に係る半導体装置の製造工程を示す断面図（その９）である。
【図３３】本発明の第２の実施の形態に係る半導体装置の製造工程を示す断面図（その１０）である。
【図３４】本発明の第２の実施の形態に係る半導体装置の製造工程を示す断面図（その１１）である。
【図３５】埋め込み型ゲート電極を備えた従来の半導体装置の主要部を示す断面図である。
【発明を実施するための形態】
【００１３】
以下、図面を参照して本発明を適用した実施の形態について詳細に説明する。なお、以下の説明で用いる図面は、本発明の実施形態の構成を説明するためのものであり、図示される各部の大きさや厚さや寸法等は、実際の半導体装置の寸法関係とは異なる場合がある。
【００１４】
（第１の実施の形態）
図１は、本発明の第１の実施の形態に係る半導体装置の主要部を示す断面図であり、図２は、図１に示す半導体装置のＡ−Ａ線方向の断面図である。図１及び図２では、半導体装置１０の一例として、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）の構成を図示する。図１及び図２において、Ｚ−Ｚ方向は第２の溝３２の深さ方向、Ｘ−Ｘ方向はＺ−Ｚ方向と直交する方向、Ｙ−Ｙ方向は同一平面内においてＸ−Ｘ方向と直交する方向をそれぞれ示している。また、図２において、図１と同一構成部分には、同一符号を付す。
なお、図２では、１つのトランジスタ１５のみを図示しているが、実際には、半導体装置１０には、複数のトランジスタ１５が設けられている。
【００１５】
図１及び図２を参照するに、第１の実施の形態の半導体装置１０は、半導体基板１１と、第１の絶縁膜１２と、素子分離領域１３と、トランジスタ１５と、第２の絶縁膜１６（絶縁膜）と、層間絶縁膜１７と、第１のコンタクトプラグ２１と、第２のコンタクトプラグ２２と、第３のコンタクトプラグ２３と、キャパシタ２５と、ビット線２６と、プレート電極２７とを有する。
半導体基板１１は、板状とされた基板である。半導体基板１１には、素子分離領域１３が形成される第１の溝３１と、Ｘ−Ｘ方向に延在する凹部である第２の溝３２とが形成されている。第２の溝３２は、縦壁面である側面３２ａと、側面３２ａと対向する他の縦壁面である３２ｂと、底面３２ｃとよりなる内面によって区画されている。第２の溝３２は、半導体基板１１の表面１１ａ（主面）が部分的にエッチングされることで形成される溝である。
第２の溝３２深さＤ１は、第１の溝３１の深さよりも浅い。半導体基板１１の表面１１ａを基準としたときの第２の溝３２の深さＤ１は、例えば、１２０ｎｍとすることができる。
また、第２の溝３２の幅Ｗ１は、例えば、５０ｎｍとすることができる。なお、第２の溝３２の幅Ｗ１は、トランジスタ１５の所望の特性に応じて適宜選択することができ、上記数値に限定されない。
【００１６】
半導体基板１１としては、例えば、Ｐ型のシリコン基板を用いることができる。この場合、半導体基板１１に含まれるＰ型不純物であるボロンの濃度は、例えば、１．０×１０１７ａｔｏｍｓ／ｃｍ３とすることができるが、所定のしきい値電圧となるようにボロンの濃度を調整してもよい。
第１の絶縁膜１２は、半導体基板１１の表面１１ａを覆うように設けられている。第１の絶縁膜１２としては、例えば、厚さ１０ｎｍのシリコン酸化膜（ＳｉＯ２膜）を用いることができる。
素子分離領域１３は、第１の溝３１を埋め込むように設けられている。素子分離領域１３は、絶縁膜（例えば、シリコン酸化膜（ＳｉＯ２膜））により構成されている。
【００１７】
トランジスタ１５は、ＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタであり、第１の不純物拡散層３４と、第２の不純物拡散層３５と、チャネル領域３７と、ゲート絶縁膜３８と、ゲート電極３９と、隙間４１，４２とを有する。
第１及び第２の不純物拡散層３４，３５は、半導体基板１１がＰ型のシリコン基板の場合、半導体基板１１の表面１１ａにＮ型不純物をイオン注入することで形成する。第１及び第２の不純物拡散層３４，３５の表面３４ａ，３５ａは、半導体基板１１の表面１１ａに対して面一とされている。
第１の不純物拡散層３４は、ソース領域として機能する不純物拡散層であり、第２の溝３２の側面３２ａ側に配置されている。第１の不純物拡散層３４の側面３４ｂは、第２の溝３２に接している。第１の不純物拡散層３４は、第１のコンタクトプラグ２１の下端と接触している。第１の不純物拡散層３４は、第１のコンタクトプラグ２１を介して、キャパシタ２５の下部電極５１と電気的に接続されている。
【００１８】
第２の不純物拡散層３５は、ドレイン領域として機能する不純物拡散層であり、第２の溝３２の側面３２ｂ（第２の溝３２の側面３２ａと対向する側面）側に設けられている。第２の不純物拡散層３５は、第１の不純物拡散層３４と対向するように配置されている。第２の不純物拡散層３５の側面３５ｂは、第２の溝３２に接している。第２の不純物拡散層３５は、第２のコンタクトプラグ２２の下端と接触している。第２の不純物拡散層３５は、第２のコンタクトプラグ２２を介して、ビット線２６と電気的に接続されている。
半導体基板１１の表面１１ａを基準としたときの第１の不純物拡散層３４の深さＤ２は、半導体基板１１の表面１１ａを基準としたときの第２の不純物拡散層３５の深さＤ３と同じ深さとされている。第１及び第２の不純物拡散層３４，３５の深さＤ２，Ｄ３は、例えば、４０ｎｍとすることができる。
【００１９】
チャネル領域３７は、トランジスタ１５がＯＮする際に第２の溝３２の側面３２ａ，３２ｂ及び底面３２ｃに対応する半導体基板１１に形成される領域である。
ゲート絶縁膜３８は、第２の溝３２の側面３２ａ，３８ｂ及び底面３２ｃ、第１の不純物拡散層３４の側面３４ｂ、及び第２の不純物拡散層３５の側面３５ｂを覆うように設けられている。ゲート絶縁膜３８としては、例えば、単層のシリコン酸化膜（ＳｉＯ２膜）、シリコン酸化膜を窒化した膜（ＳｉＯＮ膜）、積層されたシリコン酸化膜（ＳｉＯ２膜）、シリコン酸化膜（ＳｉＯ２膜）上にシリコン窒化膜（ＳｉＮ膜）を積層させた積層膜等を用いることができる。
ゲート絶縁膜３８として単層のシリコン酸化膜（ＳｉＯ２膜）を用いる場合、ゲート絶縁膜３８の厚さは、例えば、４ｎｍとすることができる。
【００２０】
ゲート電極３９は、第２の溝３２に埋め込まれた電極であり、第１の導電膜４５と、第２の導電膜４６とを有する。第１の導電膜４５は、トランジスタ１５のしきい値電圧の決定を担う膜であると共に、第２の導電金属３５に含まれ、半導体基板１１に拡散することでトランジスタ１５の特性に悪影響を及ぼす重金属原子（具体的には、第２の導電金属３５がタングステン膜の場合、タングステン原子）がゲート絶縁膜３８に到達することを防止するバリア膜として機能する膜である。
第１の導電膜４５は、第２の溝３２のうち、第１の不純物拡散層３４と半導体基板１１とが接合される第１の接合位置４３、及び第２の不純物拡散層３５と半導体基板１１とが接合される第２の接合位置４４よりも第２の溝３２の底面３２ｃ側に位置する部分を覆うように設けられている。
【００２１】
第１の導電膜４５は、エッチングされた上端面４５ｂ，４５ｃを有する。第１の導電膜４５の上端面４５ｂは、第１の接合位置４３よりも第２の溝３２の底面３２ｃ側に配置されている。第１の導電膜４５の第２の端面４５ｃは、第２の接合位置４４よりも第２の溝３２の底面３２ｃ側に配置されている。
第１の導電膜４５は、第２の導電膜４６よりも厚さの薄い膜である。そのため、第１の導電膜４５は、第２の導電膜４６をエッチングする場合と比較して、エッチング時に結晶粒界の影響を受けにくく、エッチング量のばらつきを小さくすることが可能な膜である。
したがって、第１の導電膜４５を選択的にエッチングすることで、上端面４５ｂ，４５ｃを略平坦な面にすることができる。言い換えれば、第１の導電膜４５は、選択的にエッチングすることで、第２の溝３２の深さ方向における上端面４５ｂ，４５ｃの位置を制御しやすい膜である。
第１の導電膜４５の上端面４５ｃは、第１の導電膜４５の上端面４５ｂに対して面一とされている。これにより、半導体基板１１の表面１１ａから第１の導電膜４５の上端面４５ｂまでの深さＤ４は、半導体基板１１の表面１１ａから第１の導電膜４５の上端面４５ｃまでの深さＤ５と同じ深さとされている。上記上端面４５ｂ，４５ｃの深さＤ４，Ｄ５は、例えば、５０ｎｍとすることができる。
【００２２】
第１の導電膜４５としては、所定の仕事関数を有し、しきい値電圧の制御が容易で、薄い厚さでの成膜が可能で、かつ容易にエッチングすることが可能な膜を用いるとよい。
具体的には、第１の導電膜４５としては、ドーパント不純物（Ｐ型或いはＮ型）を含んだ多結晶シリコン膜、窒化チタン膜、窒化タンタル膜、窒化モリブデン膜、コバルトシリサイド膜、ニッケルシリサイド膜よりなる群のうち、少なくともいずれか１つの膜、或いは上記膜のうち、２つ以上の膜を積層させた積層膜を用いるとよい。
第１の導電膜４５として窒化チタン膜（仕事関数が４．７５ｅＶ）を用いた場合、基板の平面上に形成される第１の導電膜４５の厚さは、例えば、５ｎｍとすることができる。
【００２３】
第２の導電膜４６は、第１の導電膜４５の表面４５ａに形成されており、第１の導電膜４５が形成された第２の溝３２の一部を埋め込むように設けられている。
第２の導電膜４６は、第１及び第２の不純物拡散層３４，３５の一部と対向するように（言い換えれば、第１及び第２の不純物拡散層３４，３５に対してオフセット構造とならないように）、第１の導電膜４５の上端面４５ｂ，４５ｃから突出している。
これにより、第１の導電膜４５の上端面４５ｂ上には、第１の導電膜４５の上端面４５ｂ、第２の導電膜４６、及びゲート絶縁膜３８で囲まれた隙間４１が形成され、第１の導電膜４５の上端面４５ｃ上には、第１の導電膜４５の上端面４５ｃ、第２の導電膜４６、及びゲート絶縁膜３８で囲まれた隙間４２が形成される。隙間４１，４２は、Ｘ−Ｘ方向に延在する幅の狭い溝である。
【００２４】
隙間４２の幅は、隙間４１の幅Ｗ２と等しく、隙間４１の幅Ｗ２は第１の導電膜４５の厚さの値と等しい。第１の導電膜４５の厚さが５ｎｍの場合、隙間４１の幅Ｗ２は、例えば、５ｎｍとすることができる。
第２の導電膜４６の上端面４６ａは、半導体基板１１の表面１１ａから第１の接合位置４３までの間に配置されている。半導体基板１１の表面１１ａを基準としたときの第２の導電膜４６の上端面４６ａまでの深さＤ６は、例えば、３０ｎｍとすることができる。
実際には、第２の導電膜４６の上端面４６ａは、第２の導電膜４６の結晶粒界の影響によるエッチングばらつきにより、凹凸が形成されるが図１及び図２ではその図示を省略する。
【００２５】
第２の導電膜４６は、結晶粒界を有する膜であり、かつ第１の導電膜４５よりも抵抗値が低く、第１の導電膜４５よりも厚さの厚い膜である。第２の導電膜４６は、ゲート電極３９の抵抗値を低減するための膜である。
第２の導電膜４６は、コバルトシリサイド膜、ニッケルシリサイド膜、タングステン膜、モリブデン膜、コバルト膜、ニッケル膜、銅膜、アルミニウム膜よりなる群のうち、いずれか１つの膜により構成することができる。
第２の導電膜４６としてタングステン膜を用いた場合、基板の平面上に形成される第２の導電膜４６の厚さは、例えば、３０ｎｍとすることができる。
【００２６】
第１の絶縁膜１２は、半導体基板１１の表面１１ａ（第１及び第２の不純物拡散層３４，３５の表面３４ａ，３５ａも含む）に設けられている。第１の絶縁膜１２としては、例えば、厚さ１０ｎｍのシリコン酸化膜（例えば、ＳｉＯ２膜）を用いることができる。
【００２７】
第２の絶縁膜１６は、隙間４１，４２、及びゲート電極３９が形成された第２の溝３２を埋め込むように設けられている。これにより、第２の絶縁膜１６は、第１の導電膜４５のう上端面４５ｂ，４５ｃから突出した第２の導電膜４６を覆っている。第２の絶縁膜１６の表面１６ａは、第１の絶縁膜１２の表面１２ａに対して略面一とされている。
隙間４１に形成された第２の絶縁膜１６の厚さＴ１は、隙間４１の幅Ｗ２の値と等しい。隙間４１の幅Ｗ２が５ｎｍの場合、第２の絶縁膜１６の厚さＴ１は、５ｎｍとすることができる。
【００２８】
このように、ゲート絶縁膜３８上に形成され、上端面４５ｂが第１の接合位置４３よりも低い位置にあってゲート電極３９となる第１の導電膜４５と、第１の導電膜４５に形成され、上端面４６ａが第１の導電膜４５の上端面４５ｂより高く、かつ半導体基板１１の表面１１ａより低い位置にあってゲート電極３９となる第２の導電膜４６と、第１の導電膜４５の上端面４５ｂ、及び第１の導電膜４５の上端面４５ｂから突出した第２の導電膜４６を覆うように、第２の溝３２内に設けられた第２の絶縁膜１６と、を有することにより、第１の導電膜４５の上端面４５ｂ上に位置するゲート絶縁膜３８と第２の導電膜４６との隙間４１を充填する第２の絶縁膜１６がゲート絶縁膜３８の一部として機能するため、ＧＩＤＬ（Ｇａｔｅ−Ｉｎｄｕｃｅｄ−Ｄｒａｉｎ−Ｌｅａｋａｇｅ）の発生する領域の実効的なゲート絶縁膜の厚さを厚くすることが可能となる。
【００２９】
これにより、ゲート電界の影響を受けにくくなるため、キャパシタ２５の下部電極５１と電気的に接続される第１の不純物拡散層３４と半導体基板１１との間に形成される空乏層中におけるＧＩＤＬを抑制することができる。
よって、第１の実施の形態の半導体装置１０としてＤＲＡＭを用いた場合、ゲート電界の影響を受けたＧＩＬＤに起因する情報保持特性の劣化を抑制することができる。
また、第１の導電膜４５から突出した第２の導電膜４６を第２の絶縁膜１６で覆うことで、第２の導電膜４６に含まれ、半導体基板１１に悪影響を及ぼす重金属原子（例えば、タングステン原子）がゲート絶縁膜３８に到達することを抑制できる。
【００３０】
層間絶縁膜１７は、第１の絶縁膜１２の表面１２ａ及び第２の絶縁膜１６の表面１６ａに設けられている。層間絶縁膜１７としては、例えば、厚さが１００ｎｍのシリコン酸化膜（ＳｉＯ２膜）を用いることができる。
第１のコンタクトプラグ２１は、層間絶縁膜１７を貫通するように設けられている。第１のコンタクトプラグ２１の下端は、第１の不純物拡散層３４と接触している。第１のコンタクトプラグ２１の上端は、キャパシタ２５の下部電極５１と電気的に接続されている。
第２のコンタクトプラグ２２は、層間絶縁膜１７を貫通するように設けられている。第２のコンタクトプラグ２２の下端は、第２の不純物拡散層３５と接触している。第２のコンタクトプラグ２２の上端は、ビット線２６と電気的に接続されている。
第３のコンタクトプラグ２３は、第２の絶縁膜１６及び層間絶縁膜１７を貫通するように設けられている。第３のコンタクトプラグ２３の下端は、第２の導電膜４６の上端面４６ａ側と接続されている。これにより、第３のコンタクトプラグ２３は、ゲート電極３９と電気的に接続されている。
【００３１】
キャパシタ２５は、下部電極５１と、容量絶縁膜と、上部電極５２とが順次積層された構成とされており、第１のコンタクトプラグ２１の上方に配置されている。下部電極５１は、第１のコンタクトプラグ２１と電気的に接続されている。
ビット線２６は、ゲート電極３９と交差する配線であり、Ｙ，Ｙ方向に延在している。 ビット線２６は、第２のコンタクトプラグ２２と電気的に接続されている。プレート電極２７は、上部電極５２と電気的に接続されている。
【００３２】
ここで、半導体基板１１の電位が−０．４Ｖ、キャパシタ２５の上部電極５２の電位（プレート電位）が０．５Ｖの場合を例に挙げて、第１の実施の形態の半導体装置１０に設けられたトランジスタ１５の動作と本願の効果ついて説明する。
ゲート電極３９（ワード線）に印加される電圧をＯＮ（オン）状態にし、この状態でビット線２６と電気的に接続された第２の不純物拡散層３５にデータＥの電位として１Ｖを与えると、チャネルがＯＮ状態となり、第１の不純物拡散層３４はデータＥの電位（１Ｖ）となる。
すなわち、キャパシタ２５には、データＥの情報が書き込まれる。次いで、十分な書き込みをした後、ゲート電極３９の電位をＯＦＦ（オフ）状態にする。ゲート電極３９の電位をＯＦＦ（オフ）にした時点からデータＥの情報を保持しているが、第１の不純物拡散層３４と半導体基板１１とよりなる接合の空乏化領域においてＧＩＤＬが増加すると、保持している電位情報が徐々に低下してデータＥの情報をセンスすることができなくなる。その結果、従来の半導体装置（ＤＲＡＭ）では、情報保持特性が劣化してしまう。
【００３３】
一方、第１の実施の形態の半導体装置１０によれば、キャパシタ２５の下部電極５１と電気的に接続される第１の不純物拡散層３４と半導体基板１１とが接合される第１の接合位置４３と第２の導電膜４６との間に隙間４１を設け、第２の絶縁膜１６により隙間４１を埋め込むことにより、隙間４１に形成された第２の絶縁膜１６がゲート絶縁膜として機能するため、ゲート電界の影響を受けたＧＩＤＬの発生する領域の実効的なゲート絶縁膜の厚さを厚くすることが可能となる。
これにより、ゲート電界の影響を受けにくくなるため、第１の不純物拡散層３４と半導体基板１１との間に形成される空乏層中におけるＧＩＤＬが減少し、電位情報の低下を抑制することができる。したがって、半導体装置１０としてＤＲＡＭを用いた場合、ＤＲＡＭの情報保持特性の劣化を抑制することができる。
【００３４】
図３は、本発明の第１の実施の形態の第１変形例に係る半導体装置の主要部を示す断面図である。図３において、図２に示す第１の実施の形態の半導体装置１０と同一構成部分には同一符号を付し、その説明を省略する。
図３を参照するに、第１の実施の形態の第１変形例に係る半導体装置５５は、第１の実施の形態の半導体装置１０に設けられたゲート電極３９の替わりに、ゲート電極５６を設けた以外は、半導体装置１０と同様に構成される。
ゲート電極５６は、第１の導電膜４５と、第１の導電膜４５とは異なる種類の導電膜である第２の導電膜４６との間に、第３の導電膜５７を設けた以外は、先に説明したゲート電極３９と同様な構成とされている。
【００３５】
第３の導電膜５７は、Ｕ字型形状とされている。第３の導電膜５７の一方の端面５７ａは、第１の導電膜４５の上端面４５ｂに対して略面一とされている。また、第３の導電膜５７の他方の端面５７ｂは、第１の導電膜４５の上端面４５ｃに対して略面一とされている。
第３の導電膜５７は、第１の導電膜４５と第２の導電膜４６との反応を防止するための膜であり、このような膜を設けることは、第１の導電膜４５と第２の導電膜４６との反応を防止したい場合に有効である。
第３の導電膜５７は、窒化チタン膜、窒化タンタル膜、窒化モリブデン膜、窒化タングステン膜よりなる群のうち、いずれか１つの膜により構成することができる。
【００３６】
具体的には、例えば、第１の導電膜４５としてＮ型多結晶シリコン膜を用い、第２の導電膜４６としてタングステン膜を用いた場合、Ｎ型多結晶シリコン膜とタングステン膜との間に、第３の導電膜５７として窒化チタン膜（例えば、厚さ２ｎｍ）を設けることで、Ｎ型多結晶シリコン膜とタングステン膜との反応を防止することができる。
このように、第１乃至第３の導電膜４５，４６，５７によりゲート電極５６を構成した場合、隙間４１の幅Ｗ２は、第１の導電膜４５の厚さと第３の導電膜５７の厚さとの合計の値に等しい。
例えば、第１の導電膜４５として厚さ５ｎｍのＮ型多結晶シリコン膜を用い、第３の導電膜５７として厚さ２ｎｍの窒化チタン膜を用いた場合、隙間４１の幅Ｗ２は、７ｎｍとすることができる。
上記構成とされた第１の実施の形態の第１変形例に係る半導体装置５５は、第１の実施の形態の半導体装置１０と同様な効果を得ることができる。
【００３７】
図４〜図１５は、本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図である。図４〜図１５は、図２に示す半導体装置１０の切断面に対応する断面図である。図４〜図１５において、半導体装置１０と同一構成部分には同一符号を付す。また、図４〜図１５に示す構造体の切断面では、図１に示す素子分離領域１３及び第１の溝３１を図示することは困難なため、その図示を省略する。
さらに、図９〜図１１では、説明の便宜上、図９〜図１１に示す工程ではまだ形成されていない第１及び第２の不純物拡散層３４，３５、並びに第１及び第２の接合位置４３，４４を図示する。
【００３８】
図４〜図１５を参照して、第１の実施の形態の半導体装置１０の製造方法について説明する。
始めに、図４に示す工程では、半導体基板１１として、例えば、Ｐ型不純物であるボロンの濃度が１．０×１０１７ａｔｏｍｓ／ｃｍ３のＰ型シリコン基板を準備する。次いで、半導体基板１１に、第１の溝３１（図示せず）を形成し、次いで、第１の溝３１を絶縁膜（例えば、シリコン酸化膜（ＳｉＯ２膜））で埋め込むことで、素子分離領域１３（図示していない）を形成する。
なお、上記Ｐ型シリコン基板のボロンの濃度は、上記数値に限定されない。Ｐ型シリコン基板のボロンの濃度は、所定のしきい値電圧となるように調整してもよい。
【００３９】
次いで、半導体基板１１の表面１１ａに、第１の絶縁膜１２と、第３の絶縁膜６１とを順次積層する。具体的には、例えば、第１の絶縁膜１２として厚さが１０ｎｍのシリコン酸化膜（ＳｉＯ２膜）を形成し、その後、第３の絶縁膜６１として厚さが１００ｎｍのシリコン窒化膜（ＳｉＮ膜）を形成する。
次いで、第３の絶縁膜６１の表面６１ａに、パターニングされたホトレジスト（図示せず）を形成し、このホトレジストを介した異方性エッチング（例えば、ドライエッチング）により、第１及び第３の絶縁膜１２，６１をエッチングすることで、半導体基板１１の表面１１ａを露出する貫通溝６２を形成する。ホトレジスト（図示せず）は、貫通溝６２を形成後に除去する。貫通溝６２の幅Ｗ３は、例えば、５０ｎｍとすることができるが、貫通溝６２の幅Ｗ３は、所望のトランジスタ特性に応じて適宜選択することができる。
【００４０】
次いで、図５に示す工程では、貫通溝６２を有した第３の絶縁膜６１をマスクとする異方性エッチング（例えば、ドライエッチング）により、貫通溝６２の下方に位置する部分の半導体基板１１をエッチングすることで、第２の溝３２を形成する。
このとき、貫通溝６２の下方に素子分離領域１３（図示せず）が存在する場合には、この部分の素子分離領域１３（図示せず）にも第２の溝３２を形成する。また、素子分離領域１３（図示せず）に形成される第２の溝３２の深さは、半導体基板１１に形成される第２の溝３２の深さと同じでもよいし、異なっていてもよい。
素子分離領域１３（図示せず）に形成される第２の溝３２の深さと、半導体基板１１に形成される第２の溝３２の深さＤ１とを異ならせる場合、エッチングガスを調整して、半導体基板１１をエッチングする速度と素子分離領域１３を構成する絶縁膜（シリコン酸化膜（ＳｉＯ２膜））をエッチングする速度とを異ならせることで第２の溝３２を形成する。
第２の溝３２の深さＤ１は、例えば、１２０ｎｍとすることができる。また、貫通溝６２の幅Ｗ３が５０ｎｍの場合、第２の溝３２の幅Ｗ１は、５０ｎｍとすることができるが、第２の溝３２の幅Ｗ１は、トランジスタ１５の所望の特性に応じて適宜選択するとよい。なお、第２の溝３２の深さＤ１及び幅Ｗ１は、上記数値に限定されない。
【００４１】
次いで、図６に示す工程では、第２の溝３２の側面３２ａ，３２ｂ及び底面３２ｃ（コーナー部３２ｄ含む）を覆うようにゲート絶縁膜３８を形成する。ゲート絶縁膜３８としては、例えば、熱酸化法により形成された単層のシリコン酸化膜（ＳｉＯ２膜）用いることができる。ゲート絶縁膜３８として単層のシリコン酸化膜（ＳｉＯ２膜）を用いる場合、ゲート絶縁膜３８の厚さは、例えば、４ｎｍとすることができる。
なお、熱酸化法によりゲート絶縁膜３８を形成した場合、第２の溝３２の底面３２ｃ（コーナー部３２ｄを含む）に形成されるシリコン酸化膜の厚さは、第２の溝３２の側面３２ａ，３２ｂに形成されるシリコン酸化膜の厚さよりも薄くなる。
【００４２】
そこで、ゲート絶縁膜３８のゲート耐圧を向上させたい場合、熱酸化法により形成された単層のシリコン酸化膜（ＳｉＯ２膜）と、絶縁膜（例えば、シリコン酸化膜（ＳｉＯ２膜）やシリコン窒化膜（ＳｉＮ膜）とを積層させることでゲート絶縁膜３８を形成するとよい。
また、熱酸化法により形成されたシリコン酸化膜（ＳｉＯ２膜）上に形成される絶縁膜は、例えば、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により形成することができる。また、ゲート絶縁膜３８の酸化膜換算膜厚を増やしたくない場合、熱酸化法により形成されたシリコン酸化膜（ＳｉＯ２膜）上に、ＣＶＤ法により、誘電率の高い膜（図示せず）を形成するとよい。
【００４３】
次いで、図７に示す工程では、ゲート絶縁膜３８の表面３８ａ、貫通溝６２の側面、及び第３の絶縁膜６１の表面６１ａを覆うように第１の導電膜４５を成膜する。
図７に示す第１の導電膜４５は、エッチングされる前の第１の導電膜４５であり、エッチングされることで、図２に示す上端面４５ｂ，４５ｃを有した第１の導電膜４５となる。第１の導電膜４５は、例えば、ＣＶＤ法により成膜することができる。
図７に示す工程では、第１の導電膜４５の厚さが、第２の導電膜４６の厚さよりも薄くなるように第１の導電膜４５を形成する。
このように、第１の導電膜４５の厚さを薄くすることで、第１の導電膜４５を選択的にエッチングする際に、第１の導電膜４５のエッチング量のばらつきが大きくなることを抑制できる。
これにより、後述する図１０に示す工程において、第１の導電膜４５を選択的にエッチングする際、第１の導電膜４５のエッチング面（上端面４５ｂ，４５ｃ）を平坦な面に加工することができると共に、第２の溝３２の深さ方向（Ｚ−Ｚ方向）における第１の導電膜４５のエッチング量の制御を容易に行うことができる。
【００４４】
第１の導電膜４５は、トランジスタ１５のしきい値電圧を担う膜であると共に、第２の導電膜４６に含まれ、トランジスタ１５の特性に悪影響を及ぼす重金属原子（例えば、タングステン原子）が半導体基板１１に拡散することを防止する膜である。
第１の導電膜４５としては、トランジスタ１５のしきい値電圧の制御が容易で、薄い厚さでの成膜が可能で、かつ容易にエッチングすることが可能な膜を用いるとよい。
具体的には、第１の導電膜４５としては、ドーパント不純物を含んだ多結晶シリコン膜、窒化チタン膜、窒化タンタル膜、窒化モリブデン膜、コバルトシリサイド膜、ニッケルシリサイド膜よりなる群のうち、少なくとも１つの膜、或いは、これらの膜のうち、少なくとも２つの膜を積層させた積層膜を用いるとよい。
第１の導電膜４５として窒化チタン膜を形成した場合、第３の絶縁膜６１の表面６１ａに形成される第１の導電膜４５の厚さは、例えば、５ｎｍとすることができる。
【００４５】
次いで、第１の導電膜４５の表面４５ａに、第２の溝３２及び貫通溝６２を埋め込む第２の導電膜４６を成膜する。このとき、第３の絶縁膜６１の表面６１ａに形成された第１の導電膜４５上にも第２の導電膜４６が成膜される。第２の導電膜４６は、例えば、ＣＶＤ法により成膜する。
また、図７に示す第２の導電膜４６は、エッチングされる前の第２の導電膜４６であり、エッチングされることで、図２に示す第２の導電膜４６となる。
第２の導電膜４６は、第１の導電膜４５よりも抵抗値の低い膜である。つまり、第２の導電膜４６は、結晶粒界を有する膜であり、ゲート電極３９の抵抗を低くするための膜である。第２の導電膜４６は、第２の溝３２及び貫通溝６２を埋め込む必要があるため、第１の導電膜４５よりも厚さが厚くなるように形成する。
【００４６】
第２の導電膜４６としては、コバルトシリサイド膜、ニッケルシリサイド膜、タングステン膜、モリブデン膜、コバルト膜、ニッケル膜、銅膜、アルミニウム膜よりなる群のうち、いずれか１つの膜を用いることができる。
第２の導電膜４６としてタングステン膜を用いた場合、基板の平面上に形成される第２の導電膜４６の厚さは、例えば、３０ｎｍとすることができる。
【００４７】
次いで、図８に示す工程では、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法により、図７に示す第１及び第２の導電膜４５，４６のうち、第３の絶縁膜６１の表面６１ａよりも上方に位置する部分を除去することで、図８に示す構造体の表面を平坦化する。このとき、第３の絶縁膜６１（シリコン窒化膜（ＳｉＮ膜））を研磨のストッパー膜として利用する。
【００４８】
次いで、図９に示す工程では、第１及び第２の不純物拡散層３４，３５の深さＤ２，Ｄ３よりもエッチバック後の第２の導電膜４６の上端面４６ａの深さＤ６が浅くなるように、異方性エッチング法（例えば、ドライエッチング法）により、第１及び第２の導電膜４５，４６をエッチバックする。
つまり、図９に示す工程では、第１及び第２の不純物拡散層３４，３５に対して、図９に示す第１及び第２の導電膜４５，４６がオフセット構造とならないように、第１及び第２の導電膜４５，４６をエッチバックする。上記エッチバック処理を行うことで、第２の導電膜４６の上端面４６ａには図示していない凹凸が形成される。
第１及び第２の不純物拡散層３４，３５の深さＤ２，Ｄ３が４０ｎｍの場合、第２の導電膜４６の上端面４６ａの深さＤ６は、例えば、３０ｎｍとすることができる。
【００４９】
次いで、図１０に示す工程では、第１の導電膜４５の上端面４５ｂの位置が、第１の接合位置４３よりも第２の溝３２の底面３２ｃ側に配置されると共に、第１の導電膜４５の上端面４５ｃの位置が、第２の接合位置４４よりも第２の溝３２の底面３２ｃ側に配置されるように、図９に示す第１の導電膜４５の上端部を選択的にエッチングする。
これにより、第１の導電膜４５の上端面４５ｂ上には、第１の導電膜４５の上端面４５ｂ、第２の導電膜４６、及びゲート絶縁膜３８で囲まれた隙間４１が形成され、第１の導電膜４５の上端面４５ｃ上には、第１の導電膜４５の上端面４５ｃ、第２の導電膜４６、及びゲート絶縁膜３８で囲まれた隙間４２が形成される。隙間４１の幅Ｗ２は、第１の導電膜４５の厚さと等しく、例えば、５ｎｍとすることができる。隙間４２の幅は、隙間４１の幅Ｗ２と等しい。
図１０に示す工程のエッチングでは、上端面４５ｃは、上端面４５ｂに対して面一となる。この場合、第２の導電膜４６の上端面４６ａを基準としたときの上端面４５ｂの深さＤ７は、例えば、２０ｎｍとすることができ、第２の導電膜４６の上端面４６ａを基準としたときの上端面４５ｃの深さＤ８は、例えば、２０ｎｍとすることができる。
第２の導電膜４６の上端面４６ａの深さＤ６が３０ｎｍの場合、半導体基板１１の表面１１ａを基準としたときの上端面４５ｂ，４５ｃの深さＤ４，Ｄ５は、例えば、５０ｎｍとすることができる。
なお、図１０に示す工程のエッチングにより、第１及び第２の導電膜４５，４６を備えたゲート電極３９が形成される。
【００５０】
次いで、図１１に示す工程では、隙間４１，４２、ゲート電極３９が形成された第２の溝３２、及び貫通溝６２を埋め込むように、第２の絶縁膜１６（例えば、厚さ５０ｎｍのシリコン酸化膜（ＳｉＯ２膜））を成膜した後、第２の絶縁膜１６をエッチバックすることで、第１の絶縁膜１２の表面１２ａに対して略面一とされた表面１６ａを有する第２の絶縁膜１６を形成する。隙間４１に形成される第２の絶縁膜１６の厚さＴ１は、第１の導電膜４５の厚さと等しい。第１の導電膜４５の厚さが５ｎｍの場合、隙間４１に形成される第２の絶縁膜１６の厚さＴ１は、５ｎｍとすることができる。
【００５１】
このように、隙間４１を第２の絶縁膜１６で埋め込むことで、隙間４１に埋め込まれた第２の絶縁膜１６がゲート絶縁膜の一部として機能するため、ゲート電界の影響を受けたＧＩＤＬの発生する領域の実効的なゲート絶縁膜の厚さを厚くすることが可能となる。
これにより、ゲート電界の影響を受けにくくなるため、キャパシタ２５の下部電極５１と電気的に接続される第１の不純物拡散層３４と半導体基板１１との間に形成される空乏層中におけるＧＩＤＬを抑制することができる。
よって、第１の実施の形態の半導体装置１０としてＤＲＡＭを用いた場合、ゲート電界の影響を受けたＧＩＬＤに起因する情報保持特性の劣化を抑制することができる。
【００５２】
また、第１の導電膜４５から突出した第２の導電膜４６を第２の絶縁膜１６で覆うことにより、第２の導電膜４６に含まれ、トランジスタ１５の特性に悪影響を及ぼす重金属原子（第２の導電膜４６がタングステン膜の場合にはタングステン原子）がゲート絶縁膜３８に到達することを防止できる。
【００５３】
次いで、図１２に示す工程では、図１１に示す第３の絶縁膜６１を除去する。次いで、半導体基板１１の表面１１ａに、Ｎ型不純物をイオン注入することで、第１及び第２の不純物拡散層３４，３５を形成する。
具体的には、例えば、２５ＫｅＶのエネルギーで砒素を５．０×１０１３ａｔｍｏｓ／ｃｍ３の注入量で、半導体基板１１の表面１１ａにイオン注入し、その後、注入損傷回復のために９００℃で３０秒の熱処理を行うことで、第１及び第２の不純物拡散層３４，３５を形成する。第１の不純物拡散層３４の深さＤ２は、例えば、４０ｎｍとすることができる。この場合、第２の不純物拡散層３５の深さＤ３は、例えば、４０ｎｍとすることができる。
これにより、第１及び第２の不純物拡散層３４，３５、チャネル領域３７、ゲート絶縁膜３８、及びゲート電極３９と備えたトランジスタ１５が形成される。
なお、図１２では、１つのトランジスタ１５のみを図示したが、実際には、半導体基板１１に複数のトランジスタ１５が形成される。
【００５４】
次いで、図１３に示す工程では、図１２に示す第１の絶縁膜１２の表面１２ａ及び第２の絶縁膜１６の表面１６ａを覆う層間絶縁膜１７を形成する。具体的には、図１２に示す構造体の表面に、例えば、厚さが１００ｎｍのシリコン酸化膜（ＳｉＯ２膜）を成膜することで層間絶縁膜１７を形成する。
次いで、層間絶縁膜１７上にパターニングされたホトレジスト（図示せず）を形成し、該ホトレジストを介して、層間絶縁膜１７をエッチングすることで、第１の不純物拡散層３４の表面３４ａを露出する開口部６５と、第２の不純物拡散層３５の表面３５ａを露出する開口部６６とを一括形成し、その後、ホトレジストを除去する。
【００５５】
次いで、層間絶縁膜１７上にパターニングされたホトレジスト（図示せず）を形成し、該ホトレジストを介して、第２の絶縁膜１６及び層間絶縁膜１７をエッチングすることで、第３のコンタクトプラグ２３が配置される開口部（図示せず）を形成する。
次いで、図１４に示す工程では、開口部６５，６６及び第３のコンタクトプラグ２３が配置される開口部（図示せず）に導電膜を埋め込むことで、第１乃至第３のコンタクトプラグ２１〜２３を一括形成する。
【００５６】
次いで、図１５に示す工程では、周知の手法により、図１４に示す構造体上に、第１乃至第３のコンタクトプラグ２１〜２３のそれぞれに対して配線（図示せず）を形成し、その後、層間絶縁膜（図示せず）、コンタクトプラグ（図示せず）、他の配線（図示せず）、キャパシタ２５、ビット線２６、プレート電極２７等を形成する。これにより、第１の実施の形態の半導体装置１０が製造される。
【００５７】
第１の実施の形態の半導体装置の製造方法によれば、下部電極５１と電気的に接続される第１の不純物拡散層３４と半導体基板１１とが接合される第１の接合位置４３に対応する部分のゲート絶縁膜３８と第２の導電膜３２との間に形成された隙間４１を第２の絶縁膜１６で埋め込むことにより、隙間４１に形成された第２の絶縁膜１６がゲート絶縁膜３８の一部として機能するため、ゲート電界の影響を受けにくくなる。
これにより、第１の不純物拡散層３４と半導体基板１１との間に形成される空乏層中におけるＧＩＤＬを減少させることができる。
その結果、第１の実施の形態の半導体装置１０としてＤＲＡＭを用いた場合、ゲート電界の影響を受けたＧＩＬＤに起因する情報保持特性の低下を抑制することができる。
【００５８】
なお、先に説明した第１の実施の形態の第１変形例に係る半導体装置５５は、第１の導電膜４５を成膜する工程と第２の導電膜４６を成膜する工程との間に、図３に示す第３の導電膜５７を成膜する工程を設け、その後、図８に示す工程で第１の導電膜４５と共に、第３の導電膜５７を研磨し、その後、図９及び図１０に示す工程において第１の導電膜４５と共に、第３の導電膜５７をエッチングすることで製造できる。
【００５９】
図１６は、本発明の第１の実施の形態の第２変形例に係る半導体装置の主要部を示す断面図である。図１６において、第１の実施の形態の半導体装置１０（図２参照）と同一構成部分には同一符号を付す。
図１６を参照するに、第１の実施の形態の第２変形例に係る半導体装置７０は、第１の実施の形態の半導体装置１０に設けられたゲート電極３９の替わりにゲート電極７１を設けた以外は、半導体装置１０と同様な構成とされている。
ゲート電極７１は、第１の導電膜４５の上端面４５ｃ（他の上端面）が第２の導電膜４６の上端面４６ａに対して略面一とされていること以外は、図２に示すゲート電極３９と同様な構成とされている。隙間４１は、第２の絶縁膜１６により埋め込まれている。
【００６０】
上記構成とされた第１の実施の形態の第２変形例に係る半導体装置７０は、第１の実施の形態の半導体装置１０と同様な効果を得ることができる。
このように、キャパシタ２５の下部電極５１が接続される第１の不純物拡散層３４側に配置された第１の導電膜４５の上端面４５ｂのみ第１の接合位置４３の下方（第２の溝３２の底面３２ｃ側）に配置すればよく、第１の導電膜４５の上端面４５ｃは、第２の導電膜４６の上端面４６ａと面一にしてもよい。
【００６１】
図１７〜図１９は、本発明の第１の実施の形態の第２変形例に係る半導体装置の製造工程を示す断面図である。図１７〜図１９は、図１６に示す半導体装置７０の切断面に対応する断面図である。図１７〜図１９において、半導体装置７０と同一構成部分には同一符号を付す。
【００６２】
次に、主に図１７〜図１９を参照して、第１の実施の形態の第２変形例に係る半導体装置７０の製造方法について説明する。
始めに、先に説明した図４〜図９に示す工程と同様な処理を行うことで、図９に示す構造体を形成する。次いで、図１７に示す工程では、図９に示す構造体の上面側に、第１の導電膜４５のうち、隙間４１の形成領域に対応する部分を露出する溝状の開口部７６を有したホトレジスト膜７５を形成する。
【００６３】
次いで、図１８に示す工程では、ホトレジスト膜７５の開口部７６から露出された第１の導電膜４５を選択的にエッチングすることで隙間４１を形成する。
次いで、図１９に示す工程では、図１８に示すホトレジスト膜７５を除去する。その後、先に説明した図１１〜図１５に示す工程の処理を行うことで、第１の実施の形態の第２変形例に係る半導体装置７０が製造される。
【００６４】
（第２の実施の形態）
図２０は、本発明の第２の実施の形態に係る半導体装置の主要部を示す断面図であり、図２１は、図２０に示す半導体装置のＢ−Ｂ線方向の断面図である。図２２は、図２０に示す半導体装置のＣ−Ｃ線方向の断面図であり、図２３は、図２０に示す半導体装置のＤ−Ｄ線方向の断面図である。
図２０〜図２３において、第１の実施の形態の半導体装置１０と同一構成部分には同一符号を付す。また、図２０及び図２３では、１つの縦型トランジスタ８７のみを図示しているが、実際には、半導体基板１１には、複数の縦型トランジスタ８７が形成されている。
また、図２０〜図２３において、Ｚ−Ｚ方向は凹部１０３の深さ方向を示しており、Ｘ−Ｘ方向はＺ−Ｚ方向と直交する方向であり、Ｙ−Ｙ方向は同一平面内においてＸ−Ｘ方向と直交する方向をそれぞれ示している。
【００６５】
図２０〜図２３を参照するに、第２の実施の形態の半導体装置８０は、半導体基板１１と、キャパシタ２５と、ビット線２６と、プレート電極２７と、複数のピラー状の凸部であるピラー８２，８３と、第１の絶縁膜８４と、第２の絶縁膜８５と、縦型トランジスタ８７と、第３の絶縁膜８８（絶縁膜）と、層間絶縁膜９２と、第１のコンタクトプラグ９３と、第２のコンタクトプラグ９４と、第３のコンタクトプラグ９５とを有する。
半導体基板１１には、半導体基板１１の表面１１ａ（主面）を部分的にエッチングすることで形成される凹部１０３が形成されている。凹部１０３は、縦壁面を含む内面によって区画されている。半導体基板１１の表面１１ａを基準としたときの凹部１０３の深さＤ９は、例えば、１２０ｎｍとすることができる。
【００６６】
ピラー８２，８３は、半導体基板１１に凹部１０３を加工することで形成されるピラー状の凸部である。ピラー８２，８３は、凹部１０３の縦壁面に対応する外周側面８２ｂ，８３ｂ（ピラー８２，８３の側壁面）を有する。
図２０及び図２２では、それぞれ１つのピラー８２，８３のみ図示したが、実際には、ピラー８２，８３は、所定の狭い間隔で複数配置されている。
具体的には、半導体装置８０が６Ｆ２セル構造を有したＤＲＡＭの場合、６Ｆ２セル構造となるように複数のピラー８２，８３を配置する。
【００６７】
第１の絶縁膜８４は、ピラー８３の端面８３ａ、及び第１の不純物拡散層３４の表面に設けられている。第１の絶縁膜８４としては、例えば、厚さ１０ｎｍのシリコン酸化膜（ＳｉＯ２膜）を用いることができる。
第２の絶縁膜８５は、第１の絶縁膜８４上に設けられている。第２の絶縁膜８５は、平坦な表面８５ａを有する。第２の絶縁膜８５は、ピラー８２，８３を形成する際のマスクとなる膜である。第２の絶縁膜８５としては、例えば、厚さが１００ｎｍのシリコン窒化膜（ＳｉＮ膜）を用いることができる。
【００６８】
縦型トランジスタ８７は、縦型ＭＯＳトランジスタであり、ピラー８３と、第１の不純物拡散層３４と、第２の不純物拡散層３５と、チャネル領域９７と、ゲート絶縁膜９８と、ゲート電極９９と、隙間１０１，１０２とを有する。
なお、縦型トランジスタ８７の構成要素のうち、第１の実施の形態で説明したトランジスタ１５と同じ構成要素については、その材料及び厚さの説明を省略する。
第１の不純物拡散層３４は、半導体基板１１の表面１１ａ側に位置するピラー８３の端部に形成されている。第１の不純物拡散層３４の表面３４ａは、半導体基板１１の表面１１ａに対して面一とされている。第１の不純物拡散層３４は、第１のコンタクトプラグ９３を介して、キャパシタ２５の下部電極５１と電気的に接続されている。半導体基板１１の表面１１ａを基準としたときの第１の不純物拡散層３４の深さＤ１０は、例えば、４０ｎｍにすることができる。
第２の不純物拡散層３５は、凹部１０３の底面１０３ａに対応する部分の半導体基板１１に形成されている。第２の不純物拡散層３５は、第２のコンタクトプラグ９４を介して、ビット線２６と電気的に接続されている。
【００６９】
チャネル領域９７は、縦型トランジスタ８７がＯＮしたときに半導体基板１１に形成される領域である。チャネル領域９７は、第１の不純物拡散層３４と第２の不純物拡散層３５との間に位置するピラー８２に形成される。
ゲート絶縁膜９８は、第１の不純物拡散層３４の側面３４ｂ、凹部１０３の底面１０３ａ、及びピラー８２，８３の外周側面８２ｂ，８３ｂを覆うように設けられている。
ゲート絶縁膜９８は、第１の不純物拡散層３４の側面３４ｂ及びピラー８２，８３の外周側面８２ｂ，８３ｂに形成されたゲート絶縁膜９８と比較して、凹部１０３の底面１０３ａに形成されたゲート絶縁膜９８の厚さが厚くなるように構成されている。ゲート絶縁膜９８としては、例えば、シリコン酸化膜（ＳｉＯ２膜）を用いることができる。
【００７０】
ゲート電極９９は、複数のピラー８２，８３に対して共通の電極であり、凹部１０３に埋め込まれている。ゲート電極９９は、第１の導電膜４５及び第２の導電膜４６により構成されている。
第１の導電膜４５は、第１の不純物拡散層３４と半導体基板１１とが接合される第１の接合位置４３よりも下方に位置するピラー８２，８３の外周側面８２ｂ，８３ｂ、及び凹部１０３の底面１０３ａを連続的して覆うように設けられている。
これにより、第１の導電膜４５の上端面４５ｂ，４５ｃは、第１の接合位置４３よりも凹部１０３の底面１０３ａ側に配置される。また、第１の導電膜４５の上端面４５ｃは、上端面４５ｂに対して面一とされている。
第１の不純物拡散層３４の深さＤ１０が４０ｎｍの場合、半導体基板１１の表面１１ａから第１の導電膜４５の上端面４５ｂまでの深さＤ１１は、例えば、５０ｎｍとすることができる。この場合、半導体基板１１の表面１１ａから第１の導電膜４５の上端面４５ｃまでの深さＤ１２は、例えば、５０ｎｍとすることができる。
【００７１】
第１の導電膜４５は、所定の仕事関数を有し、しきい値電圧の制御が容易な膜を用いるとよい。第１の導電膜４５としては、ドーパント不純物（Ｐ型或いはＮ型）を含んだ多結晶シリコン膜、窒化チタン膜、窒化タンタル膜、窒化モリブデン膜、コバルトシリサイド膜、ニッケルシリサイド膜よりなる群のうち、少なくともいずれか１つの膜、或いは上記膜のうち、２つ以上の膜を積層させた積層膜を用いるとよい。具体的には、第１の導電膜４５としては、例えば、厚さが５ｎｍのＮ型多結晶シリコン膜を用いることができる。
【００７２】
第２の導電膜４６は、第１の導電膜４５の表面４５ａに形成されており、第１の導電膜４５よりも厚さが厚く、抵抗値の低い膜である。第２の導電膜４６の上端部は、第１の不純物拡散層３４に対してゲート電極３９がオフセット構造とならないように、第１の不純物拡散層３４の一部と対向している。第２の導電膜４６の上端面４６ａは、第１の導電膜４５の上端面４５ｂ，４５ｃから上方に突出しており、第１の不純物拡散層３４の表面３４ａと第１の接合位置４３との間に配置されている。
【００７３】
第２の導電膜４６は、コバルトシリサイド膜、ニッケルシリサイド膜、タングステン膜、モリブデン膜、コバルト膜、ニッケル膜、銅膜、アルミニウム膜よりなる群のうち、いずれか１つの膜により構成することができる。第２の導電膜４６としてタングステン膜を用いた場合、第２の導電膜４６は、例えば、平面上に形成される第２の導電膜４６の厚さが３０ｎｍとなるように形成する。半導体基板１１の表面１１ａを基準としたときの第２の導電膜４６の上端面４６ａまでの深さＤ１３は、例えば、３０ｎｍとすることができる。
【００７４】
隙間１０１は、第１の導電膜４５の上端面４５ｂ、第２の導電膜４６、及びゲート絶縁膜３８で囲まれた幅の狭いリング状の溝である。隙間１０１は、第１の不純物拡散層３４を囲むように配置されている。
隙間１０２は、第１の導電膜４５の上端面４５ｃ、第２の導電膜４６、及びゲート絶縁膜３８で囲まれた幅の狭いリング状の溝である。隙間１０１は、ピラー８３を囲むように配置されている。隙間１０２の幅は、隙間１０１の幅Ｗ４と等しい。また、図２０〜図２３に示す構造の場合、隙間１０１の幅Ｗ４の値は、第１の導電膜４５の厚さの値と等しい。第１の導電膜４５の厚さが５ｎｍの場合、隙間１０１の幅Ｗ４は、例えば、５ｎｍとすることができる。
【００７５】
また、第１の導電膜４５としてＮ型多結晶シリコン膜（例えば、厚さ５ｎｍ）を用いると共に、第２の導電膜４６としてタングステン膜を用いた場合には、第１の導電膜４５と第２の導電膜４６との反応を防止するために、第１の導電膜４５と第２の導電膜４６との間に、先に説明した図３に示す第３の導電膜５７を設けるとよい。
この場合、第３の導電膜５７としては、例えば、厚さが２ｎｍの窒化チタン膜を用いることができる。この場合、隙間１０１の幅Ｗ４の値は、第１の導電膜４５の厚さと第３の導電膜５７の厚さとの合計の値と等しく、例えば、７ｎｍとすることができる。
なお、第３の導電膜５７は、先に説明したように、窒化チタン膜、窒化タンタル膜、窒化モリブデン膜、窒化タングステン膜よりなる群のうち、いずれか１つの膜により構成することができる。
【００７６】
第３の絶縁膜８８は、隙間１０１，１０２、及びゲート電極９９が形成された凹部１０３を埋め込むと共に、第２の絶縁膜８５の側面８５ｂを覆うように配置されている。第３の絶縁膜８８の表面８８ａは、平坦な面とされており、第２の絶縁膜８５の表面８５ａに対して面一とされている。隙間１０１に設けられた第３の絶縁膜８８の厚さＴ２は、隙間１０１の幅Ｗ４の値と等しく、例えば、７ｎｍとすることができる。
【００７７】
このように、第１の不純物拡散層３４とピラー８２（半導体基板１１）とが接合される第１の接合位置４３と第１の不純物拡散層３４の表面３４ａとの間に、第２の導電膜４６の上端面４６ａを配置すると共に、第１の不純物拡散層３４側に位置する第１の導電膜４５の上端面４５ｂを第１の接合位置４３よりも凹部１０３の底面１０３ａ側に配置し、キャパシタ２５の下部電極５１と電気的に接続された第１の不純物拡散層３４を囲む隙間１０１を第３の絶縁膜８８で埋め込むことにより、隙間１０１に埋め込まれた第３の絶縁膜８８がゲート絶縁膜の一部として機能するため、ＧＩＤＬの発生する領域の実効的なゲート絶縁膜の厚さを厚くすることが可能となる。
これにより、ゲート電界の影響を受けにくくなるため、第１の不純物拡散層３４と半導体基板１１との間に形成される空乏層中におけるＧＩＤＬを減少させることができる。
よって、第２の実施の形態の半導体装置８０としてＤＲＡＭを用いた場合、ゲート電界の影響を受けたＧＩＬＤに起因する情報保持特性の低下を抑制することができる。
【００７８】
また、ゲート電極９９が形成された凹部１０３を第３の絶縁膜８８で埋め込むことにより、第２の導電膜４６が第３の絶縁膜８８で覆われるため、第２の導電膜４６に含まれる半導体基板１１に悪影響を及ぼす重金属原子（例えば、タングステン原子）がゲート絶縁膜９８に到達することを抑制できる。
第３の絶縁膜８８は、第１の不純物拡散層３４の表面３４ａ、及びゲート絶縁膜９８の上端面を露出する開口部１０５を有する。第３の絶縁膜８８としては、例えば、厚さが２００ｎｍのシリコン酸化膜（ＳｉＯ２膜）を用いることができる。
層間絶縁膜９２は、開口部１０５の一部を埋め込むように、第２及び第３の絶縁膜８５，８８の表面８５ａ，８８ａに設けられている。層間絶縁膜９２は、第１の不純物拡散層３４の表面３４ａを露出する開口部１０６を有する。層間絶縁膜９２としては、例えば、シリコン酸化膜（ＳｉＯ２膜）を用いることができる。
【００７９】
第１のコンタクトプラグ９３は、層間絶縁膜９２に形成された開口部１０６に設けられている。第１のコンタクトプラグ９３の下端は、第１の不純物拡散層３４と接触している。第１のコンタクトプラグ９３の上端は、キャパシタ２５の下部電極５１と電気的に接続されている。これにより、第１のコンタクトプラグ９３は、キャパシタ２５と第１の不純物拡散層３４とを電気的に接続している。
第２のコンタクトプラグ９４は、第３の絶縁膜８８及び層間絶縁膜９２を貫通する開口部１０７内に設けられている。第２のコンタクトプラグ９４の下端は、第２の不純物拡散層３５と接触している。第２のコンタクトプラグ９４の上端は、ビット線２６と電気的に接続されている。これにより、第２のコンタクトプラグ９４は、ビット線２６と第２の不純物拡散層３５とを電気的に接続している。
第３のコンタクトプラグ９５は、ゲート電極９９上に位置する第３の絶縁膜８８及び層間絶縁膜９２を貫通する開口部１０８内に設けられている。第３のコンタクトプラグ９５の下端は、ゲート電極９９を構成する第１及び第２の導電膜４５，４６と接続されている。
【００８０】
第２の実施の形態の半導体装置によれば、キャパシタ２５の下部電極５１と電気的に接続された第１の不純物拡散層３４を囲む隙間１０１を第３の絶縁膜８８で埋め込むことにより、隙間１０１に埋め込まれた第３の絶縁膜８８がゲート絶縁膜の一部として機能するため、ＧＩＤＬの発生する領域の実効的なゲート絶縁膜の厚さを厚くすることが可能となる。
これにより、ゲート電界の影響を受けにくくなるため、第１の不純物拡散層３４と半導体基板１１との間に形成される空乏層中におけるＧＩＤＬを減少させることができる。
よって、第２の実施の形態の半導体装置８０としてＤＲＡＭを用いた場合、ゲート電界の影響を受けたＧＩＬＤに起因する情報保持特性の低下を抑制することができる。
【００８１】
図２４〜図３４は、本発明の第２の実施の形態に係る半導体装置の製造工程を示す断面図である。図２４〜図３４は、図２１に示す半導体装置８０の切断面に対応する断面図である。図２４〜図３４において、半導体装置８０と同一構成部分には同一符号を付す。また、図２４〜図３４に示す構造体の切断面では、図２２及び図２３に示すピラー８３及び第２の絶縁膜８５と、図２３に示す第３のコンタクトプラグ９５及び開口部１０８とを図示することが困難なため、図２４〜図３４ではこれらの図示を省略する。
【００８２】
図２４〜図３４を参照して、第２の実施の形態の半導体装置８０の製造方法について説明する。
始めに、図２４に示す工程では、半導体基板１１として、例えば、Ｐ型不純物であるボロンの濃度が１．０×１０１７ａｔｏｍｓ／ｃｍ３のＰ型シリコン基板を準備する。次いで、半導体基板１１の表面１１ａに、第１の絶縁膜８４（例えば、厚さ１０ｎｍのシリコン酸化膜（ＳｉＯ２膜））と、第２の絶縁膜８５（例えば、厚さ１００ｎｍのシリコン窒化膜（ＳｉＮ膜））とを順次積層する。
【００８３】
次いで、第２の絶縁膜８５の表面８５ａに、パターニングされたホトレジスト（図示せず）を形成し、該ホトレジストをマスクとして、第１及び第２の絶縁膜８４，８５をエッチングすることで、図２４に示すパターニングされた第１及び第２の絶縁膜８４，８５を形成する。その後、ホトレジスト（図示せず）を除去する。
パターニングされた第２の絶縁膜８５の直径Ｒ１は、例えば、５０ｎｍとすることができる。第２の絶縁膜８５の直径Ｒ１は、縦型トランジスタ８７の所望の特性に応じて適宜選択すればよく、上記数値に限定されない。
なお、図２４に示す工程では、周知の手法により、図示していない素子分離領域を形成する。
【００８４】
次いで、図２５に示す工程では、第２の絶縁膜８５をマスクとする異方性エッチング（例えば、ドライエッチング）により、半導体基板１１をエッチングすることで、凹部１０３に囲まれた複数のピラー８２，８３を形成する。
このとき、素子分離領域（図示せず）上に、パターニングされた第１及び第２の絶縁膜８４，８５を形成し、これをマスクとするエッチングにより、素子分離領域（図示せず）を構成する絶縁膜（例えば、シリコン酸化膜（ＳｉＯ２膜））をパターニングすることで、絶縁膜よりなるピラー（図示せず）を形成してもよい。
半導体基板１１の表面１１ａを基準としたときの凹部１０３の深さＤ９は、例えば、１２０ｎｍとすることができる。ピラー８２，８３の直径は、第２の絶縁膜８５の直径Ｒ１と等しい。第２の絶縁膜８５の直径Ｒ１が５０ｎｍの場合、ピラー８２，８３の直径は、５０ｎｍとすることができる。
【００８５】
次いで、図２６に示す工程では、複数のピラー８２の外周側面８２ｂ、複数のピラー８３の外周側面８３ｂ（図示せず）、及び凹部１０３の底面１０３ａを覆うように、図示していない厚さ５ｎｍのシリコン酸化膜（ＳｉＯ２膜）を形成し、次いで、該シリコン酸化膜を介して、砒素を２０ＫｅＶのエネルギーにより１．０×１０１５ａｔｍｏｓ／ｃｍ３の濃度で半導体基板１１にイオン注入し、その後、半導体基板１１を９００℃の温度で１０秒加熱することで、凹部１０３の底面１０３ａに第２の不純物拡散層３５を形成する。
次いで、第２の不純物拡散層３５上に、ＨＤＰ（Ｈｉｇｈ Ｄｅｎｓｉｔｙ Ｐｌａｓｍａ）法により、厚さ２０ｎｍのシリコン酸化膜（ＳｉＯ２膜）を形成する。
【００８６】
次いで、図示していない厚さ５ｎｍのシリコン酸化膜（ＳｉＯ２膜）を除去し、次いで、複数のピラー８２，８３の外周側面８２ｂ，８３ｂに厚さ５ｎｍの熱酸化膜（ＳｉＯ２膜）を形成する。これにより、厚さ５ｎｍの熱酸化膜（ＳｉＯ２膜）、及び厚さ２０ｎｍの酸化シリコン膜よりなり、凹部１０３の底面１０３ｃに形成されるＳｉＯ２膜の厚さが厚いゲート絶縁膜９８が形成される。
このように、凹部１０３の底面１０３ｃのゲート絶縁膜９８の厚さを厚くすることで、後述する図２９に示す工程において、第２の導電膜４６をエッチングしたときに、ゲート絶縁膜９８の下方に配置された第２の不純物拡散層３５がエッチングされることを防止できる。
なお、ゲート絶縁膜９８の厚さを厚くしたい場合には、厚さ５ｎｍの熱酸化膜（ＳｉＯ２膜）を形成後に、例えば、ＣＶＤ法によりシリコン酸化膜（ＳｉＯ２膜）を堆積させてもよい。
【００８７】
次いで、図２７に示す工程では、ゲート絶縁膜９８の表面９８ａ及び第２の絶縁膜８５を覆うように第１の導電膜４５を成膜する。図２７に示す第１の導電膜４５は、エッチングされる前の第１の導電膜４５であり、エッチングされることで、図２１に示す第１の導電膜４５となる。第１の導電膜４５は、例えば、ＣＶＤ法により形成することができる。
第１の導電膜４５としては、バリア膜としての機能を有し、しきい値電圧の制御が容易な膜で、かつ薄膜形成が可能で、エッチングしやすい膜を用いるとよい。
具体的には、第１の導電膜４５としては、ドーパント不純物を含んだ多結晶シリコン膜、窒化チタン膜、窒化タンタル膜、窒化モリブデン膜、コバルトシリサイド膜、ニッケルシリサイド膜よりなる群のうち、少なくとも１つの膜、或いは、これらの膜のうち、少なくとも２つの膜を積層させた積層膜を用いるとよい。
【００８８】
次いで、第１の導電膜４５の表面４５ａを覆う第２の導電膜４６を成膜する。このとき、第２の導電膜４６は、第１の導電膜４５よりも厚さが厚くなるように成膜する。第２の導電膜４６は、例えば、ＣＶＤ法により形成することができる。また、図２７に示す第２の導電膜４６は、エッチングされる前の第２の導電膜４６であり、エッチングされることで、図２１に示す第２の導電膜４６となる。第２の導電膜４６は、第１の導電膜４５よりも抵抗値が低く、ゲート電極９９の抵抗を低くするための膜である。
第２の導電膜４６としては、コバルトシリサイド膜、ニッケルシリサイド膜、タングステン膜、モリブデン膜、コバルト膜、ニッケル膜、銅膜、アルミニウム膜よりなる群のうち、いずれか１つの膜を用いることができる。
【００８９】
なお、第１の導電膜４５と第２の導電膜４６との反応を防止したい場合、第１の導電膜を成膜する工程と第２の導電膜を成膜する工程との間に、第１の導電膜４５の表面４５ａに図３に示す第３の導電膜５７を成膜する工程を設けてもよい。
例えば、第１の導電膜４５として仕事関数が４．０５ｅＶのＮ型多結晶シリコン膜（例えば、砒素が２．０×１０２０ａｔｍｏｓ／ｃｍ３ドープされ、厚さが５ｎｍのＮ型多結晶シリコン膜）を成膜すると共に、第２の導電膜４６としてタングステン膜（例えば、厚さが２０ｎｍ）を成膜する場合、第３の導電膜５７（図示せず）として窒化チタン膜（例えば、厚さ２ｎｍ）を成膜する。
なお、Ｎ型多結晶シリコン膜の替わりに、第１の導電膜４５としてＰ型多結晶シリコン膜を用いてもよい。
【００９０】
次いで、図２８に示す工程では、異方性エッチング（例えば、ドライエッチング）により、第１及び第２の導電膜４５，４６をエッチバックする。このとき、第２の導電膜４６の上端面４６ａ（エッチングされた面）が、半導体基板１１の表面１１ａと第１の接合位置４３との間に位置するようにエッチバックを行う。これにより、図２１に示す第２の導電膜４６が形成される。
また、上記エッチバックにより、第２の導電膜４６の上端面４６ａには図示していない凹凸が形成される。第１の不純物拡散層３４の深さＤ１０が４０ｎｍの場合、半導体基板１１の表面１１ａから第２の導電膜４６の上端面４６ａまでの深さＤ１３は、例えば、３０ｎｍとすることができる。
【００９１】
次いで、図２９に示す工程では、第１の導電膜４５の上端部を選択的にエッチングする。このとき、第１の導電膜４５の上端面４５ｂ、及び第１の導電膜４５の上端面４５ｃ（図示せず）の位置が、第１の接合位置４３よりも凹部１０３の底面１０３ａ側に位置するように、第１の導電膜４５のエッチングを行う。
第１の導電膜３４のエッチングとしては、等方性エッチング、或いは異方性エッチングを用いることができる。等方性エッチングとしては、例えば、ウエットエッチング、或いはドライエッチングを用いることができる。また、異方性エッチングとしては、例えば、ドライエッチングを用いることができる。
これにより、第１の導電膜４５の上端面４５ｂ上には、第１の導電膜４５の上端面４５ｂ、第２の導電膜４６、及びゲート絶縁膜９８で囲まれた隙間１０１が形成され、第１の導電膜４５の上端面４５ｃ上には、第１の導電膜４５の上端面４５ｃ、第２の導電膜４６、及びゲート絶縁膜９８で囲まれた隙間１０２が形成される。隙間１０１，１０２は、リング状の幅の狭い溝である。
【００９２】
半導体基板１１の表面１１ａを基準としたときの第１の導電膜４５の上端面４５ｃの深さは、半導体基板１１の表面１１ａを基準としたときの第１の導電膜４５の上端面４５ｂの深さＤ１２と等しい。
第１の不純物拡散層３４の深さＤ１０が４０ｎｍの場合、第１の導電膜４５の上端面４５ｂの深さＤ１２は、例えば、５０ｎｍとすることができる。
なお、第１の導電膜４５として厚さ５ｎｍのＮ型多結晶シリコン膜を形成すると共に、第２の導電膜４６としてタングステン膜を形成し、第１の導電膜４５と第２の導電膜４６の間に図３に示す第３の導電膜５７として厚さが２ｎｍの窒化チタン膜を形成した場合、隙間１０１の幅Ｗ４の値は、第１の導電膜４５の厚さと第３の導電膜５７の厚さとの合計の値と等しく、例えば、７ｎｍとすることができる。また、図示していない隙間１０２の幅は、隙間１０１の幅Ｗ４と等しい。
なお、第３の導電膜５７は、窒化チタン膜、窒化タンタル膜、窒化モリブデン膜、窒化タングステン膜よりなる群のうち、いずれか１つの膜により構成することができる。
【００９３】
次いで、図３０に示す工程では、隙間１０１，１０２、及びゲート電極９９が形成された凹部１０３を埋め込むように、図２９に示す構造体の上面側に第３の絶縁膜８８を成膜する。その後、ＣＭＰ法により、第３の絶縁膜８８のうち、第２の絶縁膜８５の表面８５ａから突出した部分を研磨することにより、図２１に示す平坦な表面８８ａを有した第３の絶縁膜８８を形成する。第３の絶縁膜８８の表面８８ａは、第２の絶縁膜８５の表面８５ａに対して面一とされている。隙間１０１に形成される第３の絶縁膜８８の厚さＴ２は、隙間１０１の幅Ｗ４と等しく、例えば、７ｎｍとすることができる。
【００９４】
このように、キャパシタ２５の下部電極５１と電気的に接続される第１の不純物拡散層３４を囲む隙間１０１を第３の絶縁膜８８で埋め込むことにより、隙間１０１に埋め込まれた第３の絶縁膜８８がゲート絶縁膜の一部をとして機能するため、第１の不純物拡散層３４と半導体基板１１との間に形成される空乏層中におけるＧＩＤＬを減少させることが可能となる。
これにより、第２の実施の形態の半導体装置８０としてＤＲＡＭを用いた場合、ゲート電界の影響を受けたＧＩＬＤに起因する情報保持特性の低下を抑制することができる。
【００９５】
次いで、図３１に示す工程では、図３０に示す第２の絶縁膜８５を除去することで、第１の絶縁膜８４を露出する開口部８５を形成する。次いで、第１の絶縁膜８４を介して、図３０に示すピラー８２の端面８２ａ（半導体基板１１の表面１１ａ）に、砒素をイオン注入（例えば、エネルギーが２０Ｋｅｖ、注入量が１．０×１０１５ａｔｍｏｓ／ｃｍ３）し、その後、注入損傷回復のために、半導体基板１１を９００℃の温度で１０秒加熱することで、ピラー８２に第２の導電膜４６の上端と対向する第１の不純物拡散層３４を形成する。
このとき、第１の不純物拡散層３４と半導体基板１１とが接合される第１の接合位置４３が、第１の導電部４５の上端面４５ｂと第２の導電膜４６の上端面４６ａとの間に配置されるように第１の不純物拡散層３４を形成する。
半導体基板１１の表面１１ａを基準としたときの第１の不純物拡散層３４の深さＤ１０は、例えば、４０ｎｍとすることができる。これにより、縦型トランジスタ８７が形成される。
なお、図３１では、１つの縦型トランジスタ８７のみ図示したが、実際には、半導体基板１１に複数の縦型トランジスタ８７が形成される。
また、図３１に示す工程において、上記砒素をイオン注入後に、砒素がイオン注入された半導体基板１１の表面１１ａに、適量のボロンをイオン注入することで、縦型トランジスタ８７のしきい値電圧を調整してもよい。
【００９６】
次いで、図３２に示す工程では、開口部１０５を埋め込むように、第３の絶縁膜８８の表面８８ａに層間絶縁膜９２を形成する。層間絶縁膜９２は、例えば、ＣＶＤ法により形成することができる。層間絶縁膜９２としては、例えば、厚さが１００ｎｍとされたシリコン酸化膜（ＳｉＯ２膜）を用いることができる。
次いで、層間絶縁膜９２の表面９２ａに、パターニングされたホトレジスト（図示せず）を形成し、次いで、該ホトレジストをマスクとして開口部１０５に配置された第１及び第４の絶縁膜８４，９２をエッチングすることで、第１の不純物拡散層３４を露出する開口部１０６を形成する。その後、ホトレジストを除去する。
【００９７】
次いで、開口部１０６を形成した方法と同様な手法により、第３の絶縁膜８８及び層間絶縁膜９２をエッチングすることで、第２の不純物拡散層３５を露出する開口部１０７を形成する。次いで、開口部１０６を形成した方法と同様な手法により、第３の絶縁膜８８及び層間絶縁膜９２をエッチングすることで、ゲート電極９９を露出する開口部１０８（図示せず）を形成する。
次いで、図３３に示す工程では、開口部１０６〜１０８を導電膜で埋め込むことで、第１乃至第３のコンタクトプラグ９３〜９５を形成する。
【００９８】
次いで、図３４に示す工程では、周知の手法により、層間絶縁膜（図示せず）、配線（図示せず）、コンタクトプラグ（図示せず）、キャパシタ２５、ビット線２６、及びプレート電極２７等を形成する。このとき、キャパシタ２５は、第１のコンタクトプラグ９３及びプレート電極２７と電気的に接続されるように形成する。また、ビット線２６は、第２のコンタクトプラグ９４と電気的に接続されるように形成する。これにより、第２の実施の形態の半導体装置８０が製造される。
【００９９】
以上、本発明の好ましい実施の形態について詳述したが、本発明はかかる特定の実施の形態に限定されるものではなく、特許請求の範囲内に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
なお、第１及び第２の実施の形態では、半導体装置の一例としてＤＲＡＭを例に挙げたが、本発明は、埋め込み型ゲート電極、或いは、縦型トランジスタを備えたＤＲＡＭ以外の半導体装置にも適用可能である。
【産業上の利用可能性】
【０１００】
本発明は、半導体装置に適用可能である。
【符号の説明】
【０１０１】
１０，５５，７０，８０…半導体装置、１１…半導体基板、１１ａ，１２ａ，１６ａ，３８ａ，４５ａ，６１ａ，８５ａ，８８ａ，９２ａ，９８ａ…表面、１２，８４…第１の絶縁膜、１３…素子分離領域、１５…トランジスタ、１６，８５…第２の絶縁膜、１７，９２…層間絶縁膜、２１，９３…第１のコンタクトプラグ、２２，９４…第２のコンタクトプラグ、２３，９５…第３のコンタクトプラグ、２５…キャパシタ、２６…ビット線、２７…プレート電極、３１…第１の溝、３２…第２の溝、３２ａ，３２ｂ，３４ｂ，３５ｂ，３８ａ，３８ｂ，８５ｂ…側面、３２ｃ，１０３ａ…底面、３２ｄ…コーナー部、３４…第１の不純物拡散層、３５…第２の不純物拡散層、３７，９７…チャネル領域、３８，９８…ゲート絶縁膜、３９，５６，７１，９９…ゲート電極、４１，４２，１０１，１０２…隙間、４３…第１の接合位置、４４…第２の接合位置、４５…第１の導電膜、４５ｂ，４５ｃ，４６ａ…上端面、４６…第２の導電膜、５１…下部電極、５２…上部電極、５７…第３の導電膜、５７ａ，５７ｂ，８３ａ…端面、６１…第３の絶縁膜、６２…貫通溝、６５，６６，７６，１０５〜１０８…開口部、７５…ホトレジスト膜、８２，８３…ピラー、８２ｂ，８３ｂ…外周側面、８７…縦型トランジスタ、８８…第３の絶縁膜、１０３…凹部、１０３ａ…底面、Ｄ１，Ｄ２,Ｄ３，Ｄ４，Ｄ５,Ｄ６，Ｄ７,Ｄ８，Ｄ９，Ｄ１０,Ｄ１１，Ｄ１２,Ｄ１３…深さ、Ｒ１…直径、Ｔ１，Ｔ２…厚さ、Ｗ１，Ｗ２，Ｗ３，Ｗ４…幅
【特許請求の範囲】
【請求項１】
半導体基板の主面が部分的にエッチングされて形成され、縦壁面を含む内面によって区画された凹部と、
前記凹部の前記内面のうち少なくとも前記縦壁面を覆うゲート絶縁膜と、
前記ゲート絶縁膜を介して、前記縦壁面に形成され、その上端面が前記半導体基板の主面より低い位置にあってゲート電極となる第１の導電膜と、
前記第１の導電膜に形成され、その上端面が前記第１の導電膜の上端面より高く、かつ前記半導体基板の主面より低い位置にあって前記ゲート電極となる第２の導電膜と、
前記第１の導電膜の上端面、及び前記第１の導電膜の上端面から突出した前記第２の導電膜を覆うように、前記凹部内に設けられた絶縁膜と、
を有することを特徴とする半導体装置。
【請求項２】
前記凹部は、溝であることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記凹部によって形成されたピラー状の凸部を有し、
前記ピラーの側壁面が前記縦壁面に対応することを特徴とする請求項１記載の半導体装置。
【請求項４】
前記溝は、前記縦壁面と、該縦壁面と対向する他の縦壁面と、を有しており、
前記他の縦壁面側に配置された前記第１の導電膜の他の上端面を、前記第２の導電膜の端面に対して面一にしたことを特徴とする請求項１又は２記載の半導体装置。
【請求項５】
前記凹部の周囲に形成され、前記半導体基板の主面から前記第２の導電膜の上端面より深く、かつ前記第１の導電膜の上端面よりも浅い不純物拡散層を設けたことを特徴とする請求項１乃至４のうち、いずれか１項記載の半導体装置。
【請求項６】
前記第１の導電膜は、しきい値電圧を担う膜であることを特徴とする請求項１乃至５のうち、いずれか１項記載の半導体装置。
【請求項７】
前記第１の導電膜は、ドーパント不純物を含んだ多結晶シリコン膜、窒化チタン膜、窒化タンタル膜、窒化モリブデン膜、コバルトシリサイド膜、ニッケルシリサイド膜よりなる群のうち、少なくともいずれか１つの膜により構成されることを特徴とする請求項１乃至６のうち、いずれか１項記載の半導体装置。
【請求項８】
前記第２の導電膜は、結晶粒界を有する膜であり、かつ前記第１の導電膜よりも抵抗値の低い膜であることを特徴とする請求項１乃至７のうち、いずれか１項記載の半導体装置。
【請求項９】
前記第２の導電膜は、コバルトシリサイド膜、ニッケルシリサイド膜、タングステン膜、モリブデン膜、コバルト膜、ニッケル膜、銅膜、アルミニウム膜よりなる群のうち、いずれか１つの膜により構成されることを特徴とする請求項１乃至８のうち、いずれか１項記載の半導体装置。
【請求項１０】
前記第１の導電膜は、前記第２の導電膜とは異なる種類の導電膜であり、
前記第１の導電膜と前記第２の導電膜との間に、前記第１の導電膜と前記第２の導電膜との反応を防止する第３の導電膜を設けたことを特徴とする請求項１乃至９のうち、いずれか１項記載の半導体装置。
【請求項１１】
前記第３の導電膜は、窒化チタン膜、窒化タンタル膜、窒化モリブデン膜、窒化タングステン膜よりなる群のうち、いずれか１つの膜により構成されることを特徴とする請求項１０項記載の半導体装置。
【請求項１２】
前記ピラー状の凸部を複数備え、
前記ゲート電極を、前記ゲート絶縁膜を介して、複数の前記ピラー状の凸部の外周側面と、前記凹部の底面のうち、複数の前記ピラー状の凸部間に位置する部分とを連続的に覆うように配置したことを特徴とする請求項３乃至１１のうち、いずれか１項記載の半導体装置。
【請求項１】
半導体基板の主面が部分的にエッチングされて形成され、縦壁面を含む内面によって区画された凹部と、
前記凹部の前記内面のうち少なくとも前記縦壁面を覆うゲート絶縁膜と、
前記ゲート絶縁膜を介して、前記縦壁面に形成され、その上端面が前記半導体基板の主面より低い位置にあってゲート電極となる第１の導電膜と、
前記第１の導電膜に形成され、その上端面が前記第１の導電膜の上端面より高く、かつ前記半導体基板の主面より低い位置にあって前記ゲート電極となる第２の導電膜と、
前記第１の導電膜の上端面、及び前記第１の導電膜の上端面から突出した前記第２の導電膜を覆うように、前記凹部内に設けられた絶縁膜と、
を有することを特徴とする半導体装置。
【請求項２】
前記凹部は、溝であることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記凹部によって形成されたピラー状の凸部を有し、
前記ピラーの側壁面が前記縦壁面に対応することを特徴とする請求項１記載の半導体装置。
【請求項４】
前記溝は、前記縦壁面と、該縦壁面と対向する他の縦壁面と、を有しており、
前記他の縦壁面側に配置された前記第１の導電膜の他の上端面を、前記第２の導電膜の端面に対して面一にしたことを特徴とする請求項１又は２記載の半導体装置。
【請求項５】
前記凹部の周囲に形成され、前記半導体基板の主面から前記第２の導電膜の上端面より深く、かつ前記第１の導電膜の上端面よりも浅い不純物拡散層を設けたことを特徴とする請求項１乃至４のうち、いずれか１項記載の半導体装置。
【請求項６】
前記第１の導電膜は、しきい値電圧を担う膜であることを特徴とする請求項１乃至５のうち、いずれか１項記載の半導体装置。
【請求項７】
前記第１の導電膜は、ドーパント不純物を含んだ多結晶シリコン膜、窒化チタン膜、窒化タンタル膜、窒化モリブデン膜、コバルトシリサイド膜、ニッケルシリサイド膜よりなる群のうち、少なくともいずれか１つの膜により構成されることを特徴とする請求項１乃至６のうち、いずれか１項記載の半導体装置。
【請求項８】
前記第２の導電膜は、結晶粒界を有する膜であり、かつ前記第１の導電膜よりも抵抗値の低い膜であることを特徴とする請求項１乃至７のうち、いずれか１項記載の半導体装置。
【請求項９】
前記第２の導電膜は、コバルトシリサイド膜、ニッケルシリサイド膜、タングステン膜、モリブデン膜、コバルト膜、ニッケル膜、銅膜、アルミニウム膜よりなる群のうち、いずれか１つの膜により構成されることを特徴とする請求項１乃至８のうち、いずれか１項記載の半導体装置。
【請求項１０】
前記第１の導電膜は、前記第２の導電膜とは異なる種類の導電膜であり、
前記第１の導電膜と前記第２の導電膜との間に、前記第１の導電膜と前記第２の導電膜との反応を防止する第３の導電膜を設けたことを特徴とする請求項１乃至９のうち、いずれか１項記載の半導体装置。
【請求項１１】
前記第３の導電膜は、窒化チタン膜、窒化タンタル膜、窒化モリブデン膜、窒化タングステン膜よりなる群のうち、いずれか１つの膜により構成されることを特徴とする請求項１０項記載の半導体装置。
【請求項１２】
前記ピラー状の凸部を複数備え、
前記ゲート電極を、前記ゲート絶縁膜を介して、複数の前記ピラー状の凸部の外周側面と、前記凹部の底面のうち、複数の前記ピラー状の凸部間に位置する部分とを連続的に覆うように配置したことを特徴とする請求項３乃至１１のうち、いずれか１項記載の半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【公開番号】特開２０１１−２３３５８２（Ｐ２０１１−２３３５８２Ａ）
【公開日】平成２３年１１月１７日（２０１１．１１．１７）
【国際特許分類】
【出願番号】特願２０１０−１０００８４（Ｐ２０１０−１０００８４）
【出願日】平成２２年４月２３日（２０１０．４．２３）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
【公開日】平成２３年１１月１７日（２０１１．１１．１７）
【国際特許分類】
【出願日】平成２２年４月２３日（２０１０．４．２３）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
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