【課題】従来の低電圧動作を目的としたSRAMメモリセルでは、メモリセルを構成するMOSトランジスタのしきい値を下げるとメモリセルの動作マージンであるスタティックノイズマージンが減少するという問題があった。
【解決手段】周辺回路電源線４の電源電圧Vddより高い電圧Vdd'を、メモリセル電源線４からメモリセルの電源電圧としてメモリセルアレイ３０に供給する構成とする。
駆動MOSトランジスタのコンダクタンスが大きくなることから、スタティックノイズマージンを低下させることなくメモリセル内のMOSトランジスタのしきい値を下げられると共に、駆動MOSトランジスタと転送MOSトランジスタのゲート幅の比を１とすることができメモリセル面積を小さくなる。 （もっと読む）

【課題】従来の半導体集積回路装置では、十分なソフトエラー耐性を得ることが困難であった。
【解決手段】本発明にかかる半導体集積回路装置は、環状に形成されたゲート電極と、ゲート電極の内側に形成されるドレイン拡散層と、ゲート電極の外側に形成されるソース拡散層とを有する第１、第２の電界効果トランジスタと、同導電型の第１、第２の電界効果トランジスタのソース拡散層のそれぞれに接するように配置され、ソース拡散層とは異なる導電型の半導体で形成される基板電位拡散層又はウェル電位拡散層と、を有し、同導電型の第１、第２の電界効果トランジスタのゲート電極には、それぞれ異なる信号が入力され、同導電型の第１、第２の電界効果トランジスタが配列される第１の方向において第１、第２の電界効果トランジスタの間には素子分離絶縁膜が存在しないことを特徴とするものである。 （もっと読む）

半導体メモリストレージセルにおいてリーク電流を減らすための方法と構造が記載される。垂直配向ナノロッド（403）が、アクセストランジスタ（400）のチャネル領域で使用され得る。ナノロッドの直径は、アクセストランジスタのチャネル領域内の電子バンドギャップエネルギーの増加を引き起こすために十分小さくすることができ、これはオフ状態でのチャネルリーク電流を制限するように機能し得る。様々な実施形態では、アクセストランジスタは両面キャパシタ（425）に電気的に結合し得る。本発明の実施形態に従うメモリデバイス、およびそのようなデバイスを含むシステムもまた開示される。
（もっと読む）

【課題】ｎチャネルＭＩＳトランジスタとｐチャネルＭＩＳトランジスタとが接続するドレイン領域において、トランジスタ特性を悪化させる不具合が生じないＣＭＯＳデバイスを含む半導体装置を提供する。
【解決手段】基板１１上の半導体領域に形成されたソース領域１８Ａと、ドレイン領域１７Ａとを有するｎチャネルＭＩＳトランジスタと、半導体領域に形成されたソース領域１８Ｂと、ドレイン領域１７Ｂと有するｐチャネルＭＩＳトランジスタとを具備する。ドレイン領域１７Ａと１７Ｂとが接続するように配置されると共に、同一の材料で形成され、ソース領域１８Ａ，１８Ｂの少なくともいずれかがドレイン領域１７Ａ，１７Ｂと異なる材料で形成されている。 （もっと読む）

【課題】ゲート電極のパターニングずれが引き起こす特性変動を抑制でき、ＳＲＡＭを構成する半導体装置を提供する。
【解決手段】直線形状を有する第１の半導体領域１と第２の半導体領域２が互いに平行に配置され、これらの半導体領域と直行するように直線形状を有する第１のゲート電極３と第２のゲート電極４が互いに平行に配置されている。第１の半導体領域１および第１のゲート電極３はトランジスタＴｒ１ａを構成する。また、第２の半導体領域２および第１のゲート電極３はトランジスタＴｒ１ｂを構成する。また、第２の半導体領域２および第２のゲート電極４は、トランジスタＴｒ２を構成する。一方、第１の半導体領域１のうち第２のゲート電極４の両側に位置する部分の一方（第１のゲート電極から遠い側）にはコンタクトが配置されていないため、この領域はトランジスタを構成しない。 （もっと読む）

【課題】ＳＲＡＭのメモリセルにおいて、トランジスタのデバイス特性における非対称性不良を抑制する。
【解決手段】半導体装置は、入出力がクロスカップルするように接続され、ドライバトランジスタ及びロードトランジスタよりなるインバータの対と、インバータの対の各出力に接続されたアクセストランジスタの対とを含むＳＲＡＭセルを備える。インバータの対を構成するドライブトランジスタの対及びロードトランジスタの対、並びにアクセストランジスタの対のうちの少なくと１つのトランジスタの対は、ソースからドレインへの向きが互いに同じ向きになるように配置されている。 （もっと読む）

マイクロエレクトロニクス・トランジスタおよび製作方法の性能および製造可能性を強化するための新たな技術を提供する。
【課題】
【解決手段】トランジスタ装置およびそれを形成する方法であって、基板と、基板上の第１のゲート電極と、基板上の第２のゲート電極と、第２のゲート電極に重なり合うフランジ付き端部の対を備えるランディング・パッドとを備え、第２のゲート電極の構造は、ランディング・パッドの構造と不連続である。 （もっと読む）

【課題】メモリセルが占有する面積を小さくして高集積化を図ることができるストライプ型であって、駆動電流を大きくして、高速な動作が可能なＳＲＡＭ等の半導体装置を提供する。
【解決手段】ＳＲＡＭ１０では、ドライバＴｒ２１のドレイン１２Ｄ側の活性領域１２Ｄからゲート１１の幅方向に長さＬ分だけ延長されている部分１２Ｅを設けていて、この延長された部分１２Ｅの長さＬを、ゲート１１のチャネルの幅Ｗの１／２以上にすることで、素子分離用絶縁膜１４の活性領域１２に対する圧縮応力を小さくすることができる。 （もっと読む）

【課題】 ポケット領域の不純物濃度のばらつきを抑制し、ＭＯＳトランジスタの特性のばらつきを防止することが可能な半導体装置の製造方法を提供する。
【解決手段】 半導体基板に、活性領域及び逆導電型活性領域を形成する。逆導電型活性領域をレジストパターンで覆う。レジストパターンをマスクとして活性領域の表層部に不純物をイオン注入する。活性領域の縁を含み、かつ基板表面に対して垂直な仮想面を、レジストパターンに最も近い基板上の点を支点として、レジストパターンに向かって、レジストパターンに接触するまで傾けたときのチルト角をθ_０とする。イオン注入工程において、基板法線方向からのチルト角がθ_０よりも大きく、かつレジストパターンの上端を通過したイオンが、活性領域よりもレジストパターン側に入射する方位からイオン注入を行い、かつ活性領域内に入射する方位からはイオン注入を行わない。 （もっと読む）

【課題】フィン状の構造を有するＳＲＡＭ等を微細な構造にし、寸法的なばらつきを抑える半導体装置及びその半導体装置を容易に製造すること半導体装置の製造方法及び半導体記憶装置を提供する。
【解決手段】基板３２を酸化して、その上にポリシリコン４４を形成し、通常のゲート加工工程でポリシリコン４４を微細なラインとし、その後、通常の工程どおりにサイドウォール４６を形成する。この後、ポリシリコン４４を除去し、サイドウォール４６のみ残し、このサイドウォール４６をマスクとして、矩形状の二本が対となる構造を形成し、次に、イオン注入をある角度をもって行うことで、二本のフィン３９をそれぞれｐ／ｎ−ＭＯＳトランジスタ３５、３９の１対を製造する。 （もっと読む）

【課題】ゲートオールアラウンド構造の半導体素子を提供する。
【解決手段】ボディー、ボディーからそれぞれ上方に突出した一対の支柱、及びボディーから離隔され、一対の支柱に両端がそれぞれ連結されて支持される一対のフィンを備える半導体基板と、半導体基板の一対のフィンのそれぞれの一部分を取り囲み、半導体基板から絶縁されて、半導体基板の一対のフィンに共通に対応する共通ゲート電極と、共通ゲート電極と半導体基板の一対のフィンとの間に介在されたゲート絶縁膜と、を備えるゲートオールアラウンド（ＧＡＡ）構造の半導体素子である。 （もっと読む）

【課題】ソース／ドレイン間でのリーク電流の発生が防止された半導体装置を提供する。
【解決手段】ゲート電極５およびサイドウォール絶縁膜６は、素子形成領域の上側の領域から素子分離酸化膜２の上側の領域まで延びており、かつ、チタンシリサイド膜は、少なくともサイドウォール酸化膜６および素子分離酸化膜２に隣接する領域であってサイドウォール酸化膜６の外側に位置する領域には形成されていない。 （もっと読む）

【課題】ロジック領域におけるトランジスタの上を応力を有する膜で覆って能力を向上させると共に、ＳＲＡＭ領域において、各トランジスタの能力のバランスを保持する。また、リーク電流の発生を抑制する。
【解決手段】本発明の半導体装置では、Ｎ型ロジック領域ＮＬにおけるトランジスタが引っ張り応力を有する膜５０により覆われ、Ｐ型ロジック領域ＰＬにおけるトランジスタが圧縮応力を有する膜５５により覆われている。そして、Ｐ型ＳＲＡＭ領域ＰＳにおけるトランジスタおよびＮ型ＳＲＡＭ領域ＮＳにおけるトランジスタは、膜５０、５５よりも応力の小さい低応力含有絶縁膜６０により覆われている。 （もっと読む）

【課題】
従来の回路では、常時動作する回路において回路の追加なしにソフトエラーを防ぐことが困難であった。
【解決手段】
本発明にかかる半導体装置は、複数の論理回路を構成するすべての電界効果型トランジスタの各々が、分離して形成される第１、第２のドレイン領域Ｄと、第１、第２のドレイン領域Ｄの間に形成されるソース領域Ｓと、第１のドレイン領域Ｄとソース領域Ｓ、および第２のドレイン領域Ｄとソース領域Ｓとの間に形成されるゲート電極Ｇとを有するものである。 （もっと読む）

【課題】ロジック領域におけるトランジスタの上を応力を有する膜で覆って能力を向上させると共に、ＳＲＡＭ領域において、各トランジスタの能力のバランスを保持し、リーク電流の発生を抑制する事ができる半導体装置及びその製造方法を提供する。
【解決手段】半導体装置では、Ｎ型ロジック領域ＮＬにおけるトランジスタが引っ張り応力を有する膜５０により覆われ、Ｐ型ロジック領域ＰＬにおけるトランジスタが圧縮応力を有する膜５５により覆われている。そして、Ｐ型ＳＲＡＭ領域ＰＳにおけるトランジスタおよびＮ型ＳＲＡＭ領域ＮＳにおけるトランジスタは、引っ張り応力を有する膜５０ａおよび圧縮応力を有する膜５５ａからなる積層膜により覆われている。 （もっと読む）

【課題】 小面積かつ高速なデータ読出が可能なＳＲＡＭセルを有する半導体記憶装置を提供する。
【解決手段】 本発明に係る半導体記憶装置は、トランジスタＱＮ１〜ＱＮ４およびトランジスタＭＮ１およびＭＮ２とで構成される。そして、トランジスタＱＮ３およびＱＮ４は非導通に設定される。これに伴い、トランジスタＱＮ１およびＱＮ４の組で対称な構造が形成される。また、トランジスタＱＮ３およびＱＮ２の組で対称な構造が形成される。サブスレッショルドリーク電流は互いの組で同じ値となるため２本の互いに相補のビット線の電位レベルは同じ値を維持する。 （もっと読む）

【課題】電界効果型トランジスタを積層することを可能としつつ、電界効果型トランジスタが配置される半導体層を絶縁体上に安価に形成する。
【解決手段】絶縁層４を介して積層された半導体層３、５にＶ_DD配線およびＶ_SS配線をそれぞれ形成するとともに、１対のトランスファーゲートをそれぞれ形成し、さらにＣＭＯＳインバータＩＶ１、ＩＶ２をそれぞれ構成するＰチャンネル電界効果型トランジスタおよびＮチャンネル電界効果型トランジスタを配置することにより、ＳＲＡＭを構成する。 （もっと読む）

【課題】 ソフトエラーによる保持データの破壊が起きにくい半導体装置を提供する。
【解決手段】 データを保持するトランジスタP1,D1,P2,D2の接続ノードM1,M2に接続される拡散層３３ａの上面にはシリサイド層を配置せず、それ以外の拡散層３３の上面にはシリサイド層を配置する。これにより、拡散層３３ａの抵抗を上げることができ、宇宙線の入射による電荷に基づく電流の流れを抑制でき、ソフトエラーの発生を防止できる。 （もっと読む）

【課題】容易に製造可能であり、セルのサイズの縮小を可能にするメモリデバイスを提供する。
【解決手段】 本発明の、トンネル電界効果トランジスタ（ＴＦＥＴ）と埋込みビット線とを用いたメモリデバイスには、記憶セルの行および列を含む行列が含まれる。各記憶セルには、少なくとも１つのセルトランジスタ（Ｔ０１〜Ｔｍｎ）が含まれ、そのセルトランジスタは第１のドープされた領域と第２のドープされた領域とを含んでおり、一方がソース領域（９８）であり、もう一方がドレイン領域（１５２）である。そのメモリデバイスにはワード線（Ｔ０１〜Ｔｍｎ）が含まれ、各ワード線は１つの行にあるメモリセルとビット線とに接続されており、各ビット線は１つの列における記憶セルに接続されている。第１のドープされた領域と第２のドープされた領域のドーピングタイプは異なる。 （もっと読む）

メモリデバイスはメモリセルのアレイと周辺デバイスを含んでいる。少なくとも一部の個別メモリセルはＳｉＣを含む炭酸化部分を含んでいる。少なくとも一部の周辺デバイスは炭酸化部分を含まない。トランジスタは第１ソース/ドレーン、第２ソース/ドレーン、第１ソース/ドレーンと第２ソース/ドレーンとの間にＳｉＣを含む半導体基板の炭酸化部分を含んだチャンネル、及びチャンネルの両側と作動式に関係するゲートを含んでいる。 （もっと読む）