【課題】異なるフィン高さを有するFinFETを提供する。
【解決手段】集積回路構造は、第１装置領域の第１部分と、第２装置領域の第２部分と、を有する半導体基板からなる。第１半導体フィンは半導体基板上にあり、第１フィン高さを有する。第２半導体フィンは半導体基板上にあり、第２フィン高さを有する。第１フィン高さは第２フィン高さより高い。 （もっと読む）

【課題】ＳＲＡＭメモリセルをＦＤ−ＳＯＩトランジスタで構成し、駆動トランジスタを構成するＳＯＩトランジスタの埋め込み酸化膜の下の層の電位を制御して、低電源電圧状態でのＳＲＡＭ回路の性能を向上させる。
【解決手段】ＦＤ−ＳＯＩトランジスタを用いて構成されたＳＲＡＭメモリセルにおいて、駆動トランジスタのＢＯＸ層下のウエル電位を制御することでＶｔｈを制御して電流を増加させて、メモリセルの安定動作を可能とする。 （もっと読む）

【課題】フィンの下部に適切に不純物が導入された半導体装置及びその製造方法を提供する。
【解決手段】半導体装置としてのＦｉｎＦＥＴ１は、基体としての半導体基板１０と、半導体基板１０上に形成された複数のフィン２０とを有し、複数のフィン２０は、第１の間隔と第１の間隔よりも間隔が狭い第２の間隔とを繰り返して形成され、第１の間隔を形成する側に面した第１の側面２２１の下部の不純物濃度が、第２の間隔を形成する側に面した第２の側面２２２の下部の不純物濃度よりも高い半導体領域を有する。 （もっと読む）

【課題】従来の半導体装置は、通常のコンタクトとシェアードコンタクトとを同時に形成することが難しくなり、接合リーク不良やコンタクト抵抗の上昇が発生する等の課題があった。
【解決手段】ロジックＳＲＡＭ部のゲート配線６の側壁に形成するサイドウォール９と、拡散層１１の表面に形成するシリサイド層１３とゲート配線６のシリサイド層１５とを電気的に接続するドープトポリシリコン１８と、ドープトポリシリコン１８と第１層アルミ配線とを電気的に接続するＷプラグ２６と、ロジックＳＲＡＭ部の拡散層１１の表面のシリサイド層と第１層アルミ配線とを電気的に接続するＷプラグ２５とを備えるものである。 （もっと読む）

【課題】４個の島状半導体を用いてＳＲＡＭを構成することにより、高集積なＳＧＴを用いたＳＲＡＭからなる半導体装置を提供する。
【解決手段】第１の島状半導体層１３７の周囲上に少なくとも一部に接して第１のゲート絶縁膜１８７が存在し、第１のゲート絶縁膜１８７に第１のゲート電極１７８の一面が接し、第１のゲート電極１７８の他面に第２のゲート絶縁膜１８７が接し、第２のゲート絶縁膜１８７に少なくとも第２の半導体層１４１が接して、第１の島状半導体層１３７の上部に配置された第１の第１導電型高濃度半導体層１６１と、第１の島状半導体層１３７の下部に配置された第２の第１導電型高濃度半導体層１６２と、第２の半導体層１４１の上部に配置された第１の第２導電型高濃度半導体層１５４と、第２の半導体層１４１の下部に配置された第２の第２導電型高濃度半導体層１５６と、を有するインバータを用いてＳＲＡＭを形成する。 （もっと読む）

【課題】４個の島状半導体を用いてＳＲＡＭを構成することにより、高集積なＳＧＴを用いたＳＲＡＭからなる半導体装置を提供することを目的とする。
【解決手段】第１の島状半導体層の周囲上に少なくとも一部に接して第１のゲート絶縁膜が存在し、第１のゲート絶縁膜に第１のゲート電極の一面が接し、該第１のゲート電極の他面に第２のゲート絶縁膜が接し、第２のゲート絶縁膜に少なくとも第２の半導体層が接して、第１の島状半導体層の上部に配置された第１の第１導電型高濃度半導体層と、第１の島状半導体層の下部に配置された第２の第１導電型高濃度半導体層と、第２の半導体層の上部に配置された第１の第２導電型高濃度半導体層と、第２の半導体層の下部に配置された第２の第２導電型高濃度半導体層と、を有することを特徴とするインバータを用いたＳＲＡＭにより、上記課題を解決する。 （もっと読む）

【課題】本発明は、メモリ回路部と非メモリ回路部を有する集積回路に関し、論理回路素子に対するソフトエラーとしてのＳＥＴ（Ｓｉｎｇｌｅ Ｅｖｅｎｔ Ｔｒａｎｓｉｅｎｔ）を効果的に抑制できる、集積回路を提供する。
【解決手段】論理回路ブロック２０２に含まれるＮＭＯＳトランジスタのチャネルが形成される第２導電型半導体領域１０１のＰ型濃度が、ＳＲＡＭブロック２０１内のＮ型の（駆動）トランジスタＮ１,Ｎ２のチャネルが形成される第２導電型半導体領域１０１のＰ型濃度より低い。このため、論理回路ブロック２０２において、より容易に寄生バイポーラトランジスタがオンし、ＳＥＴの発生要因となるドレイン電位低下を防止する。そのため、回路的負担増なしにＳＥＴを効果的に抑制できる。 （もっと読む）

【課題】容易に製造することができ、トランジスタの性能を向上させることができる半導体装置及びその製造方法を提供する。
【解決手段】半導体基板１上にゲート絶縁膜２及びゲート電極３が形成されている。半導体基板１の表面の、平面視でゲート電極３を挟む位置に２個の不純物拡散層４が形成されている。２個の不純物拡散層４の表面に、ゲート絶縁膜２と半導体基板１との界面より低くなった掘り込み部６が設けられている。更に、半導体基板１のゲート絶縁膜２下の領域（チャネル）に応力を付加する応力付加膜が、少なくとも掘り込み部６内に位置している。 （もっと読む）

静的ランダムアクセスメモリ（ＳＲＡＭ）回路は、パス領域のためのソース及びドレイン（Ｓ／Ｄ）区間を含む少なくとも１つのアクセスデバイスと、少なくとも１つのプルアップデバイスと、プルダウン領域のためのＳ／Ｄ区間を含む少なくとも１つのプルダウンデバイスとを有する。ＳＲＡＭ回路は、プルダウン領域の外部抵抗（Ｒ_ｅｘｔ）がパス領域の外部抵抗（Ｒ_ｅｘｔ）よりも低くなるよう構成される。このようなＳＲＡＭ回路を実現するプロセスはＳ／Ｄエピタキシを含む。
（もっと読む）

【課題】 電界効果型半導体装置に関し、従来の作製方法を大幅に変更することなく、サブスレッショルド電流によるｏｆｆ時のリーク電流を抑制して、ｏｎ−ｏｆｆ比を高くする。
【解決手段】 ソース領域及び第１ドレイン領域の少なくとも一方が金属或いは多結晶半導体からなるとともに、前記金属或いは多結晶半導体と半導体チャネル層との間に形成されたトンネル絶縁膜を有する。 （もっと読む）

【課題】半導体層の中または半導体層に隣接した領域の間を接続するための構造を提供する。
【解決手段】半導体デバイス２０４は半導体材料の第１の層１１２と、第１の層の中に形成された第１のソース／ドレイン領域１１６を有する第１の電界効果トランジスタ１８０とを含み、チャネル領域１６０は第１の層の上に形成され、関連する第２のソース／ドレイン領域１６４はチャネル領域の上に形成される。このデバイスはまた、第１の層１１４の中に形成された第１のソース／ドレイン領域１１８を有する第２の電界効果トランジスタ１９０を含み、チャネル領域１６２は第１の層の上に形成され、関連する第２のソース／ドレイン領域１６６はチャネル領域の上に形成される。金属を含む導電層１２０は、各トランジスタの第１のソース／ドレイン領域の間に置かれて、１つの第１のソース／ドレイン領域から他の第１のソース／ドレイン領域に電流を導く。 （もっと読む）

【課題】絶縁ゲート型電界効果トランジスタにおいて低電圧下で急峻なスイッチング特性を有する半導体素子を提供する。
【解決手段】大規模集積回路に用いられているプレーナ型のロジック回路用ＭＯＳＦＥＴにおいて、ドレイン拡散層電極のなかに、ダイオード素子と抵抗素子が並列配置されるように形成することで、低電圧であってもゲート電圧変化に対してドレイン電流が急峻な変化を示す高性能トランジスタが実現できる。 （もっと読む）

【課題】ＳＯＩ層の膜厚が薄膜化してもＭＯＳトランジスタの駆動能力の向上を図ることができる半導体装置及びその製造方法を得る。
【解決手段】ＮＭＯＳ形成領域Ａ１に形成されるＮＭＯＳトランジスタＱ１１において、ソース・ドレイン領域１５は埋め込み酸化膜４を貫通して半導体基板１の閾値電圧制御拡散層１８に達して形成される。ＰＭＯＳ形成領域Ａ２に形成されるＰＭＯＳトランジスタＱ２１において、ソース・ドレイン領域２５は埋め込み酸化膜４を貫通して半導体基板１の閾値電圧制御拡散層２８に達して形成される。 （もっと読む）

【課題】素子の閾値電圧の上昇を抑制し、隣り合う素子の閾値電圧のミスマッチを防ぐ半導体装置を提供する。
【解決手段】基板１は、絶縁膜２上に素子形成膜を備えている。第１のボディ領域３１は、素子形成膜に形成されている。第１の素子は、素子形成膜に形成され絶縁膜に到達した第１の不純物拡散層９と、素子形成膜に形成され絶縁膜に到達していない第２の不純物拡散層７とを有している。第２の素子は、第１の素子に隣接し、素子形成膜に形成される第２のボディ領域３１と、第２の不純物拡散層７と、素子形成膜に形成され絶縁膜に到達した第３の不純物拡散層９とを有する。接続部１２は、素子形成膜における第２の不純物拡散層の下方に形成され、第１の素子のボディ領域と第２の素子のボディ領域とを電気的に接続する。 （もっと読む）

【課題】ＭＯＳＦＥＴにおいて、ショートチャネル効果の抑制と移動度向上を両立させることを可能とする。
【解決手段】半導体基板１３上にダミーゲート絶縁膜３１を介してダミーゲート３４を形成する工程と、ダミーゲート３４の両側の半導体基板１３にソース・ドレイン不純物領域２３，２４を形成する工程と、ダミーゲート３４の両側の半導体基板１３上にエクステンション領域２５，２６を形成する工程と、ダミーゲート３４直下のソース側にソース不純物領域２３のオーバーラップ領域２７を形成する工程と、ダミーゲート３４を除去し、該除去領域に露出したダミーゲート絶縁膜３１を除去する工程と、除去領域に露出した半導体基板１３にリセス形状１５を形成する工程と、リセス形状１５を形成した半導体基板１３上にゲート絶縁膜２１とゲート電極２２とを順次形成する工程とを備えている。 （もっと読む）

【課題】しきい値電圧が異なる複数のＭＩＳＦＥＴが混在するチップにおいて、ＭＩＳＦＥＴの短チャネル効果を抑制しつつＧＩＤＬ電流およびＢＴＢＴ電流等のリーク電流を抑制する。
【解決手段】相対的にしきい値電圧の低いｎチャネル型ＭＩＳＦＥＴＱｎ３が形成される領域ＡＬＴＮにしきい値電圧調整用に注入する不純物の濃度は、相対的にしきい値電圧の高いｎチャネル型ＭＩＳＦＥＴＱｎ２が形成される領域ＡＨＴＮにしきい値電圧調整用に注入する不純物の濃度より低くする。また、領域ＡＬＴＮにおけるｎ⁻型半導体領域１９およびパンチスルーストッパ層２０を形成する際の不純物の注入量は、それぞれ領域ＡＨＴＮにおけるｎ⁻型半導体領域１６およびパンチスルーストッパ層１７を形成する際の不純物の注入量より多くする。 （もっと読む）

【課題】改良されたフィン電界効果トランジスタ（ＦｉｎＦＥＴ）デバイスと、その製造方法とを提供する。
【解決手段】１つの側面において、電界効果トランジスタ・デバイスを製造する方法は次のステップを含む。その上にシリコン層を有する基板が準備される。そのシリコン層においてフィン・リソグラフィー・ハードマスクがパターニングされる。フィン・リソグラフィー・ハードマスクの中央部分の上にダミー・ゲート構造が置かれる。ダミー・ゲート構造の周りにフィラー層が堆積させられる。フィン・リソグラフィー・ハードマスクの中央部分の上を中心として、フィラー層にトレンチを形成するためにダミー・ゲート構造が除去され、それはデバイスのフィン領域をデバイスのソース領域およびドレイン領域から区別する。フィン領域内のフィン・リソグラフィー・ハードマスクは、シリコン層に複数のフィンをエッチングするために使用される。フィンの上にゲート・スタックを形成するためにトレンチはゲート材料で満たされる。デバイスのソース領域およびドレイン領域を形成するためにフィラー層が除去され、ソース領域およびドレイン領域は無傷であってゲート・スタックと自己整合させられている。 （もっと読む）

【課題】特性ばらつきが低減され、且つマスク枚数を増やす事なく製造可能なトランジスタを有する半導体装置を提供する。
【解決手段】
半導体装置は、半導体基板１上に形成された第１導電型のウエル３と、ウエル３上に形成された第１のトランジスタ、および第２のトランジスタを備えている。第１のトランジスタは、第１導電型の不純物を含む第１のポケット領域９ａ、第２導電型の不純物を含む第１のソースおよびドレイン領域１１ａを有し、第２のトランジスタは、第１導電型の不純物を含む第２のポケット領域９ｂ、第２導電型の不純物を含む第２のソース領域および第２のドレイン領域を有し、アナログ機能を実行する。ソース側及びドレイン側の第２のポケット領域９ｂに含まれる第１導電型の不純物の濃度は、第１のポケット領域９ａに含まれる第１導電型の不純物の濃度よりも低い。 （もっと読む）

【課題】セル面積の増大を抑制して書き込み特性の向上とデータ読み出し時における安定性を確保することが可能なスタティック型半導体記憶装置を提供する。
【解決手段】第１の転送トランジスタＮ１は、第１のビット線に接続された第１の拡散層１６ｂと、第１の記憶ノードに接続された第２の拡散層１６ａを有し、第１の拡散層１６ｂは基板１１に設けられ、第２の拡散層１６ａは、基板１１に設けられた凹部２１の底部内に設けられ、第１の転送トランジスタＮ１のチャネル領域ＣＨは第２の拡散層１６aと、第１の記憶ノード方向にオフセットされ、オフセット部が抵抗Ｒ１として機能する。 （もっと読む）

【課題】異なる垂直寸法のフィンを有するトリプル・ゲート・フィンＦＥＴおよびダブル・ゲート・フィン・ＦＥＴを含む半導体構造体と、半導体構造体の製造方法とを提供する。
【解決手段】垂直寸法を小さくすることが望まれる選ばれた半導体フィン１３’の底部部分３３にゲルマニウムを含む注入化学種が注入される。注入化学種を有する選ばれた半導体フィン１３’の底部部分３３は、注入化学種が存在しない半導体材料、すなわちその半導体フィンの上部部分２３と、注入化学種が存在しない他の半導体フィン１３との半導体材料に対して選択的にエッチングされる。従って、結果として、同じ半導体基板上に、完全な垂直寸法フィンを有しオン電流が高いＦｉｎＦＥＴと、垂直寸法が小さくなりオン電流が低いフィンＦＥＴとが得られる。注入化学種の深さを調節することによって、選ばれたフィンＦＥＴの中の半導体フィンの垂直寸法を調節することができる。 （もっと読む）