本発明は、半導体構成に関連して電気的接続を形成する方法を含む。その上に導電線路を有し、導電線路に隣接して少なくとも２つの拡散領域を有する半導体基板が設けられる。パターン化されるエッチ・ストップが拡散領域の上に形成される。パターン化されるエッチ・ストップは、開口を貫通して延びる１対の開口を有し、開口は導電線路の軸に実質的に平行に一列に並んでいる。絶縁材料がエッチ・ストップ上に形成される。絶縁材料は、絶縁材料内にトレンチを形成し且つ開口をエッチ・ストップから拡散領域まで延ばすために、エッチングに対して露出される。トレンチの少なくとも一部分は開口の直上にあり、線路の軸に沿って延びる。導電材料が開口内とトレンチ内に形成される。
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本発明は、二つのインバータと複数のスイッチを備えたＳＲＡＭメモリセルであって、ＳＲＡＭセルがＮ／Ｐシャント能力を提供する技術において製造され、インバータの入力が少なくとも一対のビットライン（ＢＬａ、ＢＬａ／；ＢＬｂ、ＢＬｂ／）に前記スイッチの二つを介して接続されており、前記スイッチが信号ワードライン（ＷＬａ、ＷＬｂ）によって制御され、各インバータが第１導電性タイプの第１トランジスタ（ＭＮ０、ＭＮ１）と第２導電性タイプの第２トランジスタ（ＭＰ０、ＭＰ１）を備え、そして、各スイッチが第１導電性タイプの少なくとも第３トランジスタ（ＭＮ２、ＭＮ３）を備えるＳＲＡＭメモリセルであって、インバータにおける第２導電性タイプの二つのトランジスタ（ＭＰ０、ＭＰ１）がメモリセルの二つの対向端部領域にそれぞれ配置されていることを特徴とするＳＲＡＭメモリセルを提案する。
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本発明は、均一な臨界寸法のアクティブパターンで構成されたマルチゲートトランジスタの製造方法を提供する。本発明はまた、均一な臨界寸法のアクティブパターンを具備するマルチゲートトランジスタを提供する。マルチゲートトランジスタの製造方法は先に少なくとも一つのアクティブパターンを形成する。以後、前記アクティブパターンの露出した領域から少なくとも一つのエピタキシ構造を成長させる。続いて、前記アクティブパターンの少なくとも２個の面にチャネル領域を形成する。
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１つの入力と１つの出力を有する第１インバータと、１つの入力と１つの出力を有する第２インバータとを備える集積回路における放射線耐性のあるＳＲＡＭ装置。第１抵抗は、第１インバータの出力と第２インバータの入力との間に接続される。第２抵抗は、第２インバータの出力と第１インバータの入力との間に接続される。第１書き込みトランジスタは、第１インバータの出力と接続され、書き込み制御信号の第１セットのソースと接続されるゲートを有する。第２書き込みトランジスタは、第２インバータの出力と接続され、書き込み制御信号の第２セットのソースと接続されるゲートを有する。最後にパストランジスタは第１及び第２インバータのいずれか１つの出力と接続されるゲートを有する。
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半導体メモリのセルフタイミング回路（６１）において、第１の状態に設定されたセルフタイミング用ダミーメモリセル（ＳＤＭＣ１１、１２）及び第１の状態と反対の第２の状態に設定された負荷用ダミーメモリセル（ＬＤＭＣ１１、１２）を有するダミービット線（ＸＤＢＬ１）と、第３の状態に設定されたセルフタイミング用ダミーメモリセル（ＳＤＭＣ２１、２２）及び前記第３の状態と同一の第４の状態に設定された負荷用ダミーメモリセル（ＬＤＭＣ２１、２２）を有するダミービット線（ＸＤＢＬ２）と、ダミービット線（ＸＤＢＬ１、ＸＤＢＬ２）の電位の変化速度の差に対応する期間だけ遅延させて、セルフタイミング信号（ＳＬＦ）を出力するタイミング制御回路（６２）とを備える。 （もっと読む）

本発明に係るＣＭＯＳスタティックＲＡＭセルは、２つのアクセスデバイスであり、各々のアクセスデバイスが単一のフィンを有する３ゲートトランジスタから成るところの２つのアクセスデバイス；２つのプルアップデバイスであり、各々のプルアップデバイスが単一のフィンを有する３ゲートトランジスタから成るところの２つのプルアップデバイス；及び２つのプルダウンデバイスであり、各々のプルダウンデバイスが複数のフィンを有する３ゲートトランジスタから成るところの２つのプルダウンデバイスを有する。さらに、２つのフィンを有する３ゲートトランジスタを備えたＣＭＯＳスタティックＲＡＭセルの製造方法が提供される。
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スケーラビリティを高める効率的なレイアウトアスペクト比および極めて小さいレイアウトフットプリントサイズを有するターナリＣＡＭセルが提供される。また、セルは、ビット線、データ線、マッチ線に対する高い歩留りの相互接続を容易にする高度の対称性も有している。１６ＴターナリＣＡＭセルは、セルの第１の側に隣接して延びる第１および第２の対のアクセストランジスタと、セルの第２の側に隣接して延びる第１および第２の対の交差結合インバータとを有している。また、４Ｔ比較回路の第１及び第２の半分部位も設けられている。４Ｔ比較回路の第１の半分部位は、第１の対のアクセストランジスタと第１の対の交差結合インバータとの間で延びるように位置されている。同様に、４Ｔ比較回路の第２の半分部位は、第２の対のアクセストランジスタと第２の対の交差結合インバータとの間で延びるように位置されている。

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【課題】 従来の単一のＦｉｎＦＥＴのスペースに２またはそれ以上のＦｉｎＦＥＴを形成すること。
【解決手段】 相補的フィン型電界効果トランジスタ（ＦｉｎＦＥＴ）を用いる集積回路構造体のための方法および構造体を開示する。本発明は、第１フィン（１００）を含む第１型ＦｉｎＦＥＴと、第１フィン（１００）に並列に延在する第２フィン（１０２）を含む第２型ＦｉｎＦＥＴを含む。また、本発明は、第１型ＦｉｎＦＥＴおよび第２型ＦｉｎＦＥＴのソース／ドレイン領域（１３０）の間に配置される絶縁体フィンを含む。第１型ＦｉｎＦＥＴと第２型ＦｉｎＦＥＴとの間隔が１個のフィンの幅とほぼ等しくなるように、絶縁体フィンは、第１フィン（１００）および第２フィン（１０２）とほぼ同じ寸法の幅にされる。また、本発明は、第１型ＦｉｎＦＥＴおよび第２型ＦｉｎＦＥＴのチャネル領域を覆うように形成された共通ゲート（１０６）を含む。ゲート（１０６）は、第１型ＦｉｎＦＥＴに隣接する第１不純物ドーピング領域と、第２型ＦｉｎＦＥＴに隣接する第２不純物ドーピング領域とを含む。第１不純物ドーピング領域と第２不純物ドーピング領域の差異が、ゲートに、第１型ＦｉｎＦＥＴと第２型ＦｉｎＦＥＴとの差異に関係した異なる仕事関数を与える。第１フィン（１００）および第２フィン（１０２）はほぼ同じ幅である。 （もっと読む）

【課題】 より優れたソフトエラー耐性を有するＳＯＩ基板を用いた高信頼性のＣＭＯＳ・ＳＲＡＭセルを備える半導体装置及びその製造方法を提供することを目的とする。
【解決手段】 ＳＯＩ基板の表面半導体層上にゲート絶縁膜を介して形成されたゲート電極と、該ゲート電極の両側の表面半導体層に形成された第１導電型ソース／ドレイン領域とから構成される半導体装置であって、前記第１導電型ソース／ドレイン領域の双方又は一方に接して第２導電型引出拡散層が形成され、少なくとも前記第１導電型ソース／ドレイン領域上から第２導電型引出拡散層上にわたってシリサイド層が形成されており、シリサイド層に接地電位が与えられてなる半導体装置。 （もっと読む）