【課題】 所望のＶｔｈが異なる複数種類のＭＯＳＦＥＴに対してＶｔｈを選択的に制御することが可能な半導体装置の製造方法を提供する。
【解決手段】 半導体装置の製造方法は、半導体基板４０上の複数種類のＭＯＳＦＥＴ（Ｔｒ１−Ｔｒｎ）を形成する領域に、二酸化シリコンを含む第１ゲート絶縁膜４５と、金属酸化物を含む第２ゲート絶縁膜４６を形成する工程と、第１ゲート絶縁膜４５及び第２ゲート絶縁膜４６上にポリシリコンを含むゲート電極４７を形成する工程とを有する。この方法は更に、ゲート電極４７の形成後、複数種類のＭＯＳＦＥＴ（Ｔｒ１−Ｔｒｎ）のうち、１種類以上のＭＯＳＦＥＴ（Ｔｒｎ）の温度を、他の種類のＭＯＳＦＥＴ（Ｔｒ１−Ｔｒ３）の温度と異ならせるように熱処理する工程を有する。 （もっと読む）

【課題】絶縁ゲート型電界効果トランジスタにおいて低電圧下で急峻なスイッチング特性を有する半導体素子を提供する。
【解決手段】大規模集積回路に用いられているプレーナ型のロジック回路用ＭＯＳＦＥＴにおいて、ドレイン拡散層電極のなかに、ダイオード素子と抵抗素子が並列配置されるように形成することで、低電圧であってもゲート電圧変化に対してドレイン電流が急峻な変化を示す高性能トランジスタが実現できる。 （もっと読む）

【課題】メモリセル領域とその周辺回路領域とを含んで構成される半導体装置において、メモリを構成するＭＯＳＦＥＴのしきい値のばらつきを小さくできる半導体装置を提供する。
【解決手段】それぞれＭＯＳＦＥＴを有してなる複数のメモリセルが形成されたメモリセル領域とＭＯＳＦＥＴを回路が形成された周辺回路領域を備えた半導体装置において、メモリセル領域のＭＯＳＦＥＴは、周辺回路領域の少なくとも一部のＭＯＳＦＥＴとは異なるゲート構造を有し、ゲート絶縁膜及びゲート電極のうちの少なくとも一方の組成が一部のＭＯＳＦＥＴとは異なる。 （もっと読む）

【課題】ＭＯＳＦＥＴにおいて、ショートチャネル効果の抑制と移動度向上を両立させることを可能とする。
【解決手段】半導体基板１３上にダミーゲート絶縁膜３１を介してダミーゲート３４を形成する工程と、ダミーゲート３４の両側の半導体基板１３にソース・ドレイン不純物領域２３，２４を形成する工程と、ダミーゲート３４の両側の半導体基板１３上にエクステンション領域２５，２６を形成する工程と、ダミーゲート３４直下のソース側にソース不純物領域２３のオーバーラップ領域２７を形成する工程と、ダミーゲート３４を除去し、該除去領域に露出したダミーゲート絶縁膜３１を除去する工程と、除去領域に露出した半導体基板１３にリセス形状１５を形成する工程と、リセス形状１５を形成した半導体基板１３上にゲート絶縁膜２１とゲート電極２２とを順次形成する工程とを備えている。 （もっと読む）

【課題】製造コスト増加を抑制することができるＳＲＡＭ型半導体記憶装置の提供。
【解決手段】データを記憶する記憶回路と、第１アクセストランジスタと第２アクセストランジスタとを備え、データの読み出しと書き込みを制御するアクセス制御回路と、記憶回路とアクセス制御回路とに接地電圧を供給する接地電圧供給領域と、第１アクセストランジスタに備えられた第１ゲート電極と第１アクセストランジスタに備えられた第２ゲート電極とを接続する第２導電型のポリシリコン８とを具備するＳＲＡＭ型半導体記憶装置を構成する。その接地電圧供給領域１５は、接地電圧を供給する接地電圧供給コンタクトに接続され、一部分が第２導電型の半導体２２であり一部分を除く他の部分が第１導電型の半導体１５で構成される。 （もっと読む）

【課題】Ｓｉ（１１０）基板に形成され、シリサイド化されたソース／ドレイン領域を有するＮチャネルＭＩＳＦＥＴにおいて、オフリーク電流を抑制する。
【解決手段】半導体装置は、面方位が（１１０）面たる主表面を有する半導体基板上に形成され、ソース領域およびドレイン領域の少なくとも一方の上部にニッケルまたはニッケル合金のシリサイドを有するＮチャネルＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）を備える。そのうちチャネル幅が４００ｎｍ未満であるＮチャネルＭＩＳＦＥＴは、チャネル長方向を結晶方位＜１００＞となるようにレイアウトする。 （もっと読む）

【課題】 スタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）デバイスで使用するための半導体デバイス構造およびこのような半導体デバイス構造を形成するための方法を提供することにある。
【解決手段】 この半導体デバイス構造は、第１の半導体領域と第２の半導体領域との間に配置された誘電体領域と、第１の半導体領域と第２の半導体領域との間に伸びるゲート導体構造とを含む。ゲート導体構造は、第１の半導体領域の上に重なる第１の側壁を有する。このデバイス構造は、第１の半導体領域の全域に伸びる電気的接続ブリッジをさらに含む。電気的接続ブリッジは、第１の半導体領域内の不純物ドープ領域をゲート導体構造の第１の側壁に電気的に接続する一部分を有する。 （もっと読む）

【課題】半導体基板の素子形成面に大きな段差が生じる場合でも、段差部底面の所望の部位に不純物を導入し得る半導体装置およびその製造方法を提供する。
【解決手段】同一極性の２つのMOS トランジスタがそれぞれのソース・ドレイン領域の各一方の不純物拡散層を共有するとともに２つのMOS トランジスタの各ポリシリコンゲート同士が隣り合う部分を有する半導体装置において、２つのMOS トランジスタの各ポリシリコンゲート１１の高さが150nm 以上、隣り合うポリシリコンゲート相互の間隔が87nm 以下であって、２つのMOS トランジスタで共有される不純物拡散層１５１は、拡散層表面部の不純物濃度が拡散層内部で最も高い。 （もっと読む）

【課題】ＳＲＡＭなどの半導体素子を製造するために適用可能なポリシリコン層の製造方法を提供する。
【解決手段】本発明の半導体素子の製造方法は、半導体基板上に半導体素子内に含まれるトランジスタを形成するステップ、前記トランジスタ上に絶縁層を形成するステップ、前記絶縁層を選択的に除去してコンタクトホールを形成し、前記コンタクトホールを介して前記トランジスタの所定領域を露出させるステップ、前記コンタクトホール内にシリコン層を形成するステップ、前記絶縁層及び前記シリコン層上に金属層を形成するステップ、前記シリコン層及び前記金属層を熱処理して金属シリサイド層を形成するステップ、前記金属層を除去するステップ、前記絶縁層及び前記金属シリサイド層上に非晶質シリコン層を形成するステップ、及び前記非晶質シリコン層を熱処理してポリシリコン層を形成するステップを含む。 （もっと読む）

半導体メモリストレージセルにおいてリーク電流を減らすための方法と構造が記載される。垂直配向ナノロッド（403）が、アクセストランジスタ（400）のチャネル領域で使用され得る。ナノロッドの直径は、アクセストランジスタのチャネル領域内の電子バンドギャップエネルギーの増加を引き起こすために十分小さくすることができ、これはオフ状態でのチャネルリーク電流を制限するように機能し得る。様々な実施形態では、アクセストランジスタは両面キャパシタ（425）に電気的に結合し得る。本発明の実施形態に従うメモリデバイス、およびそのようなデバイスを含むシステムもまた開示される。
（もっと読む）

【課題】ＭＯＳＦＥＴにおいて、ショートチャネル効果の抑制と移動度向上を両立させることを可能とする。
【解決手段】第１半導体面１１とこの面につながる面であり、かつ該第1半導体面に対して傾斜を有する第２半導体面１２を有する半導体領域１０と、第１、第２半導体面１１、１２上にゲート絶縁膜２１を介して第１、第２半導体面１１、１２境界上に設けられたゲート電極２２と、ゲート絶縁膜２１を挟んでゲート電極２２と第１半導体面１１内でオーバーラップするように半導体領域１０に形成されたソース不純物領域２３と、少なくとも第２半導体面１２直下の半導体領域１０に設けられたドレイン不純物領域２４と、ドレイン不純物領域２４と半導体領域１０との接合界面Ｊｄが、ソース不純物領域２３と半導体領域１０との接合界面Ｊｓより、第１、第２半導体面１１、１２の境界Ｂに近い状態に形成されている。 （もっと読む）

【課題】ｎチャネルＭＩＳトランジスタとｐチャネルＭＩＳトランジスタとが接続するドレイン領域において、トランジスタ特性を悪化させる不具合が生じないＣＭＯＳデバイスを含む半導体装置を提供する。
【解決手段】基板１１上の半導体領域に形成されたソース領域１８Ａと、ドレイン領域１７Ａとを有するｎチャネルＭＩＳトランジスタと、半導体領域に形成されたソース領域１８Ｂと、ドレイン領域１７Ｂと有するｐチャネルＭＩＳトランジスタとを具備する。ドレイン領域１７Ａと１７Ｂとが接続するように配置されると共に、同一の材料で形成され、ソース領域１８Ａ，１８Ｂの少なくともいずれかがドレイン領域１７Ａ，１７Ｂと異なる材料で形成されている。 （もっと読む）

【課題】ＳＲＡＭのメモリセルにおいて、トランジスタのデバイス特性における非対称性不良を抑制する。
【解決手段】半導体装置は、入出力がクロスカップルするように接続され、ドライバトランジスタ及びロードトランジスタよりなるインバータの対と、インバータの対の各出力に接続されたアクセストランジスタの対とを含むＳＲＡＭセルを備える。インバータの対を構成するドライブトランジスタの対及びロードトランジスタの対、並びにアクセストランジスタの対のうちの少なくと１つのトランジスタの対は、ソースからドレインへの向きが互いに同じ向きになるように配置されている。 （もっと読む）

【課題】 半導体素子の回路が形成されているSi層上に絶縁膜を形成し、該絶縁膜上に多結晶もしくは非晶質Si層を積層し、これをレーザー照射及び走査により（再）結晶化して、ここに別の半導体素子の回路を形成し、これらの回路を接続する３次元半導体デバイスの製造方法に関する。レーザー（再）結晶化Ｓｉ層の結晶性を改良することにより、現在のICに適した性能を与える。
【解決手段】絶縁膜17,26をCMPにより平坦化する；多結晶又は非晶質Ｓｉ層22,32を積層し、エネルギーが照射面積当たり10J/cm²以上の固体連続波レーザーにより照射・走査行う；その直後にレーザーアニールを行う。 （もっと読む）

半導体構造体１０は記憶領域３４と論理領域３６とを有する基板１２を含む。第一のｐ型デバイスは記憶領域３４に形成され、第二のｐ型デバイスは論理領域３６に形成される。第一のｐ型デバイスの半導体ゲートの少なくとも一部は第二のｐ型デバイスの半導体ゲートの少なくとも一部よりもより低いｐ型ドーパント濃度を有する。第一及び第二のｐ型デバイスの半導体ゲートの各々は、ゼロではないｐ型ドーパント濃度を有する。
（もっと読む）

【課題】ＤＲＡＭとロジックＬＳＩとを混載した半導体集積回路装置の製造において、ＤＲＡＭのコンタクトホール形成プロセス（ゲート−ＳＡＣ）とロジックＬＳＩのコンタクトホール形成プロセス（Ｌ−ＳＡＣ）とを両立させる。
【解決手段】ＤＲＡＭのメモリセル選択用ＭＩＳＦＥＴのゲート電極８Ａ（ワード線ＷＬ）を形成する領域の上部のみに窒化シリコン膜９を残し、ロジックＬＳＩを構成するＭＩＳＦＥＴのゲート電極８Ｂの上部およびＳＲＡＭのメモリセルを構成するゲート電極８Ｃ、８Ｄの上部には窒化シリコン膜９を残さないようにする。その後、上記窒化シリコン膜９とフォトレジスト膜１０とをマスクに用いたエッチングで、ゲート電極８Ａ（ワード線ＷＬ）およびゲート電極８Ｂ〜８Ｄを同時にパターン形成する。 （もっと読む）

【課題】ＤＲＡＭとロジックＬＳＩとを混載した半導体集積回路装置の製造プロセスを簡略化する。
【解決手段】ロジックＬＳＩを構成するＭＩＳＦＥＴのゲート電極７Ｂ、ソース、ドレイン（ｎ^＋型半導体領域１６）のそれぞれの表面と、後の工程でＤＲＡＭのメモリセル選択用ＭＩＳＦＥＴのゲート電極となる多結晶シリコン膜７の表面とにＣｏシリサイド層２０を同時に形成することによって、製造プロセスの簡略化を実現する。 （もっと読む）

【課題】 位置ずれの問題を克服する新規のデュアルＦＵＳＩゲート形成プロセスを提供する。
【解決手段】 １つのリソグラフィ段階しか必要としない、ＣＭＯＳデバイスにおいて自己整合デュアル・フルシリサイド・ゲートを形成する方法であり、本方法は、半導体基板（２５２）の中の第１のウェル領域（２５３）、第１のウェル領域（２５３）の中の第１のソース／ドレイン・シリサイド・エリア（２６６）、及び第１のソース／ドレイン・シリサイド・エリア（２６６）から分離された第１のタイプのゲート（２６３）を有する第１のタイプの半導体デバイス（２７０）を形成するステップと、半導体基板（２５２）の中の第２のウェル領域（２５４）、第２のウェル領域（２５４）の中の第２のソース／ドレイン・シリサイド・エリア（２５６）、及び第２のソース／ドレイン・シリサイド・エリア（２５６）から分離された第２のタイプのゲート（２５８）を有する第２のタイプの半導体デバイス（２８０）を形成するステップと、第２のタイプの半導体デバイス（２８０）の上に第１の金属層（２１８）を選択的に形成するステップと、第２のタイプのゲート（２５８）のみの上で第１のフルシリサイド（ＦＵＳＩ）ゲート形成を行うステップと、第１及び第２のタイプの半導体デバイス（２７０、２８０）の上に第２の金属層（２７５）を堆積させるステップと、第１のタイプのゲート（２６３）のみの上で第２のＦＵＳＩゲート形成を行うステップとを含む。 （もっと読む）

【課題】スタティックノイズマージンの低下を抑制すること。
【解決手段】ビット線１８はロードトランジスタ１４のウェルに接続され、反転ビット線１８はロードトランジスタ１３のウェルに接続されている。ノードＮ１は“Ｌ”レベル、ノードＮ２は“Ｈ”レベルである。リード時にはビット線１８，１９は“Ｈ”レベルにプリチャージされる。ワード線１７が“Ｈ”レベルに立ち上がるとドライバトランジスタ１１にカラム電流が流れる。ビット線１８の電位が“Ｌ”レベルに変化すると、同時にロードトランジスタ１４のウェル電位が“Ｌ”レベルに変化するのでロードトランジスタ１４の電流駆動能力が向上し、ノードＮ１の電位がノイズ等によって上昇しドライバトランジスタ１２が僅かにオン動作してもノードＮ２の電位が“Ｈ”レベルから低下するのが抑制されビット線１８，１９の電位差読み取りが可能になりリード時の誤動作が低減される。 （もっと読む）