【課題】ＮＡＮＤ型不揮発性メモリを提供する。
【解決手段】ビット線と、ソース線と、複数の不揮発性メモリが直列に接続されたＮＡＮＤ型セルと、選択トランジスタと、を有し、不揮発性メモリは、第１の絶縁膜を介した半導体上の電荷蓄積層と、第２の絶縁膜を介した電荷蓄積層上の制御ゲートと、を有し、ＮＡＮＤ型セルの一方の端子は、選択トランジスタを介して、ビット線に接続され、ＮＡＮＤ型セルの他方の端子は、ソース線に接続されたＮＡＮＤ型不揮発性メモリであって、第１の絶縁膜は、半導体に酸素雰囲気で高密度プラズマ処理を行った後、窒素雰囲気で高密度プラズマ処理を行うことで形成されるＮＡＮＤ型不揮発性メモリ。 （もっと読む）

【課題】 セレクトゲート部におけるゲート閾値電圧が安定した半導体装置の製造方法を提供する。
【解決手段】 実施形態に係る半導体装置の製造方法では、メモリセル部及びセレクトゲート部が形成される。半導体基板上にトンネル絶縁膜が形成され、前記トンネル絶縁膜上に電荷蓄積層が形成される。前記電荷蓄積層、前記トンネル絶縁膜、及び前記半導体基板のエッチングにより素子分離溝部が形成され、前記電荷蓄積層の側面に接するように前記素子分離溝部に素子分離絶縁膜が埋め込まれる。前記電荷蓄積層及び前記素子分離絶縁膜上に電極間絶縁膜が形成され、前記セレクトゲート部において、前記電極間絶縁膜がエッチングされる。前記電極間絶縁膜を覆い、前記電荷蓄積層に接続するシリコン膜が形成され、前記シリコン膜上に金属膜が形成される。熱処理により、前記セレクトゲート部において、前記トンネル絶縁膜に接する前記電荷蓄積層がシリサイド化される。 （もっと読む）

【課題】酸化物半導体を用いた半導体装置に安定した電気的特性を付与し、高信頼性化する。
【解決手段】酸化物半導体膜を含むトランジスタの作製工程において、少なくとも酸化物半導体膜中に希ガスイオンを注入する注入工程を行い、減圧下、窒素雰囲気下、又は希ガス雰囲気下において、希ガスイオンを注入した酸化物半導体膜に加熱工程を行って希ガスイオンを注入した酸化物半導体膜中に含まれる水素若しくは水を放出させ、酸化物半導体膜を高純度化する。 （もっと読む）

【課題】コンタクトと素子領域間にかかる電界を緩和し絶縁破壊を防ぐ。
【解決手段】実施形態の半導体装置は、基板上第１方向に延伸し並列し高さが同じ第１〜４分離、第１、２分離間の低い第１領域、高さが等しい第２、３分離間の第２領域、第３、４分離間の第３領域、第１領域上面、第１分離の第２分離に対向した側面および上面の一部、第２分離の第１分離に対向した側面および上面の一部に接する第１電極１５−１、その第２方向で第３領域上面、第３分離の第４分離に対向した側面および上面の一部、第４分離の第３分離に対向した側面および上面の一部に接する第２電極１５−２を有す。半導体装置は、第１電極の第２方向とは異なる方向に位置し第２領域上面、第２分離の第３分離に対向した側面および上面の一部、第３分離の第２分離に対向した側面および上面の一部に接する第３電極を有す。 （もっと読む）

【課題】キャパシタの高容量化と面積の低減を可能とした半導体装置及びその製造方法を提供する。
【解決手段】ＥＥＰＲＯＭメモリセル５０は、シリコン基板１のメモリセル領域に設けられたＮ^-層２１ａと、トンネル絶縁膜１３ａと、浮遊ゲート電極１５ａと、電極間絶縁膜
１７ａと、制御ゲート電極１９ａと、を有する。また、キャパシタ６０は、シリコン基板１のキャパシタ領域に設けられた下部電極層２４ａと、第１の誘電体膜１３ｃと、共通電極１５ｃと、第２の誘電体膜１７ｃと、上部電極１９ｃと、を有する。下部電極層２４ａと第１の誘電体膜１３ｃと共通電極１５ｃとにより第１のキャパシタ６１が構成されると共に、共通電極１５ｃと第２の誘電体膜１７ｃと上部電極１９ｃとにより第２のキャパシタ６２が構成されており、第１のキャパシタ６１と第２のキャパシタ６２とが並列に接続されている。 （もっと読む）

【課題】露光パターンのピッチの１／４のピッチのパターンを形成する方法でありながら、形成されたパターンの本数を４の倍数以外の数にする。
【解決手段】第２のパターンおよび第２のマスクパターンを覆うと共に第１の膜の上に第３の膜を形成する工程と、第３の膜をエッチバック処理することにより、第２のパターンおよび第２のマスクパターンの側壁に第１の側壁ラインパターンおよび第１の側壁マスクパターンをそれぞれ形成する工程と、第２のマスクパターンおよび第１の側壁マスクパターンを覆うように第３のマスクパターンを形成する工程と、第３のマスクパターンをマスクとし、第２のパターンを第１の側壁ラインパターンに対して選択的にエッチングして除去した後、第３のマスクパターンを除去する工程とを備えた。 （もっと読む）

【課題】より良質な膜を形成する。
【解決手段】実施形態の膜形成方法は、下地の上に設けられた酸素及び窒素の少なくともいずれかを含む膜の表面に、酸素及び窒素の少なくともいずれかを含むイオン化されたガスクラスタを照射して、前記ガスクラスタを照射した後の前記膜の密度を前記ガスクラスタを照射する前の前記膜の密度よりも高くする。 （もっと読む）

【課題】周辺回路素子の寿命を長くすると共に、後工程の熱処理等により周辺回路領域の素子分離溝部分に結晶欠陥が発生することを防止する。
【解決手段】本実施形態の半導体装置の製造方法は、半導体基板上の第１の領域に複数のメモリセルを形成し、前記半導体基板上の第２の領域に周辺回路素子を形成する半導体装置の製造方法であって、前記第１の領域に第１の開口幅を有する複数の第１の素子分離溝、前記第２の領域に前記第１の開口幅よりも広い第２の開口幅を有する第２の素子分離溝をそれぞれ形成する工程を備えた。さらに、前記第１の素子分離溝の内面に第１の膜厚の酸化膜を、前記第２の素子分離溝の内面に前記第１の膜厚よりも厚い第２の膜厚の酸化膜を、プラズマ酸化により一括形成する工程を備えた。 （もっと読む）

【課題】クラックや結晶欠陥の発生なしに高電圧トランジスタの素子領域間の耐圧を向上できるようにした不揮発性半導体記憶装置およびその製造方法を提供する。
【解決手段】不揮発性半導体記憶装置は、メモリセル領域の第１素子分離絶縁層が当該メモリセル領域の第１素子分離溝内に第１の酸化膜を埋め込んで構成され、第１の酸化膜の上面が半導体基板の上面と第１ゲート電極の上面との間に存在するように構成されている。
周辺領域の第２素子分離絶縁層は、周辺領域の第２素子分離溝内の全体に埋込まれると共にその上面が半導体基板の上面の上方に突出した第１の酸化膜と、当該第１の酸化膜上に積層され、その上面が第１導電膜の上面より上方に突出している第２の酸化膜とで構成されている。 （もっと読む）

【課題】半導体集積回路内の抵抗素子の抵抗値のばらつきを抑制した半導体装置を提供する。
【解決手段】半導体装置は基板を備える。第１の絶縁膜は基板上に設けられる。第１の抵抗部は第１の絶縁膜上に設けられる。境界膜は第１の抵抗部上に設けられる。第２の抵抗部は境界膜上に設けられる。第２の絶縁膜は、第２の抵抗部上に設けられている。第１の導電部および第２の導電部は、第２の絶縁膜上に設けられ、互いに絶縁されている。第１の導電部は、第２の絶縁膜および第２の抵抗部を貫通して境界膜の表面に接触する第１のコネクト部を含む。第２の導電部は、第２の絶縁膜および第２の抵抗部を貫通して境界膜の表面に接触する第２のコネクト部を含む。第１の抵抗部は、一端において第１のコネクト部を介して第１の導電部に電気的に接続され、かつ、他端において第２のコネクト部を介して第２の導電部に電気的に接続された抵抗素子である。 （もっと読む）

【課題】導電膜を含む層の加工によって密の配線と疎の配線とが混在して形成された配線層で、所望の配線間の領域にのみ空隙を形成することができる電子部品の製造方法を提供する。
【解決手段】実施形態によれば、電子部品の製造方法は、まず、密の配線と疎の配線とを含む配線パターンとなるように、基板１上の導電性材料膜を含む加工対象を加工する。ついで、密の配線の形成領域にのみ配線間を埋め込む犠牲膜１１１を形成した後、基板１上に絶縁膜１１２を形成する。絶縁膜１１２上にレジスト１１３を塗布し、密の配線の形成領域上の一部と疎の配線の形成領域とが露出するようにレジスト１１３のパターニングを行った後、レジスト１１３をマスクとして絶縁膜１１２をエッチングする。さらに、密の配線の形成領域上の一部を通して、犠牲膜１１１を除去する。そして、疎の配線の形成領域で隣接する配線間を埋め込むように基板１上に埋込絶縁膜１１４を形成する。 （もっと読む）

【課題】リーク電流の発生を防止でき、微細化に対して有利な半導体装置およびその製造方法を提供する。
【解決手段】実施形態によれば、半導体装置は、素子分離膜により分離される素子領域を有する半導体基板３１と、前記素子領域上にゲート絶縁膜を介して設けられる第１導電層ＦＧと、前記第１導電層および前記素子分離膜上に設けられ、前記第１導電層上に開口を有するゲート間絶縁膜ＩＰＤと、前記ゲート間絶縁膜を介して、前記素子領域上および前記素子分離膜上にわたって配置される第２導電層ＣＧ１と、前記第１導電層上に設けられ、周囲の溝により前記第２導電層と電気的に分離され、前記ゲート間絶縁膜の前記開口を介して前記第１導電層と接続される第３導電層ＣＧ２と、前記第１導電層を挟むように、前記素子領域中に隔離して設けられるソースまたはドレイン拡散層３８とを具備する。 （もっと読む）

【課題】新たな構造の半導体装置を提供し、書き込み後の当該半導体装置のメモリセルのしきい値電圧のばらつきを小さくし、動作電圧を低減する、または記憶容量を増大する。
【解決手段】酸化物半導体を用いたトランジスタと、酸化物半導体以外の材料を用いたトランジスタとをそれぞれ有する複数のメモリセルと、複数のメモリセルを駆動する駆動回路と、駆動回路に供給する複数の電位を生成する電位生成回路と、複数のメモリセルへのデータの書き換えが終了したか否かを検知する書き込み終了検知回路と、を有し、駆動回路は、データバッファと、複数のメモリセルのそれぞれに複数の電位のうちいずれか一の電位をデータとして書き込む書き込み回路と、メモリセルに書き込まれたデータを読み出す読み出し回路と、読み出されたデータと、データバッファに保持されたデータとが一致するか否かをベリファイするベリファイ回路と、を有する。 （もっと読む）

【課題】集積度が高く、データ保持時間の長い半導体記憶装置。
【解決手段】基板上の半導体膜と、半導体膜を覆う第１のゲート絶縁膜と、第１のゲート絶縁膜を介して半導体膜上に設けられた第１のゲート電極と、第１のゲート絶縁膜上にあり、半導体膜と重畳しない、第１のゲート電極と同一層かつ同一材料である第１の導電膜と、第１のゲート絶縁膜上にあり、第１のゲート電極および第１の導電膜の上面を露出し、第１のゲート電極および第１の導電膜の間に溝部を有する絶縁膜と、該絶縁膜上にあり、第１のゲート電極、第１の導電膜および溝部と接する酸化物半導体膜と、酸化物半導体膜を覆う第２のゲート絶縁膜と、第２のゲート絶縁膜を介して酸化物半導体膜および溝部上に設けられた第２のゲート電極と、第２のゲート絶縁膜および酸化物半導体膜を介して第１のゲート電極上に設けられた、第２のゲート電極と同一層かつ同一材料である第２の導電膜と、を有する。 （もっと読む）

【課題】ＮＡＮＤフラッシュメモリデバイスを電気的、物理的に小型化し、良好なデータ保持と電気的特性を備えたフローティングゲートデバイスを提供する。
【解決手段】フローティングゲートメモリデバイスの製造方法に関し、ベース基板１００、埋め込み絶縁層、および単結晶半導体上部層から形成される、半導体−オン−絶縁体基板が提供される。トレンチが基板中に形成され、フローティングゲートとして働く単結晶上部部分を有する高層フィン型構造１１１−１１４を形成する。埋め込み絶縁層の一部は、フローティングゲートデバイスのトンネル酸化物層１０１’として働く。ゲート誘電体層１６０は、熱酸化により単結晶上部部分の側壁の上に形成され、薄い膜厚のゲート誘電体層を可能にする。 （もっと読む）

【課題】
不揮発性メモリ構造を提供する。
【解決手段】
必要に応じて、ＬＤＤ領域が、アクティブ領域のゲートチャネル領域の保護のためのマスクを用いてイオン注入によって形成され得る。２つのゲートが、互いに離隔され、アクティブ領域の中央領域の２つの側方のそれぞれでアイソレーション構造上に配設される。これら２つのゲートの各々は、その全体がアイソレーション構造上に配置されてもよいし、部分的にアクティブ領域の中央領域の側方部分に重なってもよい。電荷トラップ層及び誘電体層が、格納ノード機能を果たすように、２つのゲートの間且つアクティブ領域上に形成される。これらは更に、スペーサとして機能するように、２つのゲートの全ての側壁上に形成されてもよい。ソース／ドレイン領域が、ゲート及び電荷トラップ層の保護のためのマスクを用いて、イオン注入によって形成される。 （もっと読む）

【課題】高度に集積化したゲインセル方式の半導体メモリを提供する。
【解決手段】第１絶縁体１０１、読み出しビット線１０２ｂ、第２絶縁体１０３、第３絶縁体１０３、第１半導体膜１０５、第１導電層１０７ａ乃至１０７ｄ等を形成し、その上に凸状絶縁体１１２を形成する。そして、凸状絶縁体１１２を覆って、第２半導体膜１１４ａ、１１４ｂと第２ゲート絶縁膜１１５を形成する。その後、導電膜を形成し、これを異方性エッチングすることで、凸状絶縁体１１２の側面に書き込みワード線１１６ａ、１１６ｂを形成し、凸状絶縁体１１２の頂部に書き込みビット線１２５へ接続するための第３コンタクトプラグ１２４を形成する。このような構造でメモリセルの面積を最小で４Ｆ^２とできる。 （もっと読む）

【課題】選択ゲート電極および当該選択ゲート電極に隣接する他のゲート電極間の間隔を所望の距離に調整できるようにした不揮発性半導体記憶装置の製造方法を提供する。
【解決手段】複数本のラインパターンのうち選択ゲート電極の形成領域のラインパターンから他のゲート電極の形成領域のラインパターンにかけてマスクした条件にて複数本のラインパターンの側壁面をスリミングし、選択ゲート電極の形成領域のラインパターンから他のゲート電極の形成領域のラインパターンにかけてパターン間膜を埋込むと共にスリミングされたラインパターンの側壁面に沿ってパターン間膜を形成し、選択ゲート電極の形成領域のラインパターンをマスクした条件にて当該ラインパターン以外のラインパターンを除去しマスクされたラインパターンを残留させ、パターン間膜および残留したラインパターンをマスクとして第１膜を異方性エッチングし、第１膜をマスクとして導電膜をエッチングする不揮発性半導体記憶装置の製造方法を提供する。 （もっと読む）

【課題】浮遊ゲートと制御ゲートとの間におけるリークを抑制することができる不揮発性半導体記憶装置及びその製造方法を提供することである。
【解決手段】実施形態に係る不揮発性半導体記憶装置は、シリコンを含む基板と、前記基板上に設けられたトンネル絶縁膜と、前記トンネル絶縁膜上に設けられた浮遊ゲートと、前記浮遊ゲート上に設けられたリーク抑制部と、前記リーク抑制部上に設けられたゲート間絶縁膜と、前記ゲート間絶縁膜上に設けられた制御ゲートと、を備える。前記リーク抑制部の誘電率は、前記ゲート間絶縁膜の誘電率よりも高くなっている。 （もっと読む）

【課題】動作特性に対する信頼性を向上させることができる半導体装置を提供する。
【解決手段】シリコンを含む基板７と、前記基板７上に設けられた積層体６と、を有する半導体装置１であって、前記積層体６は、少なくとも前記積層体６の側壁の前記基板側にフッ素を含む抑制領域１３を有している。前記抑制領域１３は、基板７上に設けられた絶縁膜２の前記側壁側に設けられ、フッ素濃度は、チャネル領域１１のフッ素濃度よりも高い。 （もっと読む）