【課題】ゲート電極間絶縁膜のリーク電流を抑制し、電気的信頼性を向上した不揮発性半導体記憶装置を提供する。
【解決手段】半導体基板上に行列状に形成された複数のメモリ素子と、同一列方向のメモリ素子に選択的に接続される複数のビット線と、同一行方向のメモリ素子に接続される複数のワード線とを具備し、各メモリ素子は、半導体基板上に順次形成された第１のゲート絶縁膜、電荷蓄積層、第２のゲート絶縁膜、制御電極と、電荷蓄積層の対向する側面に沿って、前記シリコン基板上面に形成された１対の不純物注入層とを具備し、ビット線に垂直な方向に沿った断面における電荷蓄積層の上部コーナー部が曲面を有し、上部コーナー部が前記第１のゲート絶縁膜の上方にある。 （もっと読む）

【課題】半導体装置の製造方法において、半導体装置の小型化を図ること。
【解決手段】第１の領域IにフラッシュメモリセルFLを形成する工程と、第２の領域IIにキャパシタQの第１の電極１１ａを形成する工程と、第２の絶縁膜１４として第１の酸化シリコン膜１４ａ、窒化シリコン膜１４ｂ、及び第２の酸化シリコン膜１４ｃをこの順に形成する工程と、第１の電極１１ａの一部領域CRにおける窒化シリコン膜１４ｂと第２の酸化シリコン膜１４ｃとを除去する工程と、第３の領域III_Hにおける第１の絶縁膜１０と第２の絶縁膜１４とをウエットエッチングする工程と、キャパシタQの第２の電極３０ａを形成する工程と、一部領域CRにおける第１の酸化シリコン膜１４ａをエッチングして除去する工程とを有する半導体装置の製造方法による。 （もっと読む）

【課題】キャパシタを形成する領域の占有面積を縮小する。
【解決手段】本実施形態の半導体装置は、半導体基板１０内に設けられた半導体領域ＡＡＣと、半導体領域ＡＡＣ内に設けられる複数のキャパシタＣｍ，Ｃｎを含むキャパシタ群と、を具備し、キャパシタＣｍ，Ｃｎのそれぞれは、半導体領域ＡＡＣ上のキャパシタ絶縁膜４２Ａと、キャパシタ絶縁膜４２Ａ上のキャパシタ電極３４Ａｍ，３４Ａｍと、キャパシタ電極３４Ａｍ，３４Ａｍに隣接する拡散層３２Ａとを有し、を有し、キャパシタ電極３４Ａｍ，３４Ａｎに接続される配線２９ｍ，２９ｎのそれぞれは、キャパシタＣｍ，Ｃｎ毎に電気的に分離され、キャパシタ電極Ｃｍ，Ｃｎのそれぞれに異なる電位Ｖｍ，Ｖｎが印加されている。 （もっと読む）

【課題】シリサイド層をゲート電極の一部に含む不揮発性半導体記憶装置において、シリサイド層の膜厚を制御することができる不揮発性半導体記憶装を提供する。
【解決手段】不揮発性半導体記憶装置は、チャネル半導体層上に、ゲート絶縁膜１２、浮遊ゲート電極膜１３、電極間絶縁膜１４および制御ゲート電極１５が順に積層されるメモリセルトランジスタＭＴを有する。制御ゲート電極１５は、電極間絶縁膜１４上に、半導体膜１５１、シリサイド相変化抑制膜１５２およびシリサイド膜１５４を順に積層した構造を有する。また、シリサイド相変化抑制膜１５２は、Ｃ，Ｆ，Ｎのうちの少なくともいずれか１つの元素が、１×１０²⁰〜５×１０²¹［atom/cm³］の濃度範囲で添加された多結晶シリコン膜によって構成される。 （もっと読む）

【課題】メモリセル領域でシリサイドの成長速度を抑制しつつ、周辺回路領域では十分な量のシリサイドを形成することのできる不揮発性半導体記憶装置及びその製造方法を提供する。
【解決手段】不揮発性半導体記憶装置は、半導体基板と、メモリセル領域に形成されたメモリセルトランジスタと、周辺回路領域に形成された電界効果トランジスタとを備える。メモリセルトランジスタは、半導体基板上に第１のゲート絶縁膜を介して形成された浮遊ゲート電極と、浮遊ゲート電極上に配置される第１の電極間絶縁膜と、第１の電極間絶縁膜上に配置される制御ゲート電極とを有する。制御ゲート電極は、積層された複数の導電膜により形成される。制御ゲート電極は、積層された複数の導電膜間の界面のうちの少なくとも１つに形成され金属原子の拡散を抑制するバリア膜を有する。制御ゲート電極は、その一部がシリサイド化されている。 （もっと読む）

【課題】半導体記憶装置を微細化した場合であっても、十分にカップリング比を高くする。
【解決手段】半導体記憶装置は、マトリクス状に配置されたメモリセルと複数のワード線１６とを有する。メモリセル１３は、行方向に複数個直列接続される。ワード線１６は、複数のメモリセル１３の制御ゲートを行方向と直交する列方向にそれぞれ接続する。メモリセル１３の行方向の間隔は、第１の間隔と第１の間隔より広い第２の間隔とが交互に繰り返されている。 （もっと読む）

【課題】電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い、新たな構造の半導体装置を提供する。
【解決手段】第１のトランジスタと第２のトランジスタを有し、第１のトランジスタと第２のトランジスタとは少なくとも一部が重畳する第１のメモリセルと、第３のトランジスタと第４のトランジスタを有し、第３のトランジスタと第４のトランジスタとは少なくとも一部が重畳する第２のメモリセルと、駆動回路と、を有し、第２のメモリセルは、第１のメモリセル上に設けられ、第１のトランジスタは、第１の半導体材料を含んで構成され、第２のトランジスタ、第３のトランジスタ、および第４のトランジスタ、は、第２の半導体材料を含んで構成される半導体装置である。 （もっと読む）

【課題】フローティングゲートとコントロールゲートとが積層されたスタック構造のゲート電極を有する半導体装置に関し、隣接メモリセル間やメモリセルとビット線との間における短絡不良を防止しうる半導体装置及びその製造方法を提供する。
【解決手段】トンネルゲート絶縁膜２２上に、第１の幅を有する導電膜２４、ＯＮＯ膜２８、コントロールゲート４０を形成する。コントロールゲート４０をマスクとして導電膜２４をエッチングしてフローティングゲート２６を形成した後、層間絶縁膜８０を形成し、第１の方向の幅が第１の幅よりも広いコンタクトホール８４を形成する。その後、コンタクトホール８４の内壁に、サイドウォールスペーサ８８を形成する。 （もっと読む）

【課題】製造中に、プロセスに関連する帯電からフラッシュメモリのワード線およびメモリセルを保護するための方法と構造とを与える。
【解決手段】ドープされたポリシリコンのワード線１１０ａの端部にドープされていないポリシリコン１１０ｂが形成され、抵抗１１０ｂが生成される。これを通じて、プロセスにより生じる電荷が、基板に結合された、ドープされたポリシリコン放電構造１１０ｃへ放電される。ワード線抵抗１１０ｂ、および、放電構造１１０ｃは、単一のパターニングされたポリシリコン構造として形成される。ワード線１１０ａおよび放電部分１１０ｃは導電性になるように選択的にドープされ、また、抵抗部分１１０ｂは、製造後に通常のセル動作が可能なほどに十分高い抵抗が与えられる一方で、製造中にプロセスに関連する電荷に対しては放電路を供給するように、実質的にドープされない。 （もっと読む）

【課題】本発明の実施形態は、ビット線の配線抵抗を低減させることができる半導体記憶装置を提供する。
【解決手段】実施形態によれば、それぞれが複数のメモリセルを有し第１方向に所定の間隔で設けられた複数のメモリセルユニットを有し、前記第１方向と交差する第２方向に配置された複数のメモリセルブロックと、前記第２方向に延在するとともに、前記第１方向に所定の間隔で設けられた複数の第１配線と、前記第１配線の上方、及び前記第１配線の下方の少なくともいずれかに設けられた第２配線と、前記第２配線の前記第２方向の両端部に設けられた前記第１配線と前記第２配線とを接続するコンタクトと、を備え、前記第２配線の前記第１方向に沿った幅寸法は、前記第１配線の前記第１方向に沿った幅寸法よりも長いことを特徴とする半導体記憶装置が提供される。 （もっと読む）

【課題】基板の活性領域と制御ゲート電極との間の高い耐電圧特性を有する不揮発性記憶装置を提供する。
【解決手段】素子分離絶縁溝を有する基板と、前記基板上の前記素子分離溝の両側に形成された第１および第２のトンネル絶縁膜、第１および第２の浮遊ゲート電極と、前記第１および第２の浮遊ゲート電極の上面を覆い、かつ前記第１の浮遊ゲート電極と第２の浮遊ゲート電極との間、前記第１のトンネル絶縁膜と第２のトンネル絶縁膜との間、および前記素子分離絶縁溝の少なくとも上部を埋めるように形成されたゲート間絶縁膜と、前記ゲート間絶縁膜上に形成された制御ゲート電極と、を有する不揮発性記憶装置を提供する。前記ゲート間絶縁膜は、電子トラップ性を有する第１の絶縁材料からなる電子トラップ層と、前記第１の材料よりも電子トラップ性が低い第２の絶縁材料からなり、前記電子トラップ層を挟む第１および第２の絶縁層とを含む。 （もっと読む）

【課題】高度な集積化を実現した、新たな構造の半導体装置を提供することを目的の一とする。
【解決手段】チャネル形成領域を含む半導体層と、チャネル形成領域と電気的に接続するソース電極およびドレイン電極と、チャネル形成領域と重畳するゲート電極と、チャネル形成領域とゲート電極との間のゲート絶縁層と、を含み、ゲート絶縁層の側面の一部と、ソース電極またはドレイン電極の側面の一部と、は、平面方向から見て概略一致している半導体装置である。 （もっと読む）

【課題】動作信頼性を向上出来る半導体記憶装置を提供すること。
【解決手段】実施形態に係る半導体記憶装置は、半導体基板１０上に第１絶縁膜１３を介在して形成された電荷蓄積層１４と、電荷蓄積層１４上に第２絶縁膜１５を介在して形成された制御ゲート１６とを具備し、制御ゲート１６は、その少なくとも一部領域１６−２において、その側面が外側に向かって膨らんだ形状を有し、制御ゲート１６において側面が膨らみ始める部分から該制御ゲート１６の頂上までの高さＨ１は、膨らみ始める部分より上の領域における制御ゲート１６の最大幅Ｗ２_max2よりも大きい。 （もっと読む）

【課題】正確な抵抗値を有する抵抗素子を備える半導体装置を提供する。
【解決手段】半導体装置は、半導体基板と、前記半導体基板上に配置された第１導電体と、第１方向における前記第１導電体の両端の上面に形成されたゲート間絶縁膜と、前記ゲート間絶縁膜が除去された第１接続領域を介して前記第１導電体に接続する第２導電体とを備える第１抵抗素子３−１と、前記半導体基板上に配置された第３導電体と、前記第１方向における前記第３導電体の両端の上面に形成された前記ゲート間絶縁膜と、前記ゲート間絶縁膜が除去された第２接続領域を介して前記第３導電体に接続する第４導電体とを備える第２抵抗素子３−２とを具備し、前記第１方向に沿った前記第２接続領域の長さは、前記第１接続領域の長さよりも長い（ＬＥＩ２＞ＬＥＩ１）。 （もっと読む）

【課題】書込・消去特性が高く、動作の信頼性が高い半導体記憶装置及びその製造方法を提供する。
【解決手段】実施形態に係る半導体記憶装置は、半導体基板と、前記半導体基板上に設けられたトンネル絶縁膜と、前記トンネル絶縁膜上に設けられた第１電極と、前記第１電極上に設けられた電極間絶縁膜と、前記電極間絶縁膜上に設けられた第２電極と、を備える。前記電極間絶縁膜は、積層絶縁層と、前記積層絶縁層上に設けられ、前記積層絶縁層よりもバリアハイトが低い電荷蓄積層と、前記電荷蓄積層上に設けられ、前記電荷蓄積層よりもバリアハイトが高いブロック絶縁層と、を有する。前記積層絶縁層は、第１絶縁層と、前記第１絶縁層上に設けられ、前記第１絶縁層よりもバリアハイトが低い量子効果層と、前記量子効果層上に設けられ、前記量子効果層よりもバリアハイトが高い第２絶縁層と、を有する。 （もっと読む）

【課題】本発明は、中間絶縁膜、半導体層、及びトンネル絶縁膜のうちの少なくとも１つが酸化ガリウムを含まない場合に比べて、動作安定性の向上した不揮発性記憶素子を提供する。
【解決手段】不揮発性記憶素子１０は、基板３０上と、ソース電極３４Ｓ及びドレイン電極３４Ｄと、半導体層３６と、トンネル絶縁膜３８と、電荷蓄積層４０と、中間絶縁膜４２と、ゲート電極４４Ｇと、を備えており、半導体層３６、トンネル絶縁膜３８、及び中間絶縁膜４２が、酸化ガリウムを含んでいる。 （もっと読む）

【課題】酸化物半導体を用いた半導体装置に安定した電気的特性を付与し、高信頼性化することを目的の一とする。
【解決手段】第１の絶縁膜を形成し、第１の絶縁膜に酸素ドープ処理を行って、第１の絶縁膜に酸素原子を供給し、第１の絶縁膜上に、ソース電極およびドレイン電極、ならびに、ソース電極およびドレイン電極と電気的に接続する酸化物半導体膜を形成し、酸化物半導体膜に熱処理を行って、酸化物半導体膜中の水素原子を除去し、水素原子が除去された酸化物半導体膜上に、第２の絶縁膜を形成し、第２の絶縁膜上の酸化物半導体膜と重畳する領域にゲート電極を形成する半導体装置の作製方法である。 （もっと読む）

【課題】電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い、新たな構造の半導体装置を提供することを目的の一とする。
【解決手段】ワイドギャップ半導体、例えば酸化物半導体を含むメモリセルを用いて構成された半導体装置であって、メモリセルに書き込み用のトランジスタ、読み出し用のトランジスタおよび選択用のトランジスタを備えた半導体装置とする。ワイドギャップ半導体を用いることで、メモリセルを構成するトランジスタのオフ電流を十分に小さくすることができ、長期間にわたって情報を保持することが可能な半導体装置を提供することができる。 （もっと読む）

【課題】各メモリセルの書込消去特性を極力一定にできる不揮発性半導体記憶装置を提供する。
【解決手段】複数のメモリセルトランジスタＭＴは、活性領域Ｓａが素子分離溝２によって互いに分離している。これらのメモリセルトランジスタＭＴは、それぞれ、活性領域Ｓａの上面上または上方にトンネル絶縁膜３を介して電荷蓄積機能を有する電荷トラップ膜４を備えている。積層絶縁膜Ｂは、トンネル絶縁膜３および電荷トラップ膜４を少なくとも含んで構成され、トンネル絶縁膜３が素子分離溝２の内面に沿って形成されると共に電荷トラップ膜４がトンネル絶縁膜３の上面に沿って積層されており、素子分離溝２内の全領域に埋込まれている。 （もっと読む）

【課題】多層配線構造を使って、キャパシタンスが大きく、かつキャパシタンス値が安定なキャパシタ素子を半導体基板上に集積化する。
【解決手段】多層配線構造１８は、少なくとも第１層目の層間絶縁膜１６と、第１層目の層間絶縁膜中に埋設された第１配線層と、を含み、第１配線層は、第１の電源に接続され前記第１の層間絶縁膜中に埋設された第１の配線パタ―ン１５Ｃ１と、第２の電源に接続され前記第１の層間絶縁膜中に埋設された第２の配線パタ―ン１５Ｃ２と、を含み、第１の配線パタ―ンと前記第２の配線パタ―ンとは容量結合して第１のキャパシタを形成し、第１の配線パタ―ンは積層配線パタ―ン１３Ｃ上に形成されて、前記第４の電極パターン１３Ｇと容量結合して第２のキャパシタを形成し、第４の電極パターンは第２の配線パタ―ンに電気的に接続されている。 （もっと読む）