【課題】消去電圧などの動作電圧について低電圧化が可能であり、低コスト化が可能である半導体不揮発性記憶装置の製造方法を提供する。
【解決手段】電荷蓄積層を有するメモリトランジスタが接続された半導体不揮発性記憶装置の製造方法であって、ガラスあるいはプラスチックからなる絶縁性基板上にチャネル形成領域を有する半導体層を形成する工程と、前記半導体層の上層に電荷蓄積層を形成する工程と、前記電荷蓄積層の上方にコントロールゲートを形成する工程と、前記チャネル形成領域に接続するソース・ドレイン領域を形成する工程とを有し、前記メモリトランジスタとなる薄膜トランジスタを形成する。 （もっと読む）

【課題】 半導体装置の配線構造体およびその形成方法を提供する。
【解決手段】 この半導体装置は半導体基板100上に配置された層間絶縁膜、前記層間絶縁膜を貫通する第１コンタクト構造体181および第２コンタクト構造体182、前記層間絶縁膜上に配置されて前記第１コンタクト構造体と前記第２コンタクト構造体に連結される金属配線220を具備する。この際、前記第１コンタクト構造体は順次に積層された第１プラグおよび第２プラグ200を含み、前記第２コンタクト構造体は前記第２プラグを含む。 （もっと読む）

【課題】本発明は、低コストで大量生産が可能である半導体装置及びその作製方法を提供する。また、非常に膜厚の薄い集積回路を用いた半導体装置、及びその作製方法を提供する。更には、低消費電力である半導体装置及びその作製方法を提供する。
【解決手段】本発明は、絶縁表面上に半導体不揮発性記憶素子トランジスタを有し、メモリトランジスタのフローティングゲート電極が、複数の導電性粒子又は半導体粒子で形成されていることを特徴とする半導体装置である。 （もっと読む）

【課題】 スプリットゲート型のフラッシュメモリ素子及びその製造方法を提供する。
【解決手段】 フローティングゲート及びコントロールゲートを形成する前に半導体基板上にマスクパターンを形成した後、マスクパターンの側壁によって自己整列されるようにフローティングゲート及びコントロールゲートを順次形成するスプリットゲート型のフラッシュメモリ素子。メモリセルを構成するフローティングゲートは、基板の主面に平行な第１面と、基板の主面に垂直である第２面と、第１面と第２面との間に延びているカーブ面を有する。コントロールゲートは、フローティングゲートの第１面の延長線とフローティングゲートの第２面の延長線との間で９０゜より小さな角度範囲に限定される領域内で、前記フローティングゲートのカーブ面上に形成されている。 （もっと読む）

【課題】 マスクの枚数を増加することなく、かつ、汚染することなく膜厚の異なるゲート絶縁膜を備えた半導体装置の製造方法を提供する。
【解決手段】 メモリセル領域Ｍに複数のアシストゲート電極部２１が互いに間隔を隔てて形成される。周辺回路領域Ｐでは平坦な半導体基板１の表面が露出する。次に、所定の条件のもとで、露出している半導体基板１の表面に酸化処理が施される。平坦な周辺回路領域Ｐに露出する半導体基板１の表面に供給される酸素ラジカルの量と比べると、メモリセル領域Ｍでは、アシストゲート電極部２１によって挟まれていることで、露出している半導体基板１の表面にまで供給される酸素ラジカルの量は少なくなる。その結果、メモリセル領域Ｍに形成されるフローティングゲート酸化膜８ａの膜厚は、周辺回路領域Ｐに形成されるゲート酸化膜１０の膜厚よりも薄くなる。 （もっと読む）

【課題】 複数のスタックゲート型メモリセルを含むフラッシュメモリにおいて、消去前書込動作を不要とすることにより一括消去動作に要する時間を短縮し、データの書換動作に要する時間も短縮することである。
【解決手段】 消去時に、複数のメモリセルのソース１００３からフローティングゲート１００５に同時に電子を注入する。それにより、複数のメモリセルのしきい値電圧が上昇する。プログラム時に、選択されたメモリセルのフローティングゲート１００５からドレイン１００２に電子を放出する。それにより、選択されたメモリセルのしきい値電圧が下降する。 （もっと読む）

【課題】リーク電流を改善した高誘電率絶縁膜を電極間絶縁膜として使用する半導体装置及びその製造方法を提供することである。
【解決手段】半導体装置は、半導体基板上に形成された第１の絶縁膜と、前記第１の絶縁膜上に形成された第１のゲート電極と、前記第１のゲート電極の上方に形成された第２のゲート電極と、前記第１のゲート電極と第２のゲート電極との間に挟まれた結晶化した第２の絶縁膜を具備することを特徴とする。 （もっと読む）

【課題】 正負両極のいずれの高電界においてもリーク電流を低減することができ、且つ単独の高誘電体膜では困難な低電界から高電界の広い電界領域でリーク電流を抑制する。
【解決手段】 第１導電型の半導体基板１０の主面上にトンネル絶縁膜１１を介して選択的に形成されたフローティングゲート電極１２と、フローティングゲート電極１２上に電極間絶縁膜１３を介して形成されたコントロールゲート電極１４と、各ゲート電極１２，１４に対応して基板の主面に形成された第２導電型のソース・ドレイン領域１５とを備えた不揮発性半導体メモリ装置であって、電極間絶縁膜１３は、２種類以上の高誘電体材料１３ａ，１３ｂ，１３ｃによる３層以上の積層構造を有する。 （もっと読む）

本発明は、不揮発性メモリ装置及びそのような装置の製造方法を提供する。この装置は、浮遊ゲート（１６）と、制御ゲート（１９）と、分離した消去ゲート（１０）とを備える。消去ゲート（１０）は、基板（１）内に設けられた分離領域（２）中に、又はその上に設けられる。そのため消去ゲート（１０）は、セル・サイズを増加させない。消去ゲート（１０）と浮遊ゲート（１６）との間の容量は、制御ゲート（１９）と浮遊ゲート（１６）との間の容量に比べて小さく、消去ゲート（１０）と浮遊ゲート（１６）との間の酸化物層を介してファウラー・ノルドハイム・トンネルによって浮遊ゲート（１６）の帯電が消去される。
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ナノ構造配列の形成またはパターニング法が提供される。この方法は、ナノ構造会合基を含んでなるコーティング上での配列形成、レジストを使用するパターニングおよび／または配列形成を促進するデバイスの使用を含む。またナノ構造配列を含むデバイス（例えばメモリーデバイス）のように、ナノ構造配列の形成のための関連デバイスも提供される。 （もっと読む）

半導体装置１０のゲートカップリング比を増大させるため、超微細結晶等の個別素子２２が浮遊ゲート１６上に析出される。一実施形態において、個別素子２２は、蒸気相中で予め形成され、静電気力によって半導体装置１０に吸着される。一実施形態において、個別素子２２は、それらが吸着されるチャンバとは異なるチャンバ内で予め形成される。更に別の実施例において、同じチャンバが全ての析出工程に使用される。界面層１７は、必要に応じて、浮遊ゲート１６と個別素子２２との間に形成される。
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本発明は、第１および第２の各ソース／ドレイン領域、第１および第２の各ソース／ドレイン領域の間に配置されたチャネル領域とを備え、これらの各ソース／ドレイン領域とチャネル領域とが半導体ブリッジに形成されている、ブリッジ電界効果トランジスタメモリセルに関するものである。
本発明のメモリセルは、さらに、半導体ブリッジの少なくとも部分上に堆積されている電荷記憶層と、電荷記憶層の少なくとも一部上の金属性で導電性のゲート領域とを備え、電荷記憶層は、ブリッジ電界効果トランジスタメモリセルに所定の電気的電圧を印加することにより、選択的に、電気的な電荷キャリアが、電荷記憶層に対し導入されるように、または、電荷記憶層から除去されるように配置されている。
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誘電体層（１４，２２，２４，３２）は、ランタン、ルテチウム、及び酸素により構成され、かつ２つの導体の間、または導体（１４，２０，３４）と基板（１２，２６，３０）との間に形成される。一の実施形態では、誘電体層は基板を覆って形成され、境界層を追加する必要がない。別の実施形態では、誘電体層（２２，４２，４６）に含まれる元素の分布は、ランタン含有量またはルテチウム含有量に関して傾斜する、または誘電体層（２２，４２，４６）は別の構成として、アルミニウムを含むことができる。更に別の実施形態では、絶縁層を導体または基板と誘電体層との間、または導体及び基板の両方と誘電体層との間に形成する。誘電体層は、分子ビームエピタキシー法によって形成することが好ましいが、原子層化学気相成長、物理気相成長、有機金属化学気相成長、またはパルスレーザ堆積によって形成することもできる。
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バリア性を有する絶縁膜サイドウォールスペーサを有する半導体装置を提供する。 半導体装置は、半導体基板の上に形成されたゲート酸化膜とゲート電極と；半導体基板内に形成されたソース／ドレイン領域と；ゲート電極側壁上に形成された２層以上の積層サイドウォールスペーサであって、最外層以外の層として窒化膜を含み、最外層は、酸化膜又は酸化窒化膜で形成され、下面が半導体基板またはゲート酸化膜、又は窒化膜以外の他のサイドウォールスペーサ層と接している第１積層サイドウォールスペーサと；を有する。さらに、不揮発性メモリの積層ゲート電極構造と；積層ゲート電極構造の側壁上に形成され、中間層として半導体基板に接しない窒化膜を含む３層以上の第２積層サイドウォールスペーサと；を有することもできる。
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メモリセルアレイ（５０）は、半導体基板（５４）に製造された、２次元アレイのメモリセル（５２）を含む。メモリセル（５２）は、行方向（６７）を形成する複数の行と、列方向（６９）を形成する複数の列で並べられている。メモリセル（５２）の各列は、複数の交互に配置されたチャネル領域（５８）及びソース／ドレイン領域（６４）を含む。各ソース／ドレイン領域（６４）上には導電性インターコネクト（７２）が配置されており、この導電性インターコネクト（７２）はただ１つのその他のソース／ドレイン領域（６４）に結合する。この１つのソース／ドレイン領域（６４）とは、その列に隣接する第２の列に存在する領域である。導電性インターコネクト（６４）は、１つおきの導電性インターコネクト（６４）がその列の右側に隣接する列に接続するように、また、１つおきの導電性インターコネクトが、その列の左側に隣接する列に接続するように、配置される。複数のソース／ドレインコントロールライン（７０）は、隣接するメモリセル（５２）の列間に延在し、また、その隣接する列と列との間を結合する各導電性インターコネクト（７２）に電気的に結合する。
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本発明は、メモリゲートスタック（１）を有する記憶トランジスタ（１）及び選択トランジスタを有する2-トランジスタメモリセルを基板（５０）上に製造する方法であって、トンネル誘電層（５１）が前記基板（５０）と前記メモリゲートスタック（１）との間にもたらされる方法を提供する。前記方法は、第一の導電層（５２）及び第二の導電層（５４）をもたらし、前記第二の導電層（５４）をエッチし、それによってコントロールゲートを形成し、前記第一の導電層（５２）をエッチし、それによってフローティングゲートを形成することによって前記メモリゲートスタック（１）を形成するステップを有する。前記方法は更に、前記第一の導電層（５２）がエッチされる前に、前記トンネル誘電層（５１）の下に形成されるべきチャネルの方向で前記コントロールゲートに対してスペーサ（８１）を形成するステップと、その後、前記第一の導電層（５２）をエッチするために前記スペーサ（８１）をハードマスクとして使用し、それによって前記フローティングゲートを形成し、それによってフローティングゲートをコントロールゲートに自己整合させるステップとを有することを特徴とする。本発明は、前記コントロールゲート（５４）は前記フローティングゲート（５２）よりも小さくなり、スペーサ（８１）が、前記コントロールゲート（５４）に隣接してもたらされるメモリセルも提供する。
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本発明は、ダブル・ゲート・スタック及びシングル・アクセス・ゲートを備える不揮発性メモリ・セル（５０）を加工する方法に関する。この方法は、アクセス・ゲートを加工する方法を、自己整合的な、ソース注入とは別のドレイン注入と組み合わせる。本発明の方法は、マスク位置合せ精度を考慮せずに、メモリ装置を消去するための延長されたドレインを自己整合的に注入することを可能にする。さらに、この方法は、さらなるマスクを使用せずにドレイン及びソース注入を互いに異なるドーピングで実施する方法を提供する。
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半導体デバイスを製造する方法において、シリコン基板（６２）上にゲート酸化膜（６０）を提供する。このゲート酸化膜（６０）上に第１ポリシリコン層（６４）を提供し、第１ポリシリコン層（６４）上に絶縁層（６６）を提供し、またこの絶縁層（６６）上に第２ポリシリコン層（６８）を提供する。適切なマスキングを実行した後にエッチングステップが実行されると、シリコン基板を露出させ、かつこのシリコン基板上にスタックゲート構造を形成すべく、第２ポリシリコン層、絶縁層、第１ポリシリコン層、およびゲート酸化膜の一部を除去するようにこれらの層がエッチングされる。スタックゲート構造（７２）上に薄い酸化膜（８０）を成長させるべく、短時間（例えば１０秒から２０秒）の急速熱アニールを実行する。それから、急速熱アニールによって形成された酸化膜（８０）上に第２酸化膜（８２）をたい積する。

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【課題】本発明は、素子間分離にＳＴＩ構造を採用する不揮発性半導体記憶装置において、ソース領域をより確実に接続できるようにすることを最も主要な特徴とする。
【解決手段】たとえば、Ｐ型シリコン基板１１の表面部に、浅い第一の埋め込み素子分離絶縁膜２２と、この第一の埋め込み素子分離絶縁膜２２よりも深い、第二の埋め込み素子分離絶縁膜２３とからなる素子分離領域２４を形成する。そして、第一の埋め込み素子分離絶縁膜２２を除去した後に、その底部とメモリセルトランジスタのソース領域とに不純物をイオン注入する。こうして、第一の埋め込み素子分離絶縁膜２２のアスペクト比を下げ、トレンチ溝の側壁部分に対しても十分に拡散層を形成できるようにすることで、ソース線ＳＬとなる、連続したＮ⁺ 型ソース領域１９の形成を可能とする構成となっている。 （もっと読む）