ブリッジ電界効果トランジスタメモリセル、上記セルを備えるデバイス、および、ブリッジ電界効果トランジスタメモリセルの製造方法
本発明は、第１および第２の各ソース／ドレイン領域、第１および第２の各ソース／ドレイン領域の間に配置されたチャネル領域とを備え、これらの各ソース／ドレイン領域とチャネル領域とが半導体ブリッジに形成されている、ブリッジ電界効果トランジスタメモリセルに関するものである。
本発明のメモリセルは、さらに、半導体ブリッジの少なくとも部分上に堆積されている電荷記憶層と、電荷記憶層の少なくとも一部上の金属性で導電性のゲート領域とを備え、電荷記憶層は、ブリッジ電界効果トランジスタメモリセルに所定の電気的電圧を印加することにより、選択的に、電気的な電荷キャリアが、電荷記憶層に対し導入されるように、または、電荷記憶層から除去されるように配置されている。
本発明のメモリセルは、さらに、半導体ブリッジの少なくとも部分上に堆積されている電荷記憶層と、電荷記憶層の少なくとも一部上の金属性で導電性のゲート領域とを備え、電荷記憶層は、ブリッジ電界効果トランジスタメモリセルに所定の電気的電圧を印加することにより、選択的に、電気的な電荷キャリアが、電荷記憶層に対し導入されるように、または、電荷記憶層から除去されるように配置されている。
【発明の詳細な説明】
【発明の詳細な説明】
【０００１】
本発明は、フィン型電界効果トランジスタメモリセル、フィン型電界効果トランジスタメモリセル装置、および、フィン型電界効果トランジスタメモリセルの製造方法に関するものである。
【０００２】
コンピュータテクノロジーの急速な発展に鑑みて、特にデータ記憶の分野におけるモバイルアプリケーションのためには、密度が高く、電力の低い、不揮発性のメモリが必要である。
【０００３】
従来技術では、浮遊ゲートメモリが開示されている。この浮遊ゲートメモリでは、導電性浮遊ゲート領域が、基板に集積された電界効果トランジスタのゲート絶縁層上に配置されている。この浮遊ゲート領域に、電気的な電荷キャリアを、フアウラー−ノルトハイムトンネリングによって、永久的に導入することができる。電界効果により、このようなトランジスタの閾値電圧の値は、浮遊ゲートに電荷キャリアが記憶されているかどうかに応じている。その結果、メモリ情報の項目を、浮遊ゲート層における電気的な電荷キャリアの存在または不在によって符号化することができる。
【０００４】
しかしながら、電気的な電荷キャリアを浮遊ゲートへ導入するには、典型的には１５Ｖ〜２０Ｖの高い電圧が必要である。このことは、感度の高い集積部品を損傷する可能性があり、さらに、省エネルギ（例えば、低電力アプリケーション）またはモバイルアプリケーション（例えばモバイル無線電話器、携帯用情報機器（ＰＤＡ））にとっては、あまり好ましいものではない。
【０００５】
ＮＲＯＭメモリ（「窒化された読み出し専用メモリ」）では、窒化シリコン捕獲層を、電界効果トランジスタのゲート絶縁層として使用し、電荷記憶層としての窒化シリコン層に、チャネルホットエレクトロン注入（ホットエレクトロンのトンネリング）によって、電荷キャリアを永久的に導入することができる。この場合、一般的なプログラミング電圧は、約９Ｖであり、１５０ｎ秒の書き込み時間が、個々のセルにおいて達成されている。
【０００６】
［文献１］に、２ビットのメモリ情報を１つのトランジスタに記憶することのできるＮＲＯＭメモリセルが開示されている。
【０００７】
しかしながら、このようなＮＲＯＭメモリセルは、電力消費量が多いという欠点を有している。さらに、ＮＲＯＭメモリセルは小型化しにくい。なぜなら、特に、チャネル長が典型的な２００ｎｍ未満の場合は、短チャネル効果（例えば、「パンチスルー」効果）が生じるからである。さらに、ＮＲＯＭメモリセルのトランジスタの幅が狭い場合は、読み込み電流は非常に小さい。このことは、小型化が進むに伴って障害となる。
【０００８】
好ましくは少なくとも１Ｇｂｉｔ／ｃｍ2の記憶密度を有する高密度データメモリが必要である。従来技術で知られているメモリセル装置は、メモリセル毎に２ビットの情報を記憶するために、平坦な浮遊ゲートメモリセルを有するＮＡＮＤ構造、または、ＮＲＯＭセルを有するいわゆる「仮想接地アレイ」を含んでいる。これらのメモリセル装置では、記憶容量は約１Ｇｂｉｔとなる。しかしながら、技術的な理由で、記憶密度を継続的に上げることは困難である。なぜなら、これらのメモリセル装置は、小型化できる可能性があまりないからである。
【０００９】
［文献２］に、ゲート電極の材料がフィンの２つの側壁に存在する不揮発性フィン型電界効果トランジスタメモリセルが記載されている。ゲート電極は、金属またはポリシリコンでできている。
【００１０】
［文献３］に、メタンを炭化水素前駆体材料として使用することによる堆積方法によって、平坦な酸化されたシリコン基板に、ポリカーボン層を形成するための方法が記載されている。さらに、［文献３］には、上記ポリカーボン層を平坦なＭＯＳ電界効果トランジスタのためのゲート材料として使用することができる、ということが開示されている。
【００１１】
［文献４］に、平坦な電界効果トランジスタが開示されている。この平坦な電界効果トランジスタでは、ゲート絶縁層に、ゲート電極を被覆するカーボン層が備えられている。
【００１２】
さらに、［文献５］に、半導体基板上に配置されたソース領域とドレイン領域とを有する平坦な化学的電界効果トランジスタが開示されている。上記ソース領域およびドレイン領域は、導電性チャネルによって相互に接続されている。化学的に平坦化された電界効果トランジスタのゲート電極は、カーボン電極によって形成されている。この電界効果トランジスタでは、ゲート電極上にイオン選択的な膜を固着させた後、ゲート表面電位に生じる変化によって、例えば、イオンの動作を変更することができる。
【００１３】
［文献６］に、電極としてカーボン層を有する不揮発性メモリセル装置が記載されている。
【００１４】
さらに、［文献７］および［文献８］に、複数の平坦なＭＯＳ電界効果トランジスタと、電気的な電荷キャリアを揮発しないように記憶するために上記複数の平坦なＭＯＳ電界効果トランジスタにそれぞれ設けられた層とを有する不揮発性メモリセル装置が記載されている。
【００１５】
上記の各文献１〜８については以下の通りである。
［文献１］エイタンら（Eitan, B, Pavan, P, Bloom, I, Aloni, E, Frommer, A, Finzi, D ） (2000), "NROM: A Novel Localized Trapping, 2-Bit Nonvolatile Memory Cell" IEEE Electron Device Letters 21(11):543-545
［文献２］ドイツ出願公開公報（ＤＥ １０２ ２０ ９２３ Ａ１）
［文献３］ラグハバンら（G. Raghavan et al.）, Polycrystalline Carbon: A Novel Material for Gate Electrodes in MOS Technology, Japanese Journal of Applied Physics, ３２巻，３８０〜３８３ページ，１９９３年
［文献４］米国特許公報（ＵＳ ６，２３４，５５９ Ｂ１）
［文献５］ドイツ出願公開公報（ＤＥ １９８ ５６ ２９４ Ａ１）
［文献６］米国特許公報（ＵＳ ６，６５３，１９５ Ｂ１）
［文献７］米国出願公開公報（ＵＳ ２００１／００５２６１５ Ａ１）
［文献８］ドイツ出願公開公報（ＤＥ １０３ １６ ８９２ Ａ１）
本発明は、さらに小型化できるメモリセルを提供するという課題に基づくものである。
【００１６】
上記課題は、本願の各独立形式の各請求項に記載の各特徴をそれぞれ有する、フィン型電界効果トランジスタメモリセル、フィン型電界効果トランジスタメモリセル装置、およびフィン型電界効果トランジスタメモリセルの製造方法によって解決される。
【００１７】
本発明に係るフィン型電界効果トランジスタメモリセルは、第１および第２の各ソース／ドレイン領域と、上記第１および第２の各ソース／ドレイン領域の間に配置されたチャネル領域とを含み、上記各ソース／ドレイン領域およびチャネル領域は、半導体フィン状部にて形成されている。さらに、電荷記憶層が、上記半導体フィン状部の少なくとも部分の上に配置されている。
【００１８】
上記フィン型電界効果トランジスタメモリセルは、金属性の導電性のゲート領域と、少なくとも一つの電荷記憶層とを含む。上記電荷記憶層は、電気的な電荷キャリアが、上記フィン型電界効果トランジスタメモリセルに印加される所定の電圧によって、選択的に、上記電荷記憶層に導入される、または上記電荷記憶層から除去されるように設定されている。
【００１９】
本発明に係る、フィン型電界効果トランジスタメモリセル装置は、上記フィン型電界効果トランジスタメモリセルの各特徴を有するものを複数含む。
【００２０】
本発明に係る、フィン型電界効果トランジスタメモリセルの製造方法では、第１および第２のソース／ドレイン領域と、上記第１および第２のソース／ドレイン領域の間に配置されたチャネル領域とを、半導体フィン状部にて形成する。さらに、電荷記憶層を、上記半導体フィン状部上に、少なくとも部分的に配置する。
【００２１】
金属性の導電性のゲート領域を、上記電荷記憶層の少なくとも一部上に形成する。上記電荷記憶層を、電気的な電荷キャリアが、上記フィン型電界効果トランジスタメモリセルに印加される所定の電圧によって、選択的に、上記電荷記憶層に導入される、または上記電荷記憶層から除去されるように設定する。
【００２２】
本発明の一技術思想は、フィン型電界効果トランジスタメモリセルのゲート領域（または、フィン型電界効果トランジスタメモリセル装置のワード線領域）が、金属性の導電性材料から形成されているということに見出される。つまり、上記一技術思想は、上記ゲート領域、または、ワード線領域が、金属材料の特性である電気的な導電性を有する材料からなることである。
【００２３】
言い換えると、例えば、金属性材料、ドープされた多結晶シリコン材料、または、カーボン含有材料が、互いに隣り合う各半導体フィン状部の間に導入される。さらに、言い換えると、金属性の導電性材料が、各半導体フィン状部の各側壁上に少なくとも部分的に好ましくは配置されていることを意味している。
【００２４】
金属性の導電性材料からなるゲート領域、またはワード線領域の提供は、上記メモリセルを低インピーダンスに制御することを導き、改善された消去動作をもたらす。特に、使用された上記材料が、ｐ伝導型のドーパントを備えた多結晶シリコン、または好ましくは４．１ｅＶを超える仕事関数を有する金属である場合は、低インピーダンスへの制御や、消去動作の改善が顕著である。
【００２５】
上記消去動作の改善は、チャネル領域、電荷記憶層（例えば、ＯＮＯの積層構造として提供される）、および金属性の導電性材料により実現されるゲート領域の間での、特に有利な電圧プロファイルの結果として得られる。
【００２６】
本発明のフィン型電界効果トランジスタメモリセルによれば、「仮想接地アレイ」の構造の場合において、高い記憶密度、例えば、８Ｇビット／ｃｍ2以上が、高い読み出し速度と共に得られる。
【００２７】
本発明に係るフィン型電界効果トランジスタメモリセルの場合では、高い読み出し速度が、各半導体フィン状部の高いアスペクト比に協動して実現される。この高いアスペクト比は、良好な消去動作を伴う。上記高い読み出し速度は、従来のＮＡＮＤメモリの読み出し速度より良好である。
【００２８】
アスペクト比は、メモリセル装置の互いに隣り合う各フィン状部の間の領域の高さと幅の比を意味すると理解される。そのような幅の距離は、１０ｎｍのオーダーであってもよく、また、フィン状部の高さは、例えば、５０ｎｍのオーダーであってもよい。
【００２９】
本発明の好ましい各実施形態については、本願の従属形式での各請求項にて明らかとなっている。
【００３０】
上記のフィン型電界効果トランジスタメモリセルの電荷記憶層は、電気絶縁性の電荷記憶層として具現化されてもよい。電気絶縁性の電荷記憶層を備えた各メモリセルは、フローティングゲートを有する各メモリセルより書き込み（プログラム）電圧を低くできる。
【００３１】
電気絶縁性の電荷記憶層は、電気的な電荷キャリアが、上記電気絶縁性の層にトラップされることについて明らかであるので、トラッピング層としての機能を有するものであってもよい。
【００３２】
本発明によれば、上記電荷記憶層は、例えば、酸化シリコン／窒化シリコン／酸化シリコンの積層体（ＯＮＯ積層体）、酸化アルミニウム、酸化イットリウム、酸化ランタン、酸化ハフニウム、非晶質シリコン、酸化タンタル、酸化チタン、酸化ジルコニウム、および／またはアルミン酸塩を有する、あるいは含むものであってもよい。
【００３３】
本発明に係る、上記のフィン型電界効果トランジスタメモリセルの上記ゲート領域、または、上記のフィン型電界効果トランジスタメモリセル装置のワード線領域は、カーボン材料からなっている、あるいは、カーボン材料を含むものであってもよい。
【００３４】
カーボン含有材料からなる上記ゲート領域の提供により、極めて小さな寸法または互いの距離が極めて小さな各フィン状部の場合でさえも、互いに隣り合う各フィン状部の間の空間を、上記ゲート領域のための材料にて的確に埋めて、上記各フィン状部を積極的に固定することが可能となり、その結果、上記メモリセルにおける、電気的な駆動安定性に対し障害となるエアホールの形成を回避できる。
【００３５】
フィン型ＦＥＴ（電界効果トランジスタ）メモリセルでは、例えば、互いに隣り合う各フィン状部の距離が２０ｎｍ以下といった高記憶密度において、上記隣り合う各フィン状部の間にて、エアギャップの発生無しにて、かつ良好な導電性を備えた各ワード線領域を形成することは困難である。
【００３６】
フィン型電界効果トランジスタメモリセル装置の、ゲート領域またはワード線領域のための従来の材料の使用では、互いに隣り合う各半導体フィン状部の間の狭い空間に上記材料による電極を、十分に良好な品質、かつ十分な均一性にて堆積させることができないことがあった。
【００３７】
本発明のように、カーボンからなる、またはカーボンを含む、ゲート領域あるいはワード線領域を有するフィン型電界効果トランジスタメモリセルでは、上記ワード線領域のための材料は、寸法が１０ｎｍ以下といった極めて狭いギャップや、空隙内に侵入できると共に界面を均一にカバーできて、薄い厚さでも良好な導電性を発揮できるものである。
【００３８】
本発明により達成される、カーボン含有ゲート領域を備える電荷記憶層が設けられた、半導体フィン状部を均一にカバーする能力は、電圧が上記ゲート領域に印加されたとき、上記メモリセルの電気的な特性を、上記電界効果によって正確に制御し、設定できるとい効果を発揮できる。
【００３９】
それゆえ、上記メモリセルの全体としての十分な機能性は、高い記憶密度のときでさえ達成することが可能となる。
【００４０】
その結果、互いに隣り合う各フィン状部の距離が、例えば３０ｎｍ未満といった、小さい距離を有するトランジスタメモリセルのための電気的な駆動線を、ローインピーダンス、高品質、および小型化できる、新たな可能性を発揮できる余裕を生じる。
【００４１】
上記各ゲート領域または上記ワード線各領域のためにカーボン材料を使用することは、極めて狭い、各ジョイント部でさえ、上記材料にて濡らすことができる。その上、上記カーボン材料は、薄い厚さでも良好な導電性を有している。
【００４２】
本願の各実施例は、本発明に係る、フィン型電界効果トランジスタメモリセルの上記カーボン層は、良好な付着性、特に酸化シリコン層への付着性に優れているので、上記互いに付着した各層が、互いの間にて所望しない剥離を生じることを防止できることを示した。
【００４３】
上記カーボン層を、例えば、酸素プラズマまたは窒素プラズマによるエッチング法を用いることにより、高品質で、許容できるコストにてパターン化することができる。さらに、上記カーボン含有層上に、窒化シリコン材料を堆積すること（例えば、被覆層または保護層として）は、何ら技術的な問題無しにて可能である。
【００４４】
上記ゲート領域の電気的な導電性を高めるためのドーピング材料を、上記カーボン材料中に導入してもよい。上記ドーピング材料として、例えば、ボロン、アルミニウム、インジウム、リン、またはヒ素を使用することができる。
【００４５】
そのようなドーピング材料は、例えば、ＣＶＤ（化学気相堆積法）による堆積法を使用している間にて、上記方法のためのチェンバー内への上記ドーピング材料を有する、新たな前躯体の投入により、カーボン含有ゲート領域の形成中に上記ゲート領域中に導入または注入されてもよい。
【００４６】
ボロンのドーピング材料を提供するための，上記のような新たな前躯体は、例えば、ジボラン（Ｂ2Ｈ6）である。
【００４７】
上記の半導体フィン状部は、シリコン基板のバルクから形成されてもよいし、シリコン−オン−インシュレータ基板から形成されてもよい。言い換えると、本発明に係る、上記メモリセルは、バルクシリコン技術またはＳＯＩ技術を使用して実現されてもよい。
【００４８】
上記フィン型電界効果トランジスタメモリセルの場合では、上記ゲート領域は、多結晶シリコンまたは金属を有していることが好ましい。それらの各材料は、金属性の導電材料として好適なものである。
【００４９】
特に、上記ゲート領域は、ドープされた多結晶シリコンであってもよく、上記ドーピングの原子は、ｎ型の伝導型でも、ｐ型の伝導型でも可能である。
【００５０】
上記多結晶シリコンは、例えば、ボロン、アルミニウム、またはインジウムといったｐ型の伝導型のドーピング材料を有することが好ましい。特に、上記多結晶シリコンが、ｐ+ドープされている（いわゆる、極めて高い割合でのｐ型ドーピングを有する）場合、そのとき得られる有利なエネルギバンドプロファイル（図９およびそれに関連する記載を参照ください）の理由によって、特に有効な消去動作を得ることができる。
【００５１】
上記ゲート領域に十分に高い仕事関数を有する金属を使用して場合にも、上記と同様な効果が当てはまる。ｐ型にてドープされたゲート領域と同様に、金属を用いた場合でも、上記ゲートの電流は、上記最上層の酸化物に対する高いバリア性によって減少し、その結果、上記基板からのホール電流による効果的な消去動作を実現できる。
【００５２】
上記ゲート領域は、上記メモリセルを消去するために必要とされるゲート電流を小さく維持するために、十分に高い仕事関数を備えた金属を有してもよい。
【００５３】
上記ゲート領域は、少なくとも４．１電子ボルトの仕事関数を備えた金属を有してもよい。
【００５４】
本発明に係る、フィン型電界効果トランジスタメモリセル装置については、本発明に係るフィン型電界効果トランジスタメモリセルを備えたものであり、以下にて詳述される。
【００５５】
上記フィン型電界効果トランジスタメモリセルの各変形例も、上記フィン型電界効果トランジスタメモリセル装置に適用可能であり、逆に、上記フィン型電界効果トランジスタメモリセル装置の各変形例も上記フィン型電界効果トランジスタメモリセルに適用可能である。
【００５６】
上記のフィン型電界効果トランジスタメモリセル装置における、上記フィン型の電界効果トランジスタの各メモリセルは、基本的には、マトリクス状に配置されていてもよい。
【００５７】
上記フィン型の電界効果トランジスタの各メモリセルは、第１方向に沿って配置され、上記フィン型の電界効果トランジスタの各メモリセルにおける割り当てられた各ゲート領域に接続された共通の各ワード線領域を有していてもよい。上記各ワード線領域は、上記各ゲート領域と同様な材料にて形成されていてもよい。
【００５８】
その結果、上記メモリセル装置における、フィン型の電界効果トランジスタの各メモリセルの行または列の、上記各ゲート領域および上記各ワード線領域は、総体として、かつ単一体のカーボン構造を含むものであってもよい。
【００５９】
上記フィン型電界効果トランジスタメモリセル装置は、ＮＡＮＤメモリセル装置として設定されてもよい。この設定の場合では、上記各フィン状部は、基本的には、上記各ワード線領域に対して直交する方向に沿って配置されていてもよい。
【００６０】
上記各ワード線領域は、上記フィン型の電界効果トランジスタの各メモリセルにおける、ソース／ドレインの各領域を形成するためのマスクとして使用されてもよい。
【００６１】
ＮＡＮＤメモリセル装置において、半導体フィン状部が、上記ビット線の部分として明らかに併用されることが可能である。
【００６２】
しかしながら、各メモリセルの所定数（一般には、８または１６）の、半導体フィン状部からの距離において、バイアスを（つまり、互いに異なる距離にて）形成することが好ましい。上記バイアスは、上記ソース／ドレインの各領域と、配線層の金属性の上記各ビット線との接続を実現するのに使用される。
【００６３】
本発明に係る、フィン型電界効果トランジスタメモリセル装置は、少なくとも一つのゲート領域に、予め設定可能な電圧を印加する手段、および、上記ソース／ドレインの各領域の少なくとも一部に予め設定可能な電圧を印加する手段により、ファウラー−ノルトハイムトンネリングによって、少なくとも一つ選択された上記フィン型電界効果トランジスタメモリセルの電荷記憶層に、電荷キャリアを選択的に導入するか、上記電荷記憶層から上記電荷キャリアを除去するように設定されていてもよい。
【００６４】
上記ＮＡＮＤメモリセル装置の代替物として、本発明に係る、フィン型電界効果トランジスタメモリセル装置は、少なくとも一つの第１ビット線領域と、少なくとも一つの第２ビット線領域と、個々のフィン型電界効果トランジスタメモリセルにおける、割り当てられた第１ビット線領域と接続された第１のソース／ドレイン領域と、個々のフィン型電界効果トランジスタメモリセルにおける、割り当てられた第２ビット線領域と接続された第２のソース／ドレイン領域と、を有していてもよい。
【００６５】
例えば、上記各ビット線領域としては、上記各ゲート領域、または上記各ワード線領域上の配線層の形成面内にて形成されていてもよい。
【００６６】
上記ワード線およびビット線の交差領域内でのメモリセルは、それに割り当てられたワード線により駆動され、上記メモリセルに割り当てられたビット線により読み出し、またはプログラム（書き込み）されるものであってもよい。
【００６７】
上記第１ビット線領域および第２ビット線領域は、基本的には、上記第１方向に対し斜めに交差するように配置された第２方向に沿うように配置されていてもよい。上記半導体フィン状部は、基本的には、上記ワード線または互いに接続された各ゲート領域に対し直交するように配置されていることが好ましい。
【００６８】
この場合、上記ワード線形成面より上に配置された配線層の形成面内にて形成された上記各ビット線を、例えば、上記各ワード線に対し斜めにて、例えば４５°の角度にて交差するように設けることが必要である。
【００６９】
上記第１ビット線領域および第２ビット線領域は、直線状に並んでいてもよいし、また、ジグザグ状、または、ノコギリ歯状に並んだ構造としてもよい。ビット線領域が、基本的には、上記各ワード線領域に対し斜めになる第２の並列方向に沿って配置されている、ジグザグ状、または、ノコギリ歯状に並んだ構造として設けられた場合、各ビット線は、基本的には、同じ長さで、よって、実質的には、非リアクタンス性で、同一の電気抵抗値を有し、フィン型の電界効果トランジスタの各メモリセルにおける、各ソース／ドレイン領域を駆動するために使用可能なものである。
【００７０】
上記フィン型電界効果トランジスタの各メモリセルの各半導体フィン状部および上記各ワード線領域を、第３方向に沿って並ぶように配置し、かつ、上記第１ビット線領域および第２ビット線領域を、第４方向に沿って並ぶように配置し、第３方向を第４方向に対し直交するように配置してもよい。
【００７１】
上記フィン型電界効果トランジスタメモリセルは、少なくとも一つのワード線領域に、予め設定可能な電圧を印加し、かつ、上記各ビット線領域の少なくとも一部に予め設定可能な電圧を印加する手段により、トンネリングによって、少なくとも一つ選択された上記フィン型電界効果トランジスタメモリセルの電荷記憶層に、ホット電荷キャリアを選択的に導入するか、上記電荷記憶層から上記ホット電荷キャリアを除去するように設定されていてもよい。
【００７２】
ホット電子のトンネリングにより、または、ホットホールのトンネリングにより、電気的な電荷キャリアは、短い書き込み時間にて上記電荷記憶層に永久的に導入することができる。上記メモリの情報は、それら導入された電気的な各電荷キャリアによりコードされている。
【００７３】
上述したフィン型電界効果トランジスタメモリセル装置は、１つのフィン型電界効果トランジスタメモリセル内に、２ビットの情報を記憶するように設定されていていもよい。このような２ビットの情報の記憶は、個々のフィン型電界効果トランジスタメモリセルにおいて、第１ソース／ドレイン領域とチャネル領域との境界領域内の電荷記憶層への電荷キャリアの導入と、第２ソース／ドレイン領域とチャネル領域との境界領域内の他の電荷記憶層への電荷キャリアの導入とにより達成される。
【００７４】
この結果、本発明に係るメモリセル装置は、デュアル（２）ビットメモリセルとして動作し、それゆえ、半導体メモリを高記録密度に形成できる。
【００７５】
上記第１ビット線領域および第２ビット線領域は、仮想接地配線として具現化されてもよい。
【００７６】
互いに隣り合う、各フィン型電界効果トランジスタにおける、各半導体フィン状部は、互いに、１０ｎｍから１００ｎｍまでの距離にて、好ましくは長くとも３０ｎｍ、より好ましくは長くとも２０ｎｍまたは長くとも１０ｎｍの距離にて配置されていてもよい。互いに隣り合う各半導体フィン状部の距離が極めて短い場合でも、ゲート領域を、カーボン含有材料からなることにより、十分な均一性と品質を備えるように形成することが可能となる。
【００７７】
その上、上記各ワード線領域の少なくとも一部を覆う、電気絶縁性の被覆層を設けてもよい。窒化シリコンからなる被覆層は、カーボン含有ワード線領域との組み合わせにおいて、特に良好な材料特性を備えており、特に、上記のような被覆層の剥離の回避を確実化できる。
【００７８】
上記被覆層は、上記ワード線領域により覆う割れた各半導体フィン状部の間の空隙内にも延びていてもよい。その結果、上記のように延びた被覆層は、互いに隣り合う各フィン状部の間のスペーサまたは互いに隣り合う各フィン状部を分離させる素子として併用されてもよい。それゆえ、上記被覆層は、互いに隣り合う各メモリセルの間での所望しないクロストークを回避できる。互いに隣り合う各メモリセルの間での機械的、物理的な分離は、互いに隣り合う各フィン状部の間の上記被覆層によって実現される。
【００７９】
本発明に係る、フィン型電界効果トランジスタメモリセルの製造方法について、以下に詳述する。上記フィン型電界効果トランジスタメモリセル、または上記フィン型電界効果トランジスタメモリセル装置の各変形例も、また、上記フィン型電界効果トランジスタメモリセルの製造方法に適用可能であり、逆に、上記製造方法の各変形例も上記フィン型電界効果トランジスタメモリセルに適用可能である。
【００８０】
上記ゲート領域の上記カーボン材料は、化学気相堆積法（ＣＶＤ法）を用いて形成してもよい。例えば、メタン（ＣＨ4）、アセチレン（Ｃ2Ｈ2）またはエテン（Ｃ2Ｈ4）を上記カーボン材料を形成するために使用できる。
【００８１】
上記カーボン材料を形成するためのカーボン源として、メタンガスは、ＣＶＤ法での前躯体として特に好適である。それは、上記メタンのような小さな分子は、互いに隣り合う各半導体フィン状部の間の狭い空間にも、特に良好に侵入できるからである。上記カーボン含有ゲート領域の形成のための前躯体としてメタンガスを使用することは、エアホールの形成の回避を特に確実化できる。
【００８２】
ドーピング材料含有基板は、上記カーボン材料の形成の間に供給されてもよい。上記ドーピング材料は、上記ゲート材料の電気的な導電性を増加させるように設定される。例えば、上記ゲート材料の上記カーボン含有材料をドーピングするためにボロン源としてのジボランを供給することが可能である。その結果として、上記カーボン材料中において、ボロンドーピングを、極めて均一にできる。
【００８３】
上記カーボン材料を形成した後に、上記カーボン材料に対し、熱処理工程を施してもよい。例えば、形成された上記カーボン材料は、アルゴン雰囲気中、一般的な１０００℃から１１００℃までの温度にて、約２分間、熱処理されてもよい。そのような熱処理工程によって、上記カーボン層の、非リアクタンス性の電気抵抗値は、一般的には、２倍以上低減することができる。それゆえ、上記ゲート領域の材料特性を、上記熱処理工程によって、さらに改善することができる。
【００８４】
例えば、ＣＶＤ法の各工程において、上記カーボン含有層を、製造するために使用される各パラメータは以下の通りである。プリコンディショニングガスとして使用される水素ガスの圧力は、１０-4バールから１０-2バール、好ましくは１０-3バールである。
【００８５】
さらに、上記カーボン含有層を形成するためのカーボン源としてのメタンを、０．２バールから０．７バールまでの圧力、好ましくは０．６バールの圧力にて供給することができる。上記製造方法の間の動作温度は、一般に、９５０℃と１０００℃との範囲内である。上記カーボン層の厚さは、予め設定されている上記処理の継続時間によって設定することが可能となる。
【００８６】
本発明に係る、フィン型電界効果トランジスタメモリセルを製造するためのエネルギを、電磁放射線源によって供給してもよい。上記製造のためのチェンバーを８００℃に加熱することを、ＣＶＤ装置の従来の加熱方法に代えて、清潔なフォトニック加熱（光励起）、いわゆるエネルギ源としての電磁放射線源によって行うことができる。
【００８７】
そのとき、上記カーボン層は、水素圧が１０-3バールから１０-2バールまでの範囲内、好ましくは３．３×１０-3バール、メタン圧が１０-3バールから１０-1バールまでの範囲内、好ましくは１０-2バールにて形成される。
【００８８】
上記カーボン材料は、堆積され、続いて、プラズマエッチング法を使用して上記ゲート領域を形成してもよい。上記プラズマエッチング法として、水素プラズマまたは酸素プラズマのエッチング法が好ましく使用される。
【００８９】
本発明の各実施形態を各図に示し、以下でより詳しく説明する。
【００９０】
図１は、本発明の第１実施形態のフィン型電界効果トランジスタメモリセル装置の断面図である。
【００９１】
図２は、図１に示すフィン型電界効果トランジスタメモリセル装置において、電気的な電荷キャリアが電荷記憶層に導入される動作状態を示す断面図である。
【００９２】
図３Ａ〜図３Ｄは、図１のフィン型電界効果トランジスタメモリセル装置を製造するための方法の各工程での各積層体をそれぞれ示す各断面図である。
【００９３】
図４は、本発明の第１実施形態のフィン型電界効果トランジスタメモリセル装置の配置を示す平面図である。
【００９４】
図５は、本発明の第２実施形態のフィン型電界効果トランジスタメモリセル装置の配置を示す平面図である。
【００９５】
図６は、ノコギリ歯状のビット線を有する、本発明の第３実施形態のフィン型電界効果トランジスタメモリセル装置を示す平面図である。
【００９６】
図７は、本発明の第４実施形態のフィン型電界効果トランジスタメモリセル装置を示す断面図である。
【００９７】
図８は、本発明の第４実施形態のフィン型電界効果トランジスタメモリセル装置の配置を示す平面図である。
【００９８】
図９は、本発明の一実施形態のフィン型電界効果トランジスタメモリセルのチャネル領域と、ＯＮＯ電荷記憶層と、金属性の導電性のあるゲート領域との間のエネルギバンドプロファイルを示すグラフである。
【００９９】
異なる各図の同一または類似の部材には、同一の部材番号が付されている。
【０１００】
各図の図示は概略的なものであり縮尺通りではない。
【０１０１】
図１〜図８の各実施形態では、ゲート領域は、カーボンを有する材料から形成されているが、代替として、全てのこれらの実施形態を、ゲート領域としての金属性の導電性のある異なる材料によって、特にポリシリコン材料によって、好ましくはｐドープされたポリシリコン材料によって、より好ましくはｐ+ドープされたポリシリコン材料によって実現することもできる。
【０１０２】
図１に示すような本発明の第１実施形態のフィン型電界効果トランジスタメモリセル装置１００の機能性について以下で説明する。
【０１０３】
図１は、第１フィン型電界効果トランジスタメモリセル１１０と、第２フィン型電界効果トランジスタメモリセル１１１とを示す。
【０１０４】
フィン型電界効果トランジスタメモリセル装置１００は、シリコン基板１０１上に形成されている。シリコン基板１０１上に、埋め込み酸化シリコン層１０２が形成されている。言い換えればフィン型電界効果トランジスタメモリセル装置１００は、シリコン基板１０１と、埋め込み酸化シリコン層１０２と、上記埋め込み酸化シリコン層１０２上に配置されたシリコン層と、を有するＳＯＩ基板に基づいて形成されている。図１には、メモリセル装置１００を製造するための処理により、シリコン層における各領域１０５だけが示されている。
【０１０５】
フィン型電界効果トランジスタメモリセル１１０・１１１の各々は、第１および第２のソース／ドレイン領域を有している（図１では見えない）。チャネル領域１０５を、図１の断面図に示す。第１および第２のソース／ドレイン領域は、ＳＯＩ基板のシリコン層のｎドープされた領域として、図１の紙面に対して垂直な方向のそれぞれ紙面の上側と紙面の下側とに明確に設けられている。
【０１０６】
各チャネル領域１０５は、２つの割り当てられたソース／ドレイン領域と共に、図１の紙面に対して垂直に延びるように配置された、シリコンフィン状部を形成している。ＯＮＯ積層の電荷記憶層１０６は、シリコンの各フィン状部毎の上にそれぞれ形成されている。ＯＮＯ積層の電荷記憶層１０６は、２つの各酸化シリコン層と、２つの各酸化シリコン層の間に配置された、電気的な電荷キャリアを導入するためのトラップ（捕獲）層としての窒化シリコン層とを備えている。
【０１０７】
カーボンワード線１０７は、電荷ブロッキング層１０６上に形成されている。当然、各チャネル領域１０５上に配置された電荷記憶層１０６の領域を被覆するカーボンワード線１０７のセクションは、それぞれ、関連付けられた各フィン型電界効果トランジスタメモリセル１１０・１１１のゲート領域を形成する。互いに隣り合う各シリコンフィン状部の間隔は、図２に示すように、３０ｎｍまたは３０ｎｍ未満の範囲である。互いに隣り合う各半導体フィン状部の間の距離がこのように非常に短いにもかかわらず、カーボン層１０７を、エアホールの形成を回避するように非常に均一的に、電荷記憶層１０６上に堆積することができる。
【０１０８】
カーボンワード線１０７は、各フィン状部の間の領域へも延びる窒化シリコン被覆層１０８によって被覆されている。窒化シリコンは、カーボンに対して非常に良好な付着特性を有しており、互いに隣り合う各フィン状部の間における、カーボン材料によって覆われたトレンチにおける柱状のスペーサとなって、互いに隣り合う各フィン型電界効果トランジスタメモリセル１１０・１１１間を機械的に分離するものとなっている。各フィン状部の間隔が非常に狭いところでは、窒化シリコン材料は、それ以上、上記トレンチ内へ浸透しなくなる。なぜなら、カーボン材料が、上記トレンチ内を完全に充填するからである。
【０１０９】
図２に、電気的な電荷キャリア２００、つまり、電子が、ＯＮＯ積層の電荷記憶層１０６の酸化シリコン捕獲層に導入された動作状態におけるフィン型電界効果トランジスタメモリセル装置を示す。各メモリセル１１０・１１１に記憶される情報は、これらの導入された各電子にて符号化されている。
【０１１０】
フィン型電界効果トランジスタメモリセル装置がＮＡＮＤアーキテクチャとして構成されている場合は、電気的な電荷キャリア２００は、ファウラー−ノルトハイムトンネリングによってＯＮＯ積層の電荷記憶層１０６へ導入される。フィン型電界効果トランジスタメモリセル装置がデュアルビットメモリセル装置として構成されている場合は、電気的な電荷キャリア２００は、各ホット電荷キャリアのトンネリングによってＯＮＯ積層の電荷記憶層１０６へ導入される。
【０１１１】
ＯＮＯ積層の電荷記憶層１０６における電気的な電荷キャリア２００は、事実上、カーボンワード線１０７に印加されることのできるようなゲート電圧のような効果を有している。このことは、電気的な電荷キャリア２００が、ゲート領域１０７に印加される電気的電圧と同様の方法で、チャネル領域１０５の導電性に対し影響を及ぼすからである。
【０１１２】
したがって、各フィン型電界効果トランジスタメモリセル１１０・１１１の２つのソース／ドレイン領域間の電圧が固定されているとすれば、２つのソース／ドレイン領域間の電気的電流フローの値は、電荷キャリアがＯＮＯ積層の電荷記憶層１０６に導入されたかどうかに応じている。その結果、各フィン型電界効果トランジスタメモリセル１１０・１１１の記憶情報は、電気的な各電荷キャリア２００にて符号化される。
【０１１３】
以下で、図３Ａ〜図３Ｄを参照して、図１に示すフィン型電界効果トランジスタメモリセル装置１００の製造方法について説明する。
【０１１４】
電界効果トランジスタメモリセル装置１００は、シリコン基板１０１と、シリコン基板１０１上に配置された埋め込み酸化シリコン層１０２と、埋め込み酸化シリコン層１０２上に配置されたシリコン層３０１とを含むＳＯＩ基板３０２（「シリコン・オン・インシュレータ」）を基礎として形成されている。出発物質としてのＳＯＩウエハー３０２の代わりに、適切なウエルドーピング性を有するバルクウエハーを使用してもよい。
【０１１５】
図３Ｂに示す積層体３１０を得るために、積層体３００のシリコン層３０１をリソグラフィー法およびエッチング法でパターン化し、第１および第２の各シリコンフィン状部３１１・３１２を、相互に３０ｎｍ未満の間隔をあけて形成する。この形成の目的のために、まず、シリコン層３０１上に、フォトレジスト層（図示せず）を形成し、エッチング法を用いてパターン化する。互いに隣り合う各フィン状部３１１・３１２間の領域をエッチングして除去した後、上記フォトレジスト層を、積層体の表面から除去する（「ストリッピング」）。
【０１１６】
図３Ｃに示す積層体３２０を得るために、各シリコンフィン状部３１１・３１２上に、ＯＮＯ積層の電荷記憶層１０６を形成する。この形成の目的のために、まず、第１酸化シリコン部分層を堆積し、第１酸化シリコン部分層上に、窒化シリコン部分層を堆積し、窒化シリコン部分層上に、第２酸化シリコン部分層を堆積する。上記２つの各酸化シリコン部分層と、その間に堆積された窒化シリコン部分層とは、共にＯＮＯ積層の電荷記憶層１０６を形成する。ゲート領域またはワード線領域を形成するためのカーボン層を、ＣＶＤ法（「化学気相堆積法」）を用いてＯＮＯ積層の電荷記憶層１０６上に堆積する。
【０１１７】
図３Ｄに示す積層体３３０を得るために、カーボン層３２１を、リソグラフィー法およびプラズマエッチング法（酸素プラズマエッチング）によってパターン化することにより、カーボンワード線１０７を形成する。後の方法工程において、カーボンワード線１０７は、フィン型電界効果トランジスタメモリセルの第１および第２ソース／ドレイン領域を形成する各シリコンフィン状部３１１・３１２へｎ伝導型のドーピング材料を導入する間に、インプランテーションマスクとして使用される。
【０１１８】
このようにして得られた積層体を、次に、窒化シリコン被覆層１０８によって被覆する。もしくは、被覆層として、ＴＥＯＳ積層体（「テトラエチルオルト珪酸塩」）を使用してもよい。
【０１１９】
図３Ｄに示す積層体３３０を、フィン型電界効果トランジスタメモリセル装置１００とするには、バックエンド領域を、被覆層１０８上の処理面において処理し、特に、各メタライゼーション層（図示せず）を形成する。バックエンド領域を形成する方法は、フィン型電界効果トランジスタメモリセル装置がＮＡＮＤメモリセル装置として構成されているのか、または、デュアルビットメモリセル装置として構成されているのかに応じて決まる。
【０１２０】
以下で、図４を参考して、本発明の第２実施形態のフィン型電界効果トランジスタメモリセル装置４００の配置を示す平面図について説明する。フィン型電界効果トランジスタメモリセル装置４００は、ＮＡＮＤアーキテクチャとして実施されている。図１に示す断面図は、図４に示す線Ａ−Ａ’に沿った断面図である。
【０１２１】
図４に示すように、各半導体フィン状部３１１・３１２は、各カーボンワード線１０７の長手方向に対して直交するように延びている。フィン型電界効果トランジスタメモリセルは、各シリコンフィン状部３１１・３１２と各カーボンワード線１０７との間の交差領域毎に配置されている。
【０１２２】
図４に示すように、フィン型電界効果トランジスタメモリセルの範囲は、図４では水平方向および垂直方向へそれぞれ２Ｆづつ広がっている（なお、Ｆは、ある技術世代において達成することのできる最小加工寸法を表している）。その結果、本発明のフィン型電界効果トランジスタメモリセルは、４Ｆ2の占有面積を有するメモリセルとして形成されている。
【０１２３】
各シリコンフィン状部３１１・３１２における、ワード線１０７によって被覆されていない各領域は、ｎドープされた領域としてそれぞれ形成されている。特に、図１に示す第１フィン型電界効果トランジスタメモリセル１１０の第１ソース／ドレイン領域４０１と、第２ソース／ドレイン領域４０２とについて説明する。
【０１２４】
上記フィン状部の経路方向（長手方向）４０３は、上記ワード線の経路方向（長手方向）１０９に対して直交している。
【０１２５】
図４は、選択トランジスタと各グローバルビット線の面とを示していない。各グローバルビット線は、一般的に、それぞれのソース／ドレイン領域と、各ヴィアを用いて、８〜１６個のメモリセルの間隔にて接続されている。外部制御、プログラミング、または、書き込み電圧を、このような低インピーダンスビット線に印加することができる。１つのビットの情報項目を、メモリセル装置４００の各電界効果トランジスタメモリセルに記憶することができる。
【０１２６】
以下で、図５を参照して、本発明の第３実施形態のフィン型電界効果トランジスタメモリセル装置５００について説明する。図５に、メモリセル装置５００の配置を示す平面図を示す。図１に示す断面は、図５に示す線Ｂ−Ｂ’に沿った断面である。言い換えれば、図１の断面図は、図４および図５に示すメモリセル装置の場合は同一である。これに対し、図４および図５から分かるように、各メモリセル装置４００・５００では、相互接続部のアーキテクチャが互いに異なっている。
【０１２７】
メモリセル装置５００は、各メモリセルに２ビットの情報項目を記憶することのできるデュアルビットメモリセル装置として実施されている。メモリセル装置５００は、デュアルビットメモリセル装置として実施されているので、メモリセル装置５００のフィン型電界効果トランジスタメモリセルのソース／ドレイン領域を、ビット線に接触する必要があり、このビット線を介し、「仮想接地アレイ」アーキテクチャに基づいて電気的な制御信号および読み出し信号を印加することができる。この目的のために、図５の紙面の上側に配置された複数のビット線を形成する。これらのビット線は、フィン型電界効果トランジスタメモリセル装置５００の各ソース／ドレイン領域に結合されている。
【０１２８】
このようなビット線を形成するために、図３Ｄを基礎として、窒化シリコン被覆層１０８に、リソグラフィー法およびエッチング方法を行う。このことにより、ビット線接触部が通過孔としてエッチングされ、窒化チタンおよびタングステン材料によって充填される。その上に配置されたメタライゼーションの形成面に、まず、メタライゼーション層を全面的に堆積し、上記メタライゼーション層を、さらなるリソグラフィー方法およびさらなるエッチング方法によってパターン化することにより、ビット線を形成する。続いて、バックエンド接触を作成してもよい。
【０１２９】
図５に概略的に示すように、２ビットの情報を、フィン型電界効果トランジスタメモリセル装置５００の各フィン型電界効果トランジスタメモリセル１１０・１１１の各々にその都度記憶することができる。各フィン型電界効果トランジスタメモリセル１１０・１１１では、相互に独立して、電気的な電荷キャリアが、各メモリセルの第１電荷記憶領域５０１と、第２電荷記憶領域５０２とに導入されてもよく、されなくてもよい。
【０１３０】
第１電荷記憶５０１は、メモリセル１１０の第１ソース／ドレイン領域４０１とメモリセルのチャネル領域１０５との間の境界領域に配置されている。第２電荷記憶領域５０２は、チャネル領域１０５と第２ソース／ドレイン領域４０２との間の境界領域に配置されている。
【０１３１】
ホットエレクトロンまたはホットホールのトンネリングによって、電気的な電荷キャリアを、各電荷記憶領域５０１・５０２の各々へそれぞれ独立して導入することができる。各メモリセルのソース／ドレイン領域間を流れる電流の値は、第１電荷記憶層および／または第２電荷記憶層へ電気的な電荷キャリアが導入されていたかどうかに応じているので、２ビットの情報を、メモリセル毎に記憶することができる。
【０１３２】
以下で、図６を参照して、本発明の第３実施形態のフィン型電界効果トランジスタメモリセル装置６００について説明する。
【０１３３】
メモリセル装置６００は、メモリセル装置５００のように、デュアルビットメモリセル装置として実施されている。図５と比べて、図６の配置図は、フィン型電界効果トランジスタメモリセルのソース／ドレイン領域を駆動するためのビット線がどのように配置されているのかを示している。
【０１３４】
本発明のメモリセル装置では、ワード線の経路方向１０９と半導体フィンの経路方向４０３とは、相互に直行するように延びていてもよい、ということをまず指摘しておく。他方、デュアルビット動作において各メモリセルを駆動するためには、メモリセルの各ソース／ドレイン領域を、各ビット線によって駆動できる必要がある。
【０１３５】
このことは、各ワード線１０７と各ビット線６０１・６０２との間の交差領域を必要とするので、図６の実施形態では、各ビット線６０１・６０２は、ワード線に対して斜めに配置されている。このことは、（図６に示す記載とは別に）、平面におけるワード線に対して例えば４５°の角度でビット線を形成することによって実現されてもよい。
【０１３６】
しかしながら、図６に示す実施形態では、各ビット線６０１・６０２は、ノコギリ歯形状または、ジグザグ状に形成されており、この場合は、各ビット線６０１・６０２と各ソース／ドレイン領域４０１・４０２・４０４との間の各交差領域に、ヴィアが、各ビット線６０１・６０２から各ソース／ドレイン領域４０４へ、図６の紙面に対して垂直に延びている。
【０１３７】
この場合、電気的な結合が実現される。ビット線のノコギリ歯状のような構造は、複数のメモリセルを有するメモリセル装置の全てのノコギリ歯状のビット線が本質的に同じ長さに形成される、という利点を有している。その結果、各ビット線６０１・６０２の非リアクタンス性の電気抵抗は、全てのビット線に対してほぼ同じである。
【０１３８】
ビット線６０１・６０２は、単一の金属層面（ビット線面）に形成されている。半導体メモリの最小構造寸法は、ビット線の広がりに応じている。図６の水平な方向のメモリセルの寸法は、２Ｆ×２1/2に対応している。各ビット線６０１・６０２は、ワード線１０７に対して、４５°の角度で形成されている。ワード線１０７の幅と、半導体フィン３１１・３１２の幅とは、それぞれＦ×２1/2ある。
【０１３９】
その結果、図６の個々のメモリセルの占有面積は、８Ｆ2に等しい。図６に示すように「仮想接地アレイ」アーキテクチャとしてメモリセルアレイを製造するための方法は、必要なビット線面がたった１つなので、あまり複雑ではない。
【０１４０】
図７を参照して、以下で、本発明の第４実施形態のフィン型電界効果トランジスタメモリセル装置７００について説明する。
【０１４１】
フィン型電界効果トランジスタメモリセル装置７００は、デュアルビットアーキテクチャで実施されている。
【０１４２】
図８に、フィン型電界効果トランジスタメモリセル装置７００の配置を示す平面図８００を示す。図７に示す断面図は、図８の線Ｃ−Ｃ’に沿った断面図である。
【０１４３】
フィン型電界効果トランジスタメモリセル装置７００は、図５に示すフィン型電界効果トランジスタメモリセル装置５００とは、各ワード線１０７が、各フィン状部１０５に対して平行に延びるように形成されており、各ビット線７０３がフィン状部１０５に対して直交して延びるように形成されている点が基本的に異なっている。
【０１４４】
図７の断面図において識別可能な各ビット線７０３は、ＴＥＯＳ層７０１（「テトラエチルオルト珪酸塩」）によって各ワード線１０７から電気的に遮断されている。さらに、各ワード線１０７間には、絶縁層７０２が形成されている。図８は、さらに、スペーサ８０１を示す。
【０１４５】
図９を参照して、以下で、本発明の一実施形態のフィン型電界効果トランジスタメモリセルのチャネル領域と、ＯＮＯの電荷記憶層と、金属性の導電性のあるゲート領域との間のエネルギバンドプロファイルについて説明する。
【０１４６】
エネルギバンドプロファイル９００は、消去電圧（例えば、１０Ｖ）が印加されている動作状態における、本発明のフィン型電界効果トランジスタメモリセルに沿った電位プロファイルを概略的に示す。上記電位プロファイルは図９に示すようになる。
【０１４７】
この電位プロファイルでは、チャネル領域９０１の電位は、金属性の導電性のあるｐ+ドープされたポリシリコンゲート領域９０２の電位に関して低減されている。
【０１４８】
チャネル領域９０１とポリシリコンゲート領域９０２との間に、電荷記憶領域としてのＯＮＯ積層体９０３が配置されている。ＯＮＯ積層体は、チャネル領域９０１に隣接した第１酸化シリコン層９０４と、ｐ+ドープされたポリシリコンゲート領域９０２に隣接した第２酸化シリコン層９０６と、２つの酸化シリコン層９０４・９０６間の窒化シリコン層９０５とを備えている。
【０１４９】
電気的な電荷キャリアは、時間的に初期の工程であるプログラミング（書き込み）工程において、窒化シリコン層９０５に導入されている。図９に示すように消去電圧の印加される動作状態において、上記電荷キャリアは、窒化シリコン層９０５から除去され、チャネル領域９０１へと運び込まれる。
【０１５０】
ポリシリコンゲート領域９０２は、ｐ+ドープされているので、このことは、電荷キャリアが、消去中に、ゲート領域９０２から窒化シリコン層９０５へ不都合に導入されることを確実に防止する。
【０１５１】
その結果、金属性の導電性のあるゲート領域９０２を使用することにより、および、特に、ｐ+ドープされたゲート領域９０２を使用することにより、ゲート領域９０２から逆流する電荷の割合が少なくなるので、特に消去能力が有利なものとなる。
【図面の簡単な説明】
【０１５２】
【図１】本発明に係る第１実施形態のフィン型電界効果トランジスタメモリセル装置の断面図である。
【図２】図１に示すフィン型電界効果トランジスタメモリセル装置において、電気的な電荷キャリアが電荷記憶層に導入される動作状態を示す断面図である。
【図３Ａ】図１のフィン型電界効果トランジスタメモリセル装置を製造するための方法の一工程での積層体を示す断面図である。
【図３Ｂ】図１のフィン型電界効果トランジスタメモリセル装置を製造するための方法の他の工程での積層体を示す断面図である。
【図３Ｃ】図１のフィン型電界効果トランジスタメモリセル装置を製造するための方法のさらに他の工程での積層体を示す断面図である。
【図３Ｄ】図１のフィン型電界効果トランジスタメモリセル装置を製造するための方法のさらに他の工程での積層体を示す断面図である。
【図４】本発明の第１実施形態のフィン型電界効果トランジスタメモリセル装置の配置を示す平面図である。
【図５】本発明の第２実施形態のフィン型電界効果トランジスタメモリセル装置の配置を示す平面図である。
【図６】本発明の第３実施形態のフィン型電界効果トランジスタメモリセル装置のノコギリ歯状のビット線を示す平面図である。
【図７】本発明の第４実施形態のフィン型電界効果トランジスタメモリセル装置の断面図である。
【図８】本発明の第４実施形態のフィン型電界効果トランジスタメモリセル装置の配置を示す平面図である。
【図９】本発明の一実施形態のフィン型電界効果トランジスタメモリセルのチャネル領域と、ＯＮＯ電荷記憶層と、金属性の導電性のあるゲート領域との間のエネルギバンドプロファイルを示すグラフである。
【符号の説明】
【０１５３】
１００ フィン型電界効果トランジスタメモリセル装置
１０１ シリコン基板
１０２ 埋め込み酸化シリコン層
１０３ 第１シリコンフィン
１０４ 第２シリコンフィン
１０５ チャネル領域
１０６ ＯＮＯ積層の電荷記憶層
１０７ カーボンワード線
１０８ 窒化シリコン被覆層
１０９ ワード線の経路方向
１１０ 第１フィン型電界効果トランジスタメモリセル
１１１ 第２フィン型電界効果トランジスタメモリセル
２００ 電気的な電荷キャリア
３００ 積層体
３０１ シリコン層
３０２ ＳＯＩ基板
３１０ 積層体
３１１ 第１シリコンフィン
３１２ 第２シリコンフィン
３２０ 積層体
３２１ カーボン層
３３０ 積層体
４００ フィン型電界効果トランジスタメモリセル装置
４０１ 第１ソース／ドレイン領域
４０２ 第２ソース／ドレイン領域
４０３ フィン経路方向
４０４ ｎドープされた領域
５００ フィン型電界効果トランジスタメモリセル装置
５０１ 第１電荷記憶領域
５０２ 第２電荷記憶領域
６００ フィン型電界効果トランジスタメモリセル装置
６０１ 第１ノコギリ歯状のビット線
６０２ 第２ノコギリ歯状のビット線
７００ フィン型電界効果トランジスタメモリセル装置
７０１ ＴＥＯＳ層
７０２ 絶縁層
７０３ ビット線
８００ 配置図
８０１ スペーサ
９００ エネルギバンドプロファイル
９０１ チャネル領域
９０２ ｐ+ドープされたポリシリコンゲート領域
９０３ ＯＮＯ電荷記憶層
９０４ 第１酸化シリコン層
９０５ 窒化シリコン層
９０６ 第２酸化シリコン層
【発明の詳細な説明】
【０００１】
本発明は、フィン型電界効果トランジスタメモリセル、フィン型電界効果トランジスタメモリセル装置、および、フィン型電界効果トランジスタメモリセルの製造方法に関するものである。
【０００２】
コンピュータテクノロジーの急速な発展に鑑みて、特にデータ記憶の分野におけるモバイルアプリケーションのためには、密度が高く、電力の低い、不揮発性のメモリが必要である。
【０００３】
従来技術では、浮遊ゲートメモリが開示されている。この浮遊ゲートメモリでは、導電性浮遊ゲート領域が、基板に集積された電界効果トランジスタのゲート絶縁層上に配置されている。この浮遊ゲート領域に、電気的な電荷キャリアを、フアウラー−ノルトハイムトンネリングによって、永久的に導入することができる。電界効果により、このようなトランジスタの閾値電圧の値は、浮遊ゲートに電荷キャリアが記憶されているかどうかに応じている。その結果、メモリ情報の項目を、浮遊ゲート層における電気的な電荷キャリアの存在または不在によって符号化することができる。
【０００４】
しかしながら、電気的な電荷キャリアを浮遊ゲートへ導入するには、典型的には１５Ｖ〜２０Ｖの高い電圧が必要である。このことは、感度の高い集積部品を損傷する可能性があり、さらに、省エネルギ（例えば、低電力アプリケーション）またはモバイルアプリケーション（例えばモバイル無線電話器、携帯用情報機器（ＰＤＡ））にとっては、あまり好ましいものではない。
【０００５】
ＮＲＯＭメモリ（「窒化された読み出し専用メモリ」）では、窒化シリコン捕獲層を、電界効果トランジスタのゲート絶縁層として使用し、電荷記憶層としての窒化シリコン層に、チャネルホットエレクトロン注入（ホットエレクトロンのトンネリング）によって、電荷キャリアを永久的に導入することができる。この場合、一般的なプログラミング電圧は、約９Ｖであり、１５０ｎ秒の書き込み時間が、個々のセルにおいて達成されている。
【０００６】
［文献１］に、２ビットのメモリ情報を１つのトランジスタに記憶することのできるＮＲＯＭメモリセルが開示されている。
【０００７】
しかしながら、このようなＮＲＯＭメモリセルは、電力消費量が多いという欠点を有している。さらに、ＮＲＯＭメモリセルは小型化しにくい。なぜなら、特に、チャネル長が典型的な２００ｎｍ未満の場合は、短チャネル効果（例えば、「パンチスルー」効果）が生じるからである。さらに、ＮＲＯＭメモリセルのトランジスタの幅が狭い場合は、読み込み電流は非常に小さい。このことは、小型化が進むに伴って障害となる。
【０００８】
好ましくは少なくとも１Ｇｂｉｔ／ｃｍ2の記憶密度を有する高密度データメモリが必要である。従来技術で知られているメモリセル装置は、メモリセル毎に２ビットの情報を記憶するために、平坦な浮遊ゲートメモリセルを有するＮＡＮＤ構造、または、ＮＲＯＭセルを有するいわゆる「仮想接地アレイ」を含んでいる。これらのメモリセル装置では、記憶容量は約１Ｇｂｉｔとなる。しかしながら、技術的な理由で、記憶密度を継続的に上げることは困難である。なぜなら、これらのメモリセル装置は、小型化できる可能性があまりないからである。
【０００９】
［文献２］に、ゲート電極の材料がフィンの２つの側壁に存在する不揮発性フィン型電界効果トランジスタメモリセルが記載されている。ゲート電極は、金属またはポリシリコンでできている。
【００１０】
［文献３］に、メタンを炭化水素前駆体材料として使用することによる堆積方法によって、平坦な酸化されたシリコン基板に、ポリカーボン層を形成するための方法が記載されている。さらに、［文献３］には、上記ポリカーボン層を平坦なＭＯＳ電界効果トランジスタのためのゲート材料として使用することができる、ということが開示されている。
【００１１】
［文献４］に、平坦な電界効果トランジスタが開示されている。この平坦な電界効果トランジスタでは、ゲート絶縁層に、ゲート電極を被覆するカーボン層が備えられている。
【００１２】
さらに、［文献５］に、半導体基板上に配置されたソース領域とドレイン領域とを有する平坦な化学的電界効果トランジスタが開示されている。上記ソース領域およびドレイン領域は、導電性チャネルによって相互に接続されている。化学的に平坦化された電界効果トランジスタのゲート電極は、カーボン電極によって形成されている。この電界効果トランジスタでは、ゲート電極上にイオン選択的な膜を固着させた後、ゲート表面電位に生じる変化によって、例えば、イオンの動作を変更することができる。
【００１３】
［文献６］に、電極としてカーボン層を有する不揮発性メモリセル装置が記載されている。
【００１４】
さらに、［文献７］および［文献８］に、複数の平坦なＭＯＳ電界効果トランジスタと、電気的な電荷キャリアを揮発しないように記憶するために上記複数の平坦なＭＯＳ電界効果トランジスタにそれぞれ設けられた層とを有する不揮発性メモリセル装置が記載されている。
【００１５】
上記の各文献１〜８については以下の通りである。
［文献１］エイタンら（Eitan, B, Pavan, P, Bloom, I, Aloni, E, Frommer, A, Finzi, D ） (2000), "NROM: A Novel Localized Trapping, 2-Bit Nonvolatile Memory Cell" IEEE Electron Device Letters 21(11):543-545
［文献２］ドイツ出願公開公報（ＤＥ １０２ ２０ ９２３ Ａ１）
［文献３］ラグハバンら（G. Raghavan et al.）, Polycrystalline Carbon: A Novel Material for Gate Electrodes in MOS Technology, Japanese Journal of Applied Physics, ３２巻，３８０〜３８３ページ，１９９３年
［文献４］米国特許公報（ＵＳ ６，２３４，５５９ Ｂ１）
［文献５］ドイツ出願公開公報（ＤＥ １９８ ５６ ２９４ Ａ１）
［文献６］米国特許公報（ＵＳ ６，６５３，１９５ Ｂ１）
［文献７］米国出願公開公報（ＵＳ ２００１／００５２６１５ Ａ１）
［文献８］ドイツ出願公開公報（ＤＥ １０３ １６ ８９２ Ａ１）
本発明は、さらに小型化できるメモリセルを提供するという課題に基づくものである。
【００１６】
上記課題は、本願の各独立形式の各請求項に記載の各特徴をそれぞれ有する、フィン型電界効果トランジスタメモリセル、フィン型電界効果トランジスタメモリセル装置、およびフィン型電界効果トランジスタメモリセルの製造方法によって解決される。
【００１７】
本発明に係るフィン型電界効果トランジスタメモリセルは、第１および第２の各ソース／ドレイン領域と、上記第１および第２の各ソース／ドレイン領域の間に配置されたチャネル領域とを含み、上記各ソース／ドレイン領域およびチャネル領域は、半導体フィン状部にて形成されている。さらに、電荷記憶層が、上記半導体フィン状部の少なくとも部分の上に配置されている。
【００１８】
上記フィン型電界効果トランジスタメモリセルは、金属性の導電性のゲート領域と、少なくとも一つの電荷記憶層とを含む。上記電荷記憶層は、電気的な電荷キャリアが、上記フィン型電界効果トランジスタメモリセルに印加される所定の電圧によって、選択的に、上記電荷記憶層に導入される、または上記電荷記憶層から除去されるように設定されている。
【００１９】
本発明に係る、フィン型電界効果トランジスタメモリセル装置は、上記フィン型電界効果トランジスタメモリセルの各特徴を有するものを複数含む。
【００２０】
本発明に係る、フィン型電界効果トランジスタメモリセルの製造方法では、第１および第２のソース／ドレイン領域と、上記第１および第２のソース／ドレイン領域の間に配置されたチャネル領域とを、半導体フィン状部にて形成する。さらに、電荷記憶層を、上記半導体フィン状部上に、少なくとも部分的に配置する。
【００２１】
金属性の導電性のゲート領域を、上記電荷記憶層の少なくとも一部上に形成する。上記電荷記憶層を、電気的な電荷キャリアが、上記フィン型電界効果トランジスタメモリセルに印加される所定の電圧によって、選択的に、上記電荷記憶層に導入される、または上記電荷記憶層から除去されるように設定する。
【００２２】
本発明の一技術思想は、フィン型電界効果トランジスタメモリセルのゲート領域（または、フィン型電界効果トランジスタメモリセル装置のワード線領域）が、金属性の導電性材料から形成されているということに見出される。つまり、上記一技術思想は、上記ゲート領域、または、ワード線領域が、金属材料の特性である電気的な導電性を有する材料からなることである。
【００２３】
言い換えると、例えば、金属性材料、ドープされた多結晶シリコン材料、または、カーボン含有材料が、互いに隣り合う各半導体フィン状部の間に導入される。さらに、言い換えると、金属性の導電性材料が、各半導体フィン状部の各側壁上に少なくとも部分的に好ましくは配置されていることを意味している。
【００２４】
金属性の導電性材料からなるゲート領域、またはワード線領域の提供は、上記メモリセルを低インピーダンスに制御することを導き、改善された消去動作をもたらす。特に、使用された上記材料が、ｐ伝導型のドーパントを備えた多結晶シリコン、または好ましくは４．１ｅＶを超える仕事関数を有する金属である場合は、低インピーダンスへの制御や、消去動作の改善が顕著である。
【００２５】
上記消去動作の改善は、チャネル領域、電荷記憶層（例えば、ＯＮＯの積層構造として提供される）、および金属性の導電性材料により実現されるゲート領域の間での、特に有利な電圧プロファイルの結果として得られる。
【００２６】
本発明のフィン型電界効果トランジスタメモリセルによれば、「仮想接地アレイ」の構造の場合において、高い記憶密度、例えば、８Ｇビット／ｃｍ2以上が、高い読み出し速度と共に得られる。
【００２７】
本発明に係るフィン型電界効果トランジスタメモリセルの場合では、高い読み出し速度が、各半導体フィン状部の高いアスペクト比に協動して実現される。この高いアスペクト比は、良好な消去動作を伴う。上記高い読み出し速度は、従来のＮＡＮＤメモリの読み出し速度より良好である。
【００２８】
アスペクト比は、メモリセル装置の互いに隣り合う各フィン状部の間の領域の高さと幅の比を意味すると理解される。そのような幅の距離は、１０ｎｍのオーダーであってもよく、また、フィン状部の高さは、例えば、５０ｎｍのオーダーであってもよい。
【００２９】
本発明の好ましい各実施形態については、本願の従属形式での各請求項にて明らかとなっている。
【００３０】
上記のフィン型電界効果トランジスタメモリセルの電荷記憶層は、電気絶縁性の電荷記憶層として具現化されてもよい。電気絶縁性の電荷記憶層を備えた各メモリセルは、フローティングゲートを有する各メモリセルより書き込み（プログラム）電圧を低くできる。
【００３１】
電気絶縁性の電荷記憶層は、電気的な電荷キャリアが、上記電気絶縁性の層にトラップされることについて明らかであるので、トラッピング層としての機能を有するものであってもよい。
【００３２】
本発明によれば、上記電荷記憶層は、例えば、酸化シリコン／窒化シリコン／酸化シリコンの積層体（ＯＮＯ積層体）、酸化アルミニウム、酸化イットリウム、酸化ランタン、酸化ハフニウム、非晶質シリコン、酸化タンタル、酸化チタン、酸化ジルコニウム、および／またはアルミン酸塩を有する、あるいは含むものであってもよい。
【００３３】
本発明に係る、上記のフィン型電界効果トランジスタメモリセルの上記ゲート領域、または、上記のフィン型電界効果トランジスタメモリセル装置のワード線領域は、カーボン材料からなっている、あるいは、カーボン材料を含むものであってもよい。
【００３４】
カーボン含有材料からなる上記ゲート領域の提供により、極めて小さな寸法または互いの距離が極めて小さな各フィン状部の場合でさえも、互いに隣り合う各フィン状部の間の空間を、上記ゲート領域のための材料にて的確に埋めて、上記各フィン状部を積極的に固定することが可能となり、その結果、上記メモリセルにおける、電気的な駆動安定性に対し障害となるエアホールの形成を回避できる。
【００３５】
フィン型ＦＥＴ（電界効果トランジスタ）メモリセルでは、例えば、互いに隣り合う各フィン状部の距離が２０ｎｍ以下といった高記憶密度において、上記隣り合う各フィン状部の間にて、エアギャップの発生無しにて、かつ良好な導電性を備えた各ワード線領域を形成することは困難である。
【００３６】
フィン型電界効果トランジスタメモリセル装置の、ゲート領域またはワード線領域のための従来の材料の使用では、互いに隣り合う各半導体フィン状部の間の狭い空間に上記材料による電極を、十分に良好な品質、かつ十分な均一性にて堆積させることができないことがあった。
【００３７】
本発明のように、カーボンからなる、またはカーボンを含む、ゲート領域あるいはワード線領域を有するフィン型電界効果トランジスタメモリセルでは、上記ワード線領域のための材料は、寸法が１０ｎｍ以下といった極めて狭いギャップや、空隙内に侵入できると共に界面を均一にカバーできて、薄い厚さでも良好な導電性を発揮できるものである。
【００３８】
本発明により達成される、カーボン含有ゲート領域を備える電荷記憶層が設けられた、半導体フィン状部を均一にカバーする能力は、電圧が上記ゲート領域に印加されたとき、上記メモリセルの電気的な特性を、上記電界効果によって正確に制御し、設定できるとい効果を発揮できる。
【００３９】
それゆえ、上記メモリセルの全体としての十分な機能性は、高い記憶密度のときでさえ達成することが可能となる。
【００４０】
その結果、互いに隣り合う各フィン状部の距離が、例えば３０ｎｍ未満といった、小さい距離を有するトランジスタメモリセルのための電気的な駆動線を、ローインピーダンス、高品質、および小型化できる、新たな可能性を発揮できる余裕を生じる。
【００４１】
上記各ゲート領域または上記ワード線各領域のためにカーボン材料を使用することは、極めて狭い、各ジョイント部でさえ、上記材料にて濡らすことができる。その上、上記カーボン材料は、薄い厚さでも良好な導電性を有している。
【００４２】
本願の各実施例は、本発明に係る、フィン型電界効果トランジスタメモリセルの上記カーボン層は、良好な付着性、特に酸化シリコン層への付着性に優れているので、上記互いに付着した各層が、互いの間にて所望しない剥離を生じることを防止できることを示した。
【００４３】
上記カーボン層を、例えば、酸素プラズマまたは窒素プラズマによるエッチング法を用いることにより、高品質で、許容できるコストにてパターン化することができる。さらに、上記カーボン含有層上に、窒化シリコン材料を堆積すること（例えば、被覆層または保護層として）は、何ら技術的な問題無しにて可能である。
【００４４】
上記ゲート領域の電気的な導電性を高めるためのドーピング材料を、上記カーボン材料中に導入してもよい。上記ドーピング材料として、例えば、ボロン、アルミニウム、インジウム、リン、またはヒ素を使用することができる。
【００４５】
そのようなドーピング材料は、例えば、ＣＶＤ（化学気相堆積法）による堆積法を使用している間にて、上記方法のためのチェンバー内への上記ドーピング材料を有する、新たな前躯体の投入により、カーボン含有ゲート領域の形成中に上記ゲート領域中に導入または注入されてもよい。
【００４６】
ボロンのドーピング材料を提供するための，上記のような新たな前躯体は、例えば、ジボラン（Ｂ2Ｈ6）である。
【００４７】
上記の半導体フィン状部は、シリコン基板のバルクから形成されてもよいし、シリコン−オン−インシュレータ基板から形成されてもよい。言い換えると、本発明に係る、上記メモリセルは、バルクシリコン技術またはＳＯＩ技術を使用して実現されてもよい。
【００４８】
上記フィン型電界効果トランジスタメモリセルの場合では、上記ゲート領域は、多結晶シリコンまたは金属を有していることが好ましい。それらの各材料は、金属性の導電材料として好適なものである。
【００４９】
特に、上記ゲート領域は、ドープされた多結晶シリコンであってもよく、上記ドーピングの原子は、ｎ型の伝導型でも、ｐ型の伝導型でも可能である。
【００５０】
上記多結晶シリコンは、例えば、ボロン、アルミニウム、またはインジウムといったｐ型の伝導型のドーピング材料を有することが好ましい。特に、上記多結晶シリコンが、ｐ+ドープされている（いわゆる、極めて高い割合でのｐ型ドーピングを有する）場合、そのとき得られる有利なエネルギバンドプロファイル（図９およびそれに関連する記載を参照ください）の理由によって、特に有効な消去動作を得ることができる。
【００５１】
上記ゲート領域に十分に高い仕事関数を有する金属を使用して場合にも、上記と同様な効果が当てはまる。ｐ型にてドープされたゲート領域と同様に、金属を用いた場合でも、上記ゲートの電流は、上記最上層の酸化物に対する高いバリア性によって減少し、その結果、上記基板からのホール電流による効果的な消去動作を実現できる。
【００５２】
上記ゲート領域は、上記メモリセルを消去するために必要とされるゲート電流を小さく維持するために、十分に高い仕事関数を備えた金属を有してもよい。
【００５３】
上記ゲート領域は、少なくとも４．１電子ボルトの仕事関数を備えた金属を有してもよい。
【００５４】
本発明に係る、フィン型電界効果トランジスタメモリセル装置については、本発明に係るフィン型電界効果トランジスタメモリセルを備えたものであり、以下にて詳述される。
【００５５】
上記フィン型電界効果トランジスタメモリセルの各変形例も、上記フィン型電界効果トランジスタメモリセル装置に適用可能であり、逆に、上記フィン型電界効果トランジスタメモリセル装置の各変形例も上記フィン型電界効果トランジスタメモリセルに適用可能である。
【００５６】
上記のフィン型電界効果トランジスタメモリセル装置における、上記フィン型の電界効果トランジスタの各メモリセルは、基本的には、マトリクス状に配置されていてもよい。
【００５７】
上記フィン型の電界効果トランジスタの各メモリセルは、第１方向に沿って配置され、上記フィン型の電界効果トランジスタの各メモリセルにおける割り当てられた各ゲート領域に接続された共通の各ワード線領域を有していてもよい。上記各ワード線領域は、上記各ゲート領域と同様な材料にて形成されていてもよい。
【００５８】
その結果、上記メモリセル装置における、フィン型の電界効果トランジスタの各メモリセルの行または列の、上記各ゲート領域および上記各ワード線領域は、総体として、かつ単一体のカーボン構造を含むものであってもよい。
【００５９】
上記フィン型電界効果トランジスタメモリセル装置は、ＮＡＮＤメモリセル装置として設定されてもよい。この設定の場合では、上記各フィン状部は、基本的には、上記各ワード線領域に対して直交する方向に沿って配置されていてもよい。
【００６０】
上記各ワード線領域は、上記フィン型の電界効果トランジスタの各メモリセルにおける、ソース／ドレインの各領域を形成するためのマスクとして使用されてもよい。
【００６１】
ＮＡＮＤメモリセル装置において、半導体フィン状部が、上記ビット線の部分として明らかに併用されることが可能である。
【００６２】
しかしながら、各メモリセルの所定数（一般には、８または１６）の、半導体フィン状部からの距離において、バイアスを（つまり、互いに異なる距離にて）形成することが好ましい。上記バイアスは、上記ソース／ドレインの各領域と、配線層の金属性の上記各ビット線との接続を実現するのに使用される。
【００６３】
本発明に係る、フィン型電界効果トランジスタメモリセル装置は、少なくとも一つのゲート領域に、予め設定可能な電圧を印加する手段、および、上記ソース／ドレインの各領域の少なくとも一部に予め設定可能な電圧を印加する手段により、ファウラー−ノルトハイムトンネリングによって、少なくとも一つ選択された上記フィン型電界効果トランジスタメモリセルの電荷記憶層に、電荷キャリアを選択的に導入するか、上記電荷記憶層から上記電荷キャリアを除去するように設定されていてもよい。
【００６４】
上記ＮＡＮＤメモリセル装置の代替物として、本発明に係る、フィン型電界効果トランジスタメモリセル装置は、少なくとも一つの第１ビット線領域と、少なくとも一つの第２ビット線領域と、個々のフィン型電界効果トランジスタメモリセルにおける、割り当てられた第１ビット線領域と接続された第１のソース／ドレイン領域と、個々のフィン型電界効果トランジスタメモリセルにおける、割り当てられた第２ビット線領域と接続された第２のソース／ドレイン領域と、を有していてもよい。
【００６５】
例えば、上記各ビット線領域としては、上記各ゲート領域、または上記各ワード線領域上の配線層の形成面内にて形成されていてもよい。
【００６６】
上記ワード線およびビット線の交差領域内でのメモリセルは、それに割り当てられたワード線により駆動され、上記メモリセルに割り当てられたビット線により読み出し、またはプログラム（書き込み）されるものであってもよい。
【００６７】
上記第１ビット線領域および第２ビット線領域は、基本的には、上記第１方向に対し斜めに交差するように配置された第２方向に沿うように配置されていてもよい。上記半導体フィン状部は、基本的には、上記ワード線または互いに接続された各ゲート領域に対し直交するように配置されていることが好ましい。
【００６８】
この場合、上記ワード線形成面より上に配置された配線層の形成面内にて形成された上記各ビット線を、例えば、上記各ワード線に対し斜めにて、例えば４５°の角度にて交差するように設けることが必要である。
【００６９】
上記第１ビット線領域および第２ビット線領域は、直線状に並んでいてもよいし、また、ジグザグ状、または、ノコギリ歯状に並んだ構造としてもよい。ビット線領域が、基本的には、上記各ワード線領域に対し斜めになる第２の並列方向に沿って配置されている、ジグザグ状、または、ノコギリ歯状に並んだ構造として設けられた場合、各ビット線は、基本的には、同じ長さで、よって、実質的には、非リアクタンス性で、同一の電気抵抗値を有し、フィン型の電界効果トランジスタの各メモリセルにおける、各ソース／ドレイン領域を駆動するために使用可能なものである。
【００７０】
上記フィン型電界効果トランジスタの各メモリセルの各半導体フィン状部および上記各ワード線領域を、第３方向に沿って並ぶように配置し、かつ、上記第１ビット線領域および第２ビット線領域を、第４方向に沿って並ぶように配置し、第３方向を第４方向に対し直交するように配置してもよい。
【００７１】
上記フィン型電界効果トランジスタメモリセルは、少なくとも一つのワード線領域に、予め設定可能な電圧を印加し、かつ、上記各ビット線領域の少なくとも一部に予め設定可能な電圧を印加する手段により、トンネリングによって、少なくとも一つ選択された上記フィン型電界効果トランジスタメモリセルの電荷記憶層に、ホット電荷キャリアを選択的に導入するか、上記電荷記憶層から上記ホット電荷キャリアを除去するように設定されていてもよい。
【００７２】
ホット電子のトンネリングにより、または、ホットホールのトンネリングにより、電気的な電荷キャリアは、短い書き込み時間にて上記電荷記憶層に永久的に導入することができる。上記メモリの情報は、それら導入された電気的な各電荷キャリアによりコードされている。
【００７３】
上述したフィン型電界効果トランジスタメモリセル装置は、１つのフィン型電界効果トランジスタメモリセル内に、２ビットの情報を記憶するように設定されていていもよい。このような２ビットの情報の記憶は、個々のフィン型電界効果トランジスタメモリセルにおいて、第１ソース／ドレイン領域とチャネル領域との境界領域内の電荷記憶層への電荷キャリアの導入と、第２ソース／ドレイン領域とチャネル領域との境界領域内の他の電荷記憶層への電荷キャリアの導入とにより達成される。
【００７４】
この結果、本発明に係るメモリセル装置は、デュアル（２）ビットメモリセルとして動作し、それゆえ、半導体メモリを高記録密度に形成できる。
【００７５】
上記第１ビット線領域および第２ビット線領域は、仮想接地配線として具現化されてもよい。
【００７６】
互いに隣り合う、各フィン型電界効果トランジスタにおける、各半導体フィン状部は、互いに、１０ｎｍから１００ｎｍまでの距離にて、好ましくは長くとも３０ｎｍ、より好ましくは長くとも２０ｎｍまたは長くとも１０ｎｍの距離にて配置されていてもよい。互いに隣り合う各半導体フィン状部の距離が極めて短い場合でも、ゲート領域を、カーボン含有材料からなることにより、十分な均一性と品質を備えるように形成することが可能となる。
【００７７】
その上、上記各ワード線領域の少なくとも一部を覆う、電気絶縁性の被覆層を設けてもよい。窒化シリコンからなる被覆層は、カーボン含有ワード線領域との組み合わせにおいて、特に良好な材料特性を備えており、特に、上記のような被覆層の剥離の回避を確実化できる。
【００７８】
上記被覆層は、上記ワード線領域により覆う割れた各半導体フィン状部の間の空隙内にも延びていてもよい。その結果、上記のように延びた被覆層は、互いに隣り合う各フィン状部の間のスペーサまたは互いに隣り合う各フィン状部を分離させる素子として併用されてもよい。それゆえ、上記被覆層は、互いに隣り合う各メモリセルの間での所望しないクロストークを回避できる。互いに隣り合う各メモリセルの間での機械的、物理的な分離は、互いに隣り合う各フィン状部の間の上記被覆層によって実現される。
【００７９】
本発明に係る、フィン型電界効果トランジスタメモリセルの製造方法について、以下に詳述する。上記フィン型電界効果トランジスタメモリセル、または上記フィン型電界効果トランジスタメモリセル装置の各変形例も、また、上記フィン型電界効果トランジスタメモリセルの製造方法に適用可能であり、逆に、上記製造方法の各変形例も上記フィン型電界効果トランジスタメモリセルに適用可能である。
【００８０】
上記ゲート領域の上記カーボン材料は、化学気相堆積法（ＣＶＤ法）を用いて形成してもよい。例えば、メタン（ＣＨ4）、アセチレン（Ｃ2Ｈ2）またはエテン（Ｃ2Ｈ4）を上記カーボン材料を形成するために使用できる。
【００８１】
上記カーボン材料を形成するためのカーボン源として、メタンガスは、ＣＶＤ法での前躯体として特に好適である。それは、上記メタンのような小さな分子は、互いに隣り合う各半導体フィン状部の間の狭い空間にも、特に良好に侵入できるからである。上記カーボン含有ゲート領域の形成のための前躯体としてメタンガスを使用することは、エアホールの形成の回避を特に確実化できる。
【００８２】
ドーピング材料含有基板は、上記カーボン材料の形成の間に供給されてもよい。上記ドーピング材料は、上記ゲート材料の電気的な導電性を増加させるように設定される。例えば、上記ゲート材料の上記カーボン含有材料をドーピングするためにボロン源としてのジボランを供給することが可能である。その結果として、上記カーボン材料中において、ボロンドーピングを、極めて均一にできる。
【００８３】
上記カーボン材料を形成した後に、上記カーボン材料に対し、熱処理工程を施してもよい。例えば、形成された上記カーボン材料は、アルゴン雰囲気中、一般的な１０００℃から１１００℃までの温度にて、約２分間、熱処理されてもよい。そのような熱処理工程によって、上記カーボン層の、非リアクタンス性の電気抵抗値は、一般的には、２倍以上低減することができる。それゆえ、上記ゲート領域の材料特性を、上記熱処理工程によって、さらに改善することができる。
【００８４】
例えば、ＣＶＤ法の各工程において、上記カーボン含有層を、製造するために使用される各パラメータは以下の通りである。プリコンディショニングガスとして使用される水素ガスの圧力は、１０-4バールから１０-2バール、好ましくは１０-3バールである。
【００８５】
さらに、上記カーボン含有層を形成するためのカーボン源としてのメタンを、０．２バールから０．７バールまでの圧力、好ましくは０．６バールの圧力にて供給することができる。上記製造方法の間の動作温度は、一般に、９５０℃と１０００℃との範囲内である。上記カーボン層の厚さは、予め設定されている上記処理の継続時間によって設定することが可能となる。
【００８６】
本発明に係る、フィン型電界効果トランジスタメモリセルを製造するためのエネルギを、電磁放射線源によって供給してもよい。上記製造のためのチェンバーを８００℃に加熱することを、ＣＶＤ装置の従来の加熱方法に代えて、清潔なフォトニック加熱（光励起）、いわゆるエネルギ源としての電磁放射線源によって行うことができる。
【００８７】
そのとき、上記カーボン層は、水素圧が１０-3バールから１０-2バールまでの範囲内、好ましくは３．３×１０-3バール、メタン圧が１０-3バールから１０-1バールまでの範囲内、好ましくは１０-2バールにて形成される。
【００８８】
上記カーボン材料は、堆積され、続いて、プラズマエッチング法を使用して上記ゲート領域を形成してもよい。上記プラズマエッチング法として、水素プラズマまたは酸素プラズマのエッチング法が好ましく使用される。
【００８９】
本発明の各実施形態を各図に示し、以下でより詳しく説明する。
【００９０】
図１は、本発明の第１実施形態のフィン型電界効果トランジスタメモリセル装置の断面図である。
【００９１】
図２は、図１に示すフィン型電界効果トランジスタメモリセル装置において、電気的な電荷キャリアが電荷記憶層に導入される動作状態を示す断面図である。
【００９２】
図３Ａ〜図３Ｄは、図１のフィン型電界効果トランジスタメモリセル装置を製造するための方法の各工程での各積層体をそれぞれ示す各断面図である。
【００９３】
図４は、本発明の第１実施形態のフィン型電界効果トランジスタメモリセル装置の配置を示す平面図である。
【００９４】
図５は、本発明の第２実施形態のフィン型電界効果トランジスタメモリセル装置の配置を示す平面図である。
【００９５】
図６は、ノコギリ歯状のビット線を有する、本発明の第３実施形態のフィン型電界効果トランジスタメモリセル装置を示す平面図である。
【００９６】
図７は、本発明の第４実施形態のフィン型電界効果トランジスタメモリセル装置を示す断面図である。
【００９７】
図８は、本発明の第４実施形態のフィン型電界効果トランジスタメモリセル装置の配置を示す平面図である。
【００９８】
図９は、本発明の一実施形態のフィン型電界効果トランジスタメモリセルのチャネル領域と、ＯＮＯ電荷記憶層と、金属性の導電性のあるゲート領域との間のエネルギバンドプロファイルを示すグラフである。
【００９９】
異なる各図の同一または類似の部材には、同一の部材番号が付されている。
【０１００】
各図の図示は概略的なものであり縮尺通りではない。
【０１０１】
図１〜図８の各実施形態では、ゲート領域は、カーボンを有する材料から形成されているが、代替として、全てのこれらの実施形態を、ゲート領域としての金属性の導電性のある異なる材料によって、特にポリシリコン材料によって、好ましくはｐドープされたポリシリコン材料によって、より好ましくはｐ+ドープされたポリシリコン材料によって実現することもできる。
【０１０２】
図１に示すような本発明の第１実施形態のフィン型電界効果トランジスタメモリセル装置１００の機能性について以下で説明する。
【０１０３】
図１は、第１フィン型電界効果トランジスタメモリセル１１０と、第２フィン型電界効果トランジスタメモリセル１１１とを示す。
【０１０４】
フィン型電界効果トランジスタメモリセル装置１００は、シリコン基板１０１上に形成されている。シリコン基板１０１上に、埋め込み酸化シリコン層１０２が形成されている。言い換えればフィン型電界効果トランジスタメモリセル装置１００は、シリコン基板１０１と、埋め込み酸化シリコン層１０２と、上記埋め込み酸化シリコン層１０２上に配置されたシリコン層と、を有するＳＯＩ基板に基づいて形成されている。図１には、メモリセル装置１００を製造するための処理により、シリコン層における各領域１０５だけが示されている。
【０１０５】
フィン型電界効果トランジスタメモリセル１１０・１１１の各々は、第１および第２のソース／ドレイン領域を有している（図１では見えない）。チャネル領域１０５を、図１の断面図に示す。第１および第２のソース／ドレイン領域は、ＳＯＩ基板のシリコン層のｎドープされた領域として、図１の紙面に対して垂直な方向のそれぞれ紙面の上側と紙面の下側とに明確に設けられている。
【０１０６】
各チャネル領域１０５は、２つの割り当てられたソース／ドレイン領域と共に、図１の紙面に対して垂直に延びるように配置された、シリコンフィン状部を形成している。ＯＮＯ積層の電荷記憶層１０６は、シリコンの各フィン状部毎の上にそれぞれ形成されている。ＯＮＯ積層の電荷記憶層１０６は、２つの各酸化シリコン層と、２つの各酸化シリコン層の間に配置された、電気的な電荷キャリアを導入するためのトラップ（捕獲）層としての窒化シリコン層とを備えている。
【０１０７】
カーボンワード線１０７は、電荷ブロッキング層１０６上に形成されている。当然、各チャネル領域１０５上に配置された電荷記憶層１０６の領域を被覆するカーボンワード線１０７のセクションは、それぞれ、関連付けられた各フィン型電界効果トランジスタメモリセル１１０・１１１のゲート領域を形成する。互いに隣り合う各シリコンフィン状部の間隔は、図２に示すように、３０ｎｍまたは３０ｎｍ未満の範囲である。互いに隣り合う各半導体フィン状部の間の距離がこのように非常に短いにもかかわらず、カーボン層１０７を、エアホールの形成を回避するように非常に均一的に、電荷記憶層１０６上に堆積することができる。
【０１０８】
カーボンワード線１０７は、各フィン状部の間の領域へも延びる窒化シリコン被覆層１０８によって被覆されている。窒化シリコンは、カーボンに対して非常に良好な付着特性を有しており、互いに隣り合う各フィン状部の間における、カーボン材料によって覆われたトレンチにおける柱状のスペーサとなって、互いに隣り合う各フィン型電界効果トランジスタメモリセル１１０・１１１間を機械的に分離するものとなっている。各フィン状部の間隔が非常に狭いところでは、窒化シリコン材料は、それ以上、上記トレンチ内へ浸透しなくなる。なぜなら、カーボン材料が、上記トレンチ内を完全に充填するからである。
【０１０９】
図２に、電気的な電荷キャリア２００、つまり、電子が、ＯＮＯ積層の電荷記憶層１０６の酸化シリコン捕獲層に導入された動作状態におけるフィン型電界効果トランジスタメモリセル装置を示す。各メモリセル１１０・１１１に記憶される情報は、これらの導入された各電子にて符号化されている。
【０１１０】
フィン型電界効果トランジスタメモリセル装置がＮＡＮＤアーキテクチャとして構成されている場合は、電気的な電荷キャリア２００は、ファウラー−ノルトハイムトンネリングによってＯＮＯ積層の電荷記憶層１０６へ導入される。フィン型電界効果トランジスタメモリセル装置がデュアルビットメモリセル装置として構成されている場合は、電気的な電荷キャリア２００は、各ホット電荷キャリアのトンネリングによってＯＮＯ積層の電荷記憶層１０６へ導入される。
【０１１１】
ＯＮＯ積層の電荷記憶層１０６における電気的な電荷キャリア２００は、事実上、カーボンワード線１０７に印加されることのできるようなゲート電圧のような効果を有している。このことは、電気的な電荷キャリア２００が、ゲート領域１０７に印加される電気的電圧と同様の方法で、チャネル領域１０５の導電性に対し影響を及ぼすからである。
【０１１２】
したがって、各フィン型電界効果トランジスタメモリセル１１０・１１１の２つのソース／ドレイン領域間の電圧が固定されているとすれば、２つのソース／ドレイン領域間の電気的電流フローの値は、電荷キャリアがＯＮＯ積層の電荷記憶層１０６に導入されたかどうかに応じている。その結果、各フィン型電界効果トランジスタメモリセル１１０・１１１の記憶情報は、電気的な各電荷キャリア２００にて符号化される。
【０１１３】
以下で、図３Ａ〜図３Ｄを参照して、図１に示すフィン型電界効果トランジスタメモリセル装置１００の製造方法について説明する。
【０１１４】
電界効果トランジスタメモリセル装置１００は、シリコン基板１０１と、シリコン基板１０１上に配置された埋め込み酸化シリコン層１０２と、埋め込み酸化シリコン層１０２上に配置されたシリコン層３０１とを含むＳＯＩ基板３０２（「シリコン・オン・インシュレータ」）を基礎として形成されている。出発物質としてのＳＯＩウエハー３０２の代わりに、適切なウエルドーピング性を有するバルクウエハーを使用してもよい。
【０１１５】
図３Ｂに示す積層体３１０を得るために、積層体３００のシリコン層３０１をリソグラフィー法およびエッチング法でパターン化し、第１および第２の各シリコンフィン状部３１１・３１２を、相互に３０ｎｍ未満の間隔をあけて形成する。この形成の目的のために、まず、シリコン層３０１上に、フォトレジスト層（図示せず）を形成し、エッチング法を用いてパターン化する。互いに隣り合う各フィン状部３１１・３１２間の領域をエッチングして除去した後、上記フォトレジスト層を、積層体の表面から除去する（「ストリッピング」）。
【０１１６】
図３Ｃに示す積層体３２０を得るために、各シリコンフィン状部３１１・３１２上に、ＯＮＯ積層の電荷記憶層１０６を形成する。この形成の目的のために、まず、第１酸化シリコン部分層を堆積し、第１酸化シリコン部分層上に、窒化シリコン部分層を堆積し、窒化シリコン部分層上に、第２酸化シリコン部分層を堆積する。上記２つの各酸化シリコン部分層と、その間に堆積された窒化シリコン部分層とは、共にＯＮＯ積層の電荷記憶層１０６を形成する。ゲート領域またはワード線領域を形成するためのカーボン層を、ＣＶＤ法（「化学気相堆積法」）を用いてＯＮＯ積層の電荷記憶層１０６上に堆積する。
【０１１７】
図３Ｄに示す積層体３３０を得るために、カーボン層３２１を、リソグラフィー法およびプラズマエッチング法（酸素プラズマエッチング）によってパターン化することにより、カーボンワード線１０７を形成する。後の方法工程において、カーボンワード線１０７は、フィン型電界効果トランジスタメモリセルの第１および第２ソース／ドレイン領域を形成する各シリコンフィン状部３１１・３１２へｎ伝導型のドーピング材料を導入する間に、インプランテーションマスクとして使用される。
【０１１８】
このようにして得られた積層体を、次に、窒化シリコン被覆層１０８によって被覆する。もしくは、被覆層として、ＴＥＯＳ積層体（「テトラエチルオルト珪酸塩」）を使用してもよい。
【０１１９】
図３Ｄに示す積層体３３０を、フィン型電界効果トランジスタメモリセル装置１００とするには、バックエンド領域を、被覆層１０８上の処理面において処理し、特に、各メタライゼーション層（図示せず）を形成する。バックエンド領域を形成する方法は、フィン型電界効果トランジスタメモリセル装置がＮＡＮＤメモリセル装置として構成されているのか、または、デュアルビットメモリセル装置として構成されているのかに応じて決まる。
【０１２０】
以下で、図４を参考して、本発明の第２実施形態のフィン型電界効果トランジスタメモリセル装置４００の配置を示す平面図について説明する。フィン型電界効果トランジスタメモリセル装置４００は、ＮＡＮＤアーキテクチャとして実施されている。図１に示す断面図は、図４に示す線Ａ−Ａ’に沿った断面図である。
【０１２１】
図４に示すように、各半導体フィン状部３１１・３１２は、各カーボンワード線１０７の長手方向に対して直交するように延びている。フィン型電界効果トランジスタメモリセルは、各シリコンフィン状部３１１・３１２と各カーボンワード線１０７との間の交差領域毎に配置されている。
【０１２２】
図４に示すように、フィン型電界効果トランジスタメモリセルの範囲は、図４では水平方向および垂直方向へそれぞれ２Ｆづつ広がっている（なお、Ｆは、ある技術世代において達成することのできる最小加工寸法を表している）。その結果、本発明のフィン型電界効果トランジスタメモリセルは、４Ｆ2の占有面積を有するメモリセルとして形成されている。
【０１２３】
各シリコンフィン状部３１１・３１２における、ワード線１０７によって被覆されていない各領域は、ｎドープされた領域としてそれぞれ形成されている。特に、図１に示す第１フィン型電界効果トランジスタメモリセル１１０の第１ソース／ドレイン領域４０１と、第２ソース／ドレイン領域４０２とについて説明する。
【０１２４】
上記フィン状部の経路方向（長手方向）４０３は、上記ワード線の経路方向（長手方向）１０９に対して直交している。
【０１２５】
図４は、選択トランジスタと各グローバルビット線の面とを示していない。各グローバルビット線は、一般的に、それぞれのソース／ドレイン領域と、各ヴィアを用いて、８〜１６個のメモリセルの間隔にて接続されている。外部制御、プログラミング、または、書き込み電圧を、このような低インピーダンスビット線に印加することができる。１つのビットの情報項目を、メモリセル装置４００の各電界効果トランジスタメモリセルに記憶することができる。
【０１２６】
以下で、図５を参照して、本発明の第３実施形態のフィン型電界効果トランジスタメモリセル装置５００について説明する。図５に、メモリセル装置５００の配置を示す平面図を示す。図１に示す断面は、図５に示す線Ｂ−Ｂ’に沿った断面である。言い換えれば、図１の断面図は、図４および図５に示すメモリセル装置の場合は同一である。これに対し、図４および図５から分かるように、各メモリセル装置４００・５００では、相互接続部のアーキテクチャが互いに異なっている。
【０１２７】
メモリセル装置５００は、各メモリセルに２ビットの情報項目を記憶することのできるデュアルビットメモリセル装置として実施されている。メモリセル装置５００は、デュアルビットメモリセル装置として実施されているので、メモリセル装置５００のフィン型電界効果トランジスタメモリセルのソース／ドレイン領域を、ビット線に接触する必要があり、このビット線を介し、「仮想接地アレイ」アーキテクチャに基づいて電気的な制御信号および読み出し信号を印加することができる。この目的のために、図５の紙面の上側に配置された複数のビット線を形成する。これらのビット線は、フィン型電界効果トランジスタメモリセル装置５００の各ソース／ドレイン領域に結合されている。
【０１２８】
このようなビット線を形成するために、図３Ｄを基礎として、窒化シリコン被覆層１０８に、リソグラフィー法およびエッチング方法を行う。このことにより、ビット線接触部が通過孔としてエッチングされ、窒化チタンおよびタングステン材料によって充填される。その上に配置されたメタライゼーションの形成面に、まず、メタライゼーション層を全面的に堆積し、上記メタライゼーション層を、さらなるリソグラフィー方法およびさらなるエッチング方法によってパターン化することにより、ビット線を形成する。続いて、バックエンド接触を作成してもよい。
【０１２９】
図５に概略的に示すように、２ビットの情報を、フィン型電界効果トランジスタメモリセル装置５００の各フィン型電界効果トランジスタメモリセル１１０・１１１の各々にその都度記憶することができる。各フィン型電界効果トランジスタメモリセル１１０・１１１では、相互に独立して、電気的な電荷キャリアが、各メモリセルの第１電荷記憶領域５０１と、第２電荷記憶領域５０２とに導入されてもよく、されなくてもよい。
【０１３０】
第１電荷記憶５０１は、メモリセル１１０の第１ソース／ドレイン領域４０１とメモリセルのチャネル領域１０５との間の境界領域に配置されている。第２電荷記憶領域５０２は、チャネル領域１０５と第２ソース／ドレイン領域４０２との間の境界領域に配置されている。
【０１３１】
ホットエレクトロンまたはホットホールのトンネリングによって、電気的な電荷キャリアを、各電荷記憶領域５０１・５０２の各々へそれぞれ独立して導入することができる。各メモリセルのソース／ドレイン領域間を流れる電流の値は、第１電荷記憶層および／または第２電荷記憶層へ電気的な電荷キャリアが導入されていたかどうかに応じているので、２ビットの情報を、メモリセル毎に記憶することができる。
【０１３２】
以下で、図６を参照して、本発明の第３実施形態のフィン型電界効果トランジスタメモリセル装置６００について説明する。
【０１３３】
メモリセル装置６００は、メモリセル装置５００のように、デュアルビットメモリセル装置として実施されている。図５と比べて、図６の配置図は、フィン型電界効果トランジスタメモリセルのソース／ドレイン領域を駆動するためのビット線がどのように配置されているのかを示している。
【０１３４】
本発明のメモリセル装置では、ワード線の経路方向１０９と半導体フィンの経路方向４０３とは、相互に直行するように延びていてもよい、ということをまず指摘しておく。他方、デュアルビット動作において各メモリセルを駆動するためには、メモリセルの各ソース／ドレイン領域を、各ビット線によって駆動できる必要がある。
【０１３５】
このことは、各ワード線１０７と各ビット線６０１・６０２との間の交差領域を必要とするので、図６の実施形態では、各ビット線６０１・６０２は、ワード線に対して斜めに配置されている。このことは、（図６に示す記載とは別に）、平面におけるワード線に対して例えば４５°の角度でビット線を形成することによって実現されてもよい。
【０１３６】
しかしながら、図６に示す実施形態では、各ビット線６０１・６０２は、ノコギリ歯形状または、ジグザグ状に形成されており、この場合は、各ビット線６０１・６０２と各ソース／ドレイン領域４０１・４０２・４０４との間の各交差領域に、ヴィアが、各ビット線６０１・６０２から各ソース／ドレイン領域４０４へ、図６の紙面に対して垂直に延びている。
【０１３７】
この場合、電気的な結合が実現される。ビット線のノコギリ歯状のような構造は、複数のメモリセルを有するメモリセル装置の全てのノコギリ歯状のビット線が本質的に同じ長さに形成される、という利点を有している。その結果、各ビット線６０１・６０２の非リアクタンス性の電気抵抗は、全てのビット線に対してほぼ同じである。
【０１３８】
ビット線６０１・６０２は、単一の金属層面（ビット線面）に形成されている。半導体メモリの最小構造寸法は、ビット線の広がりに応じている。図６の水平な方向のメモリセルの寸法は、２Ｆ×２1/2に対応している。各ビット線６０１・６０２は、ワード線１０７に対して、４５°の角度で形成されている。ワード線１０７の幅と、半導体フィン３１１・３１２の幅とは、それぞれＦ×２1/2ある。
【０１３９】
その結果、図６の個々のメモリセルの占有面積は、８Ｆ2に等しい。図６に示すように「仮想接地アレイ」アーキテクチャとしてメモリセルアレイを製造するための方法は、必要なビット線面がたった１つなので、あまり複雑ではない。
【０１４０】
図７を参照して、以下で、本発明の第４実施形態のフィン型電界効果トランジスタメモリセル装置７００について説明する。
【０１４１】
フィン型電界効果トランジスタメモリセル装置７００は、デュアルビットアーキテクチャで実施されている。
【０１４２】
図８に、フィン型電界効果トランジスタメモリセル装置７００の配置を示す平面図８００を示す。図７に示す断面図は、図８の線Ｃ−Ｃ’に沿った断面図である。
【０１４３】
フィン型電界効果トランジスタメモリセル装置７００は、図５に示すフィン型電界効果トランジスタメモリセル装置５００とは、各ワード線１０７が、各フィン状部１０５に対して平行に延びるように形成されており、各ビット線７０３がフィン状部１０５に対して直交して延びるように形成されている点が基本的に異なっている。
【０１４４】
図７の断面図において識別可能な各ビット線７０３は、ＴＥＯＳ層７０１（「テトラエチルオルト珪酸塩」）によって各ワード線１０７から電気的に遮断されている。さらに、各ワード線１０７間には、絶縁層７０２が形成されている。図８は、さらに、スペーサ８０１を示す。
【０１４５】
図９を参照して、以下で、本発明の一実施形態のフィン型電界効果トランジスタメモリセルのチャネル領域と、ＯＮＯの電荷記憶層と、金属性の導電性のあるゲート領域との間のエネルギバンドプロファイルについて説明する。
【０１４６】
エネルギバンドプロファイル９００は、消去電圧（例えば、１０Ｖ）が印加されている動作状態における、本発明のフィン型電界効果トランジスタメモリセルに沿った電位プロファイルを概略的に示す。上記電位プロファイルは図９に示すようになる。
【０１４７】
この電位プロファイルでは、チャネル領域９０１の電位は、金属性の導電性のあるｐ+ドープされたポリシリコンゲート領域９０２の電位に関して低減されている。
【０１４８】
チャネル領域９０１とポリシリコンゲート領域９０２との間に、電荷記憶領域としてのＯＮＯ積層体９０３が配置されている。ＯＮＯ積層体は、チャネル領域９０１に隣接した第１酸化シリコン層９０４と、ｐ+ドープされたポリシリコンゲート領域９０２に隣接した第２酸化シリコン層９０６と、２つの酸化シリコン層９０４・９０６間の窒化シリコン層９０５とを備えている。
【０１４９】
電気的な電荷キャリアは、時間的に初期の工程であるプログラミング（書き込み）工程において、窒化シリコン層９０５に導入されている。図９に示すように消去電圧の印加される動作状態において、上記電荷キャリアは、窒化シリコン層９０５から除去され、チャネル領域９０１へと運び込まれる。
【０１５０】
ポリシリコンゲート領域９０２は、ｐ+ドープされているので、このことは、電荷キャリアが、消去中に、ゲート領域９０２から窒化シリコン層９０５へ不都合に導入されることを確実に防止する。
【０１５１】
その結果、金属性の導電性のあるゲート領域９０２を使用することにより、および、特に、ｐ+ドープされたゲート領域９０２を使用することにより、ゲート領域９０２から逆流する電荷の割合が少なくなるので、特に消去能力が有利なものとなる。
【図面の簡単な説明】
【０１５２】
【図１】本発明に係る第１実施形態のフィン型電界効果トランジスタメモリセル装置の断面図である。
【図２】図１に示すフィン型電界効果トランジスタメモリセル装置において、電気的な電荷キャリアが電荷記憶層に導入される動作状態を示す断面図である。
【図３Ａ】図１のフィン型電界効果トランジスタメモリセル装置を製造するための方法の一工程での積層体を示す断面図である。
【図３Ｂ】図１のフィン型電界効果トランジスタメモリセル装置を製造するための方法の他の工程での積層体を示す断面図である。
【図３Ｃ】図１のフィン型電界効果トランジスタメモリセル装置を製造するための方法のさらに他の工程での積層体を示す断面図である。
【図３Ｄ】図１のフィン型電界効果トランジスタメモリセル装置を製造するための方法のさらに他の工程での積層体を示す断面図である。
【図４】本発明の第１実施形態のフィン型電界効果トランジスタメモリセル装置の配置を示す平面図である。
【図５】本発明の第２実施形態のフィン型電界効果トランジスタメモリセル装置の配置を示す平面図である。
【図６】本発明の第３実施形態のフィン型電界効果トランジスタメモリセル装置のノコギリ歯状のビット線を示す平面図である。
【図７】本発明の第４実施形態のフィン型電界効果トランジスタメモリセル装置の断面図である。
【図８】本発明の第４実施形態のフィン型電界効果トランジスタメモリセル装置の配置を示す平面図である。
【図９】本発明の一実施形態のフィン型電界効果トランジスタメモリセルのチャネル領域と、ＯＮＯ電荷記憶層と、金属性の導電性のあるゲート領域との間のエネルギバンドプロファイルを示すグラフである。
【符号の説明】
【０１５３】
１００ フィン型電界効果トランジスタメモリセル装置
１０１ シリコン基板
１０２ 埋め込み酸化シリコン層
１０３ 第１シリコンフィン
１０４ 第２シリコンフィン
１０５ チャネル領域
１０６ ＯＮＯ積層の電荷記憶層
１０７ カーボンワード線
１０８ 窒化シリコン被覆層
１０９ ワード線の経路方向
１１０ 第１フィン型電界効果トランジスタメモリセル
１１１ 第２フィン型電界効果トランジスタメモリセル
２００ 電気的な電荷キャリア
３００ 積層体
３０１ シリコン層
３０２ ＳＯＩ基板
３１０ 積層体
３１１ 第１シリコンフィン
３１２ 第２シリコンフィン
３２０ 積層体
３２１ カーボン層
３３０ 積層体
４００ フィン型電界効果トランジスタメモリセル装置
４０１ 第１ソース／ドレイン領域
４０２ 第２ソース／ドレイン領域
４０３ フィン経路方向
４０４ ｎドープされた領域
５００ フィン型電界効果トランジスタメモリセル装置
５０１ 第１電荷記憶領域
５０２ 第２電荷記憶領域
６００ フィン型電界効果トランジスタメモリセル装置
６０１ 第１ノコギリ歯状のビット線
６０２ 第２ノコギリ歯状のビット線
７００ フィン型電界効果トランジスタメモリセル装置
７０１ ＴＥＯＳ層
７０２ 絶縁層
７０３ ビット線
８００ 配置図
８０１ スペーサ
９００ エネルギバンドプロファイル
９０１ チャネル領域
９０２ ｐ+ドープされたポリシリコンゲート領域
９０３ ＯＮＯ電荷記憶層
９０４ 第１酸化シリコン層
９０５ 窒化シリコン層
９０６ 第２酸化シリコン層
【特許請求の範囲】
【請求項１】
第１ソース／ドレイン領域と、
第２ソース／ドレイン領域と、
上記第１ソース／ドレイン領域、および上記第２ソース／ドレイン領域の間に配置されたチャネル領域と、
上記半導体フィン状部上の少なくとも部分的に、および上記半導体フィン状部の側壁状の少なくとも部分的に配置されている電荷記憶層と、
上記電荷記憶層の少なくとも一部上の、金属性の導電性のゲート領域とを含み、
上記ソース／ドレイン、およびチャネルの各領域は、半導体フィン状部にて形成されており、
上記電荷記憶層は、電気的な電荷キャリアが、印加される所定の電圧によって、選択的に、上記電荷記憶層に導入される、または上記電荷記憶層から除去されるように設定されているフィン型電界効果トランジスタメモリセル。
【請求項２】
上記電荷記憶層は、酸化シリコン／窒化シリコン／酸化シリコンの積層体、酸化アルミニウム、酸化イットリウム、酸化ランタン、酸化ハフニウム、非晶質シリコン、酸化タンタル、酸化チタン、酸化ジルコニウム、および／またはアルミン酸塩からなる、あるいは含むものである請求項１に記載のフィン型電界効果トランジスタメモリセル。
【請求項３】
上記ゲート領域は、カーボン材料からなっている、あるいは、カーボン材料を含むものである請求項１または２に記載のフィン型電界効果トランジスタメモリセル。
【請求項４】
上記ゲート領域は、上記ゲート領域の導電性を増加させるドーピング材料を含むカーボン材料である請求項１ないし３の何れか１項に記載のフィン型電界効果トランジスタメモリセル。
【請求項５】
上記ドーピング材料は、ボロン、アルミニウム、インジウム、リン、および／またはヒ素を有する請求項４に記載のフィン型電界効果トランジスタメモリセル。
【請求項６】
上記半導体フィン状部は、シリコン基板のバルク、または、シリコン−オン−インシュレータ基板から形成されている請求項１ないし５の何れか１項に記載のフィン型電界効果トランジスタメモリセル。
【請求項７】
上記ゲート領域は、多結晶シリコン、あるいは、金属を有する請求項１、２または６に記載のフィン型電界効果トランジスタメモリセル。
【請求項８】
上記ゲート領域は、ドープされた多結晶シリコンを有する請求項１、２、６または７に記載のフィン型電界効果トランジスタメモリセル。
【請求項９】
上記多結晶シリコンは、ｐ伝導型のドーピング材料を有する請求項８に記載のフィン型電界効果トランジスタメモリセル。
【請求項１０】
上記多結晶シリコンは、ｐ+ドープされている請求項９に記載のフィン型電界効果トランジスタメモリセル。
【請求項１１】
上記ゲート領域は、上記メモリセルを消去するために要求されるゲート電流が小さく維持されるように十分に高い仕事関数の金属を有する請求項７に記載のフィン型電界効果トランジスタメモリセル。
【請求項１２】
上記ゲート領域は、少なくとも４．１電子ボルトの仕事関数の金属を有する請求項７または１１に記載のフィン型電界効果トランジスタメモリセル。
【請求項１３】
請求項１ないし１２の何れか１項に記載のフィン型電界効果トランジスタメモリセルを複数有するフィン型電界効果トランジスタメモリセル装置。
【請求項１４】
上記各フィン型電界効果トランジスタメモリセルは、基本的にはマトリクス状に配置されている請求項１３に記載のフィン型電界効果トランジスタメモリセル装置。
【請求項１５】
上記各フィン型電界効果トランジスタメモリセルは、割り当てられた上記各フィン型電界効果トランジスタメモリセルの各ゲート領域と接続され、上記各ゲート領域と同じ材料から形成される各共通ワード線領域の第１方向に沿って配置されている請求項１３または１４に記載のフィン型電界効果トランジスタメモリセル装置。
【請求項１６】
ＮＡＮＤメモリセル装置として設定されている請求項１３ないし１５の何れか１項に記載のフィン型電界効果トランジスタメモリセル装置。
【請求項１７】
少なくとも一つのゲート領域、および上記各ソース／ドレイン領域の少なくとも一部に所定の電圧を印加することによって、電荷キャリアは、選択的に、上記電荷記憶層に導入される、または上記電荷記憶層から除去されるように設定されている請求項１３ないし１６の何れか１項に記載のフィン型電界効果トランジスタメモリセル装置。
【請求項１８】
少なくとも一つの第１ビット線と、少なくとも一つの第２ビット線とを有し、
それぞれのフィン型電界効果トランジスタメモリセルの第１ソース／ドレイン領域は、割り当てられた第１ビット線に接続され、
それぞれのフィン型電界効果トランジスタメモリセルの第２ソース／ドレイン領域は、割り当てられた第２ビット線に接続されている請求項１３ないし１５の何れか１項に記載のフィン型電界効果トランジスタメモリセル装置。
【請求項１９】
上記第１および第２の各ビット線領域は、基本的には第２方向に沿って並ぶように配置され、
上記第２方向は、上記第１方向に対して斜めに交差している請求項１８に記載のフィン型電界効果トランジスタメモリセル装置。
【請求項２０】
上記第１および第２の各ビット線領域は、ジグザグ状の構造を有する請求項１８または１９に記載のフィン型電界効果トランジスタメモリセル装置。
【請求項２１】
上記各フィン型電界効果トランジスタメモリセルの各フィン状部、および上記各ワード線領域は、第３方向に沿って並ぶように配置され、
第１および第２の各ビット線領域は、第４方向に沿って並ぶように配置され、
第３方向は、上記第４方向に対し直交するように配置されている請求項２０に記載のフィン型電界効果トランジスタメモリセル装置。
【請求項２２】
少なくとも一つのワード線領域、並びに、上記第１および／または第２の各ソース／ドレイン領域の少なくとも一部に所定の電圧を印加することによって、
電荷キャリアは、ホット電荷キャリアのトンネリングにより、選択的に、少なくとも一つ選択されたフィン型電界効果トランジスタメモリセルの上記電荷記憶層に導入される、または上記電荷記憶層から除去されるように設定されている請求項１８ないし２１の何れか１項に記載のフィン型電界効果トランジスタメモリセル装置。
【請求項２３】
個々のフィン型電界効果トランジスタメモリセルにおいて、第１ソース／ドレイン領域とチャネル領域との境界領域内の電荷記憶層への電荷キャリアを導入すること、および、第２ソース／ドレイン領域とチャネル領域との境界領域内の電荷記憶層への電荷キャリアを導入することによって、２ビットの情報を記憶すために設定されていている請求項１８ないし２２の何れか１項に記載のフィン型電界効果トランジスタメモリセル装置。
【請求項２４】
上記第１および第２の各ビット線領域は、仮想接地配線として形成されている請求項１８ないし２３の何れか１項に記載のフィン型電界効果トランジスタメモリセル装置。
【請求項２５】
互いに隣り合う各フィン型電界効果トランジスタメモリセルの各半導体フィン状部は、上記各半導体フィン状部の距離が１０ｎｍから１００ｎｍまでに配置されている請求項１３ないし２４の何れか１項に記載のフィン型電界効果トランジスタメモリセル装置。
【請求項２６】
上記各ワード線領域の少なくとも部分を覆う、電気絶縁性の被覆層を有する請求項１５ないし２５の何れか１項に記載のフィン型電界効果トランジスタメモリセル装置。
【請求項２７】
上記被覆層は、上記ワード線領域により覆われた各半導体フィン状部の間の空隙内に延びている請求項２６に記載のフィン型電界効果トランジスタメモリセル装置。
【請求項２８】
第１ソース／ドレイン領域と、第２ソース／ドレイン領域と、上記第１ソース／ドレイン領域、および上記第２ソース／ドレイン領域の間に配置されたチャネル領域とを、半導体フィン状部内に形成し、
電荷記憶層を、上記半導体フィン状部の少なくとも部分上に形成し、
金属性の導電性のゲート領域を、上記電荷記憶層の少なくとも一部上に形成し、
上記電荷記憶層を、印加される所定の電圧によって、電気的な電荷キャリアが、選択的に、上記電荷記憶層に導入される、または上記電荷記憶層から除去されるように設定するフィン型電界効果トランジスタメモリセルの製造方法。
【請求項２９】
上記ゲート領域を、カーボン材料から形成する請求項２８に記載のフィン型電界効果トランジスタメモリセルの製造方法。
【請求項３０】
上記ゲート領域の上記カーボン材料を、化学気相堆積法を用いて形成する請求項２９に記載のフィン型電界効果トランジスタメモリセルの製造方法。
【請求項３１】
上記カーボン材料を形成するために、メタン、アセチレンおよび／またはエテンを用いる請求項２９または３０に記載のフィン型電界効果トランジスタメモリセルの製造方法。
【請求項３２】
ドーピング材料を含む基板を、上記カーボン材料の形成する間に形成し、
上記ドーピング材料を、上記ゲート領域の電気的な導電性を高めるように設定する請求項２９ないし３１の何れか１項に記載のフィン型電界効果トランジスタメモリセルの製造方法。
【請求項３３】
上記カーボン材料を形成した後に、上記カーボン材料を熱処理する請求項２９ないし３２の何れか１項に記載のフィン型電界効果トランジスタメモリセルの製造方法。
【請求項３４】
上記フィン型電界効果トランジスタメモリセルを形成する間、エネルギを、電磁放射線源により供給する請求項２９ないし３３の何れか１項に記載のフィン型電界効果トランジスタメモリセルの製造方法。
【請求項３５】
上記カーボン材料を、最初、堆積し、その後、
上記カーボン材料を、プラズマエッチング法を用いてパターン化して、上記ゲート領域を形成する請求項２９ないし３４の何れか１項に記載のフィン型電界効果トランジスタメモリセルの製造方法。
【請求項１】
第１ソース／ドレイン領域と、
第２ソース／ドレイン領域と、
上記第１ソース／ドレイン領域、および上記第２ソース／ドレイン領域の間に配置されたチャネル領域と、
上記半導体フィン状部上の少なくとも部分的に、および上記半導体フィン状部の側壁状の少なくとも部分的に配置されている電荷記憶層と、
上記電荷記憶層の少なくとも一部上の、金属性の導電性のゲート領域とを含み、
上記ソース／ドレイン、およびチャネルの各領域は、半導体フィン状部にて形成されており、
上記電荷記憶層は、電気的な電荷キャリアが、印加される所定の電圧によって、選択的に、上記電荷記憶層に導入される、または上記電荷記憶層から除去されるように設定されているフィン型電界効果トランジスタメモリセル。
【請求項２】
上記電荷記憶層は、酸化シリコン／窒化シリコン／酸化シリコンの積層体、酸化アルミニウム、酸化イットリウム、酸化ランタン、酸化ハフニウム、非晶質シリコン、酸化タンタル、酸化チタン、酸化ジルコニウム、および／またはアルミン酸塩からなる、あるいは含むものである請求項１に記載のフィン型電界効果トランジスタメモリセル。
【請求項３】
上記ゲート領域は、カーボン材料からなっている、あるいは、カーボン材料を含むものである請求項１または２に記載のフィン型電界効果トランジスタメモリセル。
【請求項４】
上記ゲート領域は、上記ゲート領域の導電性を増加させるドーピング材料を含むカーボン材料である請求項１ないし３の何れか１項に記載のフィン型電界効果トランジスタメモリセル。
【請求項５】
上記ドーピング材料は、ボロン、アルミニウム、インジウム、リン、および／またはヒ素を有する請求項４に記載のフィン型電界効果トランジスタメモリセル。
【請求項６】
上記半導体フィン状部は、シリコン基板のバルク、または、シリコン−オン−インシュレータ基板から形成されている請求項１ないし５の何れか１項に記載のフィン型電界効果トランジスタメモリセル。
【請求項７】
上記ゲート領域は、多結晶シリコン、あるいは、金属を有する請求項１、２または６に記載のフィン型電界効果トランジスタメモリセル。
【請求項８】
上記ゲート領域は、ドープされた多結晶シリコンを有する請求項１、２、６または７に記載のフィン型電界効果トランジスタメモリセル。
【請求項９】
上記多結晶シリコンは、ｐ伝導型のドーピング材料を有する請求項８に記載のフィン型電界効果トランジスタメモリセル。
【請求項１０】
上記多結晶シリコンは、ｐ+ドープされている請求項９に記載のフィン型電界効果トランジスタメモリセル。
【請求項１１】
上記ゲート領域は、上記メモリセルを消去するために要求されるゲート電流が小さく維持されるように十分に高い仕事関数の金属を有する請求項７に記載のフィン型電界効果トランジスタメモリセル。
【請求項１２】
上記ゲート領域は、少なくとも４．１電子ボルトの仕事関数の金属を有する請求項７または１１に記載のフィン型電界効果トランジスタメモリセル。
【請求項１３】
請求項１ないし１２の何れか１項に記載のフィン型電界効果トランジスタメモリセルを複数有するフィン型電界効果トランジスタメモリセル装置。
【請求項１４】
上記各フィン型電界効果トランジスタメモリセルは、基本的にはマトリクス状に配置されている請求項１３に記載のフィン型電界効果トランジスタメモリセル装置。
【請求項１５】
上記各フィン型電界効果トランジスタメモリセルは、割り当てられた上記各フィン型電界効果トランジスタメモリセルの各ゲート領域と接続され、上記各ゲート領域と同じ材料から形成される各共通ワード線領域の第１方向に沿って配置されている請求項１３または１４に記載のフィン型電界効果トランジスタメモリセル装置。
【請求項１６】
ＮＡＮＤメモリセル装置として設定されている請求項１３ないし１５の何れか１項に記載のフィン型電界効果トランジスタメモリセル装置。
【請求項１７】
少なくとも一つのゲート領域、および上記各ソース／ドレイン領域の少なくとも一部に所定の電圧を印加することによって、電荷キャリアは、選択的に、上記電荷記憶層に導入される、または上記電荷記憶層から除去されるように設定されている請求項１３ないし１６の何れか１項に記載のフィン型電界効果トランジスタメモリセル装置。
【請求項１８】
少なくとも一つの第１ビット線と、少なくとも一つの第２ビット線とを有し、
それぞれのフィン型電界効果トランジスタメモリセルの第１ソース／ドレイン領域は、割り当てられた第１ビット線に接続され、
それぞれのフィン型電界効果トランジスタメモリセルの第２ソース／ドレイン領域は、割り当てられた第２ビット線に接続されている請求項１３ないし１５の何れか１項に記載のフィン型電界効果トランジスタメモリセル装置。
【請求項１９】
上記第１および第２の各ビット線領域は、基本的には第２方向に沿って並ぶように配置され、
上記第２方向は、上記第１方向に対して斜めに交差している請求項１８に記載のフィン型電界効果トランジスタメモリセル装置。
【請求項２０】
上記第１および第２の各ビット線領域は、ジグザグ状の構造を有する請求項１８または１９に記載のフィン型電界効果トランジスタメモリセル装置。
【請求項２１】
上記各フィン型電界効果トランジスタメモリセルの各フィン状部、および上記各ワード線領域は、第３方向に沿って並ぶように配置され、
第１および第２の各ビット線領域は、第４方向に沿って並ぶように配置され、
第３方向は、上記第４方向に対し直交するように配置されている請求項２０に記載のフィン型電界効果トランジスタメモリセル装置。
【請求項２２】
少なくとも一つのワード線領域、並びに、上記第１および／または第２の各ソース／ドレイン領域の少なくとも一部に所定の電圧を印加することによって、
電荷キャリアは、ホット電荷キャリアのトンネリングにより、選択的に、少なくとも一つ選択されたフィン型電界効果トランジスタメモリセルの上記電荷記憶層に導入される、または上記電荷記憶層から除去されるように設定されている請求項１８ないし２１の何れか１項に記載のフィン型電界効果トランジスタメモリセル装置。
【請求項２３】
個々のフィン型電界効果トランジスタメモリセルにおいて、第１ソース／ドレイン領域とチャネル領域との境界領域内の電荷記憶層への電荷キャリアを導入すること、および、第２ソース／ドレイン領域とチャネル領域との境界領域内の電荷記憶層への電荷キャリアを導入することによって、２ビットの情報を記憶すために設定されていている請求項１８ないし２２の何れか１項に記載のフィン型電界効果トランジスタメモリセル装置。
【請求項２４】
上記第１および第２の各ビット線領域は、仮想接地配線として形成されている請求項１８ないし２３の何れか１項に記載のフィン型電界効果トランジスタメモリセル装置。
【請求項２５】
互いに隣り合う各フィン型電界効果トランジスタメモリセルの各半導体フィン状部は、上記各半導体フィン状部の距離が１０ｎｍから１００ｎｍまでに配置されている請求項１３ないし２４の何れか１項に記載のフィン型電界効果トランジスタメモリセル装置。
【請求項２６】
上記各ワード線領域の少なくとも部分を覆う、電気絶縁性の被覆層を有する請求項１５ないし２５の何れか１項に記載のフィン型電界効果トランジスタメモリセル装置。
【請求項２７】
上記被覆層は、上記ワード線領域により覆われた各半導体フィン状部の間の空隙内に延びている請求項２６に記載のフィン型電界効果トランジスタメモリセル装置。
【請求項２８】
第１ソース／ドレイン領域と、第２ソース／ドレイン領域と、上記第１ソース／ドレイン領域、および上記第２ソース／ドレイン領域の間に配置されたチャネル領域とを、半導体フィン状部内に形成し、
電荷記憶層を、上記半導体フィン状部の少なくとも部分上に形成し、
金属性の導電性のゲート領域を、上記電荷記憶層の少なくとも一部上に形成し、
上記電荷記憶層を、印加される所定の電圧によって、電気的な電荷キャリアが、選択的に、上記電荷記憶層に導入される、または上記電荷記憶層から除去されるように設定するフィン型電界効果トランジスタメモリセルの製造方法。
【請求項２９】
上記ゲート領域を、カーボン材料から形成する請求項２８に記載のフィン型電界効果トランジスタメモリセルの製造方法。
【請求項３０】
上記ゲート領域の上記カーボン材料を、化学気相堆積法を用いて形成する請求項２９に記載のフィン型電界効果トランジスタメモリセルの製造方法。
【請求項３１】
上記カーボン材料を形成するために、メタン、アセチレンおよび／またはエテンを用いる請求項２９または３０に記載のフィン型電界効果トランジスタメモリセルの製造方法。
【請求項３２】
ドーピング材料を含む基板を、上記カーボン材料の形成する間に形成し、
上記ドーピング材料を、上記ゲート領域の電気的な導電性を高めるように設定する請求項２９ないし３１の何れか１項に記載のフィン型電界効果トランジスタメモリセルの製造方法。
【請求項３３】
上記カーボン材料を形成した後に、上記カーボン材料を熱処理する請求項２９ないし３２の何れか１項に記載のフィン型電界効果トランジスタメモリセルの製造方法。
【請求項３４】
上記フィン型電界効果トランジスタメモリセルを形成する間、エネルギを、電磁放射線源により供給する請求項２９ないし３３の何れか１項に記載のフィン型電界効果トランジスタメモリセルの製造方法。
【請求項３５】
上記カーボン材料を、最初、堆積し、その後、
上記カーボン材料を、プラズマエッチング法を用いてパターン化して、上記ゲート領域を形成する請求項２９ないし３４の何れか１項に記載のフィン型電界効果トランジスタメモリセルの製造方法。
【図１】
【図２】
【図３Ａ】
【図３Ｂ】
【図３Ｃ】
【図３Ｄ】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図２】
【図３Ａ】
【図３Ｂ】
【図３Ｃ】
【図３Ｄ】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【公表番号】特表２００７−５１７３８６（Ｐ２００７−５１７３８６Ａ）
【公表日】平成１９年６月２８日（２００７．６．２８）
【国際特許分類】
【出願番号】特願２００６−５４４２０８（Ｐ２００６−５４４２０８）
【出願日】平成１６年１２月１４日（２００４．１２．１４）
【国際出願番号】ＰＣＴ／ＤＥ２００４／００２７３９
【国際公開番号】ＷＯ２００５／０６００００
【国際公開日】平成１７年６月３０日（２００５．６．３０）
【出願人】（５０１２０９０７０）インフィネオン テクノロジーズ アクチエンゲゼルシャフト (331)
【Ｆターム（参考）】
【公表日】平成１９年６月２８日（２００７．６．２８）
【国際特許分類】
【出願日】平成１６年１２月１４日（２００４．１２．１４）
【国際出願番号】ＰＣＴ／ＤＥ２００４／００２７３９
【国際公開番号】ＷＯ２００５／０６００００
【国際公開日】平成１７年６月３０日（２００５．６．３０）
【出願人】（５０１２０９０７０）インフィネオン テクノロジーズ アクチエンゲゼルシャフト (331)
【Ｆターム（参考）】
[ Back to top ]