【課題】比誘電率の低下を軽減しつつリーク電流値を低減し、スパッタ率の低下による堆積速度の減少を抑制し、かつ、面内均一性に優れた誘電体膜の製造方法を提供すること。
【解決手段】本発明の一実施形態に係る誘電体膜の製造方法は、基板上に、ＡｌとＳｉとＯを主成分とする金属酸化物である誘電体膜を形成する誘電体膜の製造方法であって、Ａｌ元素とＳｉ元素のモル比率Ｓｉ／（Ｓｉ＋Ａｌ）が０＜（Ｂ／（Ａ＋Ｂ））≦０．１であり、非晶質構造を有する金属酸化物を形成する工程と、該非晶質構造を有する金属酸化物に１０００℃以上のアニール処理を施し、結晶相を含む金属酸化物を形成する工程と、を備える。 （もっと読む）

【課題】不揮発性メモリを用いた半導体装置において、消去動作の高速化及び低消費電力化を実現する。
【解決手段】チャネル形成領域、トンネル絶縁膜及び浮遊ゲートを順に積層した不揮発性メモリにおいて、チャネル形成領域を酸化物半導体層により構成する。さらに、チャネル形成領域の下側に、浮遊ゲートと対向する位置に消去用の金属配線を設けた構造とする。上記構造により、消去動作において、浮遊ゲートに蓄積された電荷はチャネル形成領域を介して金属配線に引き抜かれる。これにより、半導体装置の消去動作を高速化し、低消費電力化を実現できる。 （もっと読む）

【課題】比誘電率が高くリーク電流の少ない絶縁膜を提供する。
【解決手段】基板と、前記基板上に形成されたソース電極、ドレイン電極、及びゲート電極と、前記ゲート電極に所定の電圧を印加することによりソース電極とドレイン電極との間にチャネルが形成される半導体層を有し、前記ゲート電極と前記半導体層の間にゲート絶縁層と、を備え、前記ゲート絶縁層は、アルカリ土類金属の中から選ばれた１または２種類以上の元素と、Ｇａ、Ｓｃ、Ｙ、及びＣｅを除くランタノイドの中から選ばれた１または２種類以上の元素とを含むアモルファス複合金属酸化物絶縁膜により形成されていることを特徴とする電界効果型トランジスタを提供することにより上記課題を解決する。 （もっと読む）

【課題】
本発明は、コンタクトホールのアスペクト比の低減可能な半導体記憶装置及びその製造
方法を提供する。
【解決手段】
半導体基板１１ａ上に形成された所定の間隔を隔てて設けられ、直列接続された複数の
メモリセルトランジスタＭ、複数の前記メモリセルトランジスタＭの両端に形成された選
択ゲートトランジスタＴを有する複数のＮＡＮＤストリングと、隣接する前記ＮＡＮＤス
トリングの前記選択ゲートトランジスタＴ間に設けられたコンタクトプラグ１８とを備え
、隣接する前記選択ゲートトランジスタＴ間の第１の方向における幅が前記メモリセルト
ランジスタＭの前記ゲート長のｋ倍（ｋは自然数）と前記所定の間隔の（ｋ＋１）倍の総
和と等しい場合には、第１の方向における前記コンタクトプラグ１８の幅は、前記メモリ
セルトランジスタＭの前記ゲート長のｋ倍と前記所定の間隔の（ｋ−１）倍の総和よりも
長いことを特徴とする半導体記憶装置。 （もっと読む）

【課題】記憶容量の大容量化に伴うメモリ誤動作の発生を抑制できる不揮発性メモリを含む半導体装置を提供すること。
【解決手段】半導体基板と、その表面に埋め込まれた素子分離絶縁膜と、該基板上の複数の不揮発性のメモリセルを備え、該メモリセルは、該基板上の第１絶縁膜、第１絶縁膜上の電荷蓄積層、電荷蓄積層上方の制御ゲート電極及び制御ゲート電極と電荷蓄積層の間の第２絶縁膜を備え、該メモリセルのチャネル幅方向の断面において、素子分離絶縁膜上面は該基板表面よりも高く且つ電荷蓄積層上面よりも低く、第２絶縁膜は素子分離絶縁膜上面及び電荷蓄積層上面上に設けられ、素子分離絶縁膜上面上の第２絶縁膜は電荷蓄積層上面上の第２絶縁膜よりも誘電率が低く且つ電荷蓄積層上面上の第２絶縁膜とは組成が異なる領域を含み及び複数の該メモリセルの隣接する該メモリセル間の素子分離絶縁膜上面上の制御ゲート電極は下に向かって突出している。 （もっと読む）

【課題】酸化物半導体層を含むトランジスタを有する不揮発性メモリにおいて、保持された情報を容易に消去できる不揮発性メモリを提供する。
【解決手段】不揮発性メモリは、第１のトランジスタ２０及び第２のトランジスタ２１を有するメモリセルを有し、第１のトランジスタ２０は第１のチャネル、第１のゲート電極、第１のソース電極及び第１のドレイン電極を有し、第２のトランジスタ２１は酸化物半導体からなる第２のチャネル、第２のゲート電極、第２のソース電極及び第２のドレイン電極を有し、第２のソース電極及び第２のドレイン電極の一方は第１のゲート電極と電気的に接続され、メモリセルへの情報の書き込み及び消去は、第２のソース電極及び第２のドレイン電極の一方と、第１のゲート電極との間のノードの電位を高くすることにより情報が書き込まれ、第２のチャネルに紫外線を照射して、ノードの電位を低くすることにより情報が消去される。 （もっと読む）

【課題】電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い半導体装置を提供する。
【解決手段】第１の配線と、第２の配線と、第３の配線と、第４の配線と、第１のゲート電極、第１のソース電極、および第１のドレイン電極を有する第１のトランジスタ１６０と、第２のゲート電極、第２のソース電極、および第２のドレイン電極を有する第２のトランジスタ１６２と、を有し、第１のトランジスタ１６０は、半導体材料を含む基板に設けられ、第２のトランジスタ１６２は酸化物半導体層を含んで構成された半導体装置である。 （もっと読む）

【課題】隣接メモリセル間の距離が縮小したときに、隣接メモリセル間で発生する問題を解決して信頼性を向上させる。
【解決手段】 半導体基板２上にゲート絶縁膜５を形成し、ゲート絶縁膜５上に電荷蓄積層６、中間絶縁膜７、および導電層８を順次形成し、導電層８、中間絶縁膜７および電荷蓄積層６に電極分離用の溝９を形成し、導電層８の上面及び側面、中間絶縁膜７の側面、電荷蓄積層６の側面、並びに、ゲート絶縁膜５の上面に窒化膜１１を形成し、ゲート絶縁膜５の上面に形成された窒化膜１１を除去し、電極分離用の溝９に絶縁膜１０を埋め込むようにした。 （もっと読む）

【課題】データ保持特性の良好な不揮発性メモリおよびその製造技術を提供する。
【解決手段】ゲート絶縁膜６上に多結晶シリコン膜７および絶縁膜８を順次堆積し、これら多結晶シリコン膜７および絶縁膜８をパターニングしてゲート電極７Ａ、７Ｂを形成した後、ゲート電極７Ａ、７Ｂの側壁に酸化シリコン膜からなるサイドウォールスペーサ１２を形成する。その後、基板１上にプラズマＣＶＤ法で窒化シリコン膜１９を堆積することにより、ゲート電極７Ａ、７Ｂと窒化シリコン膜１９とが直接接しないようにする。 （もっと読む）

【課題】 電荷蓄積領域として機能する絶縁膜積層体のバンドギャップ構造を長期間維持し、優れたデータ保持特性と、高速でのデータ書換え性能と、低消費電力での動作性能と、高い信頼性と、を同時に兼ね備えたＭＯＳ型半導体メモリ装置を提供する。
【解決手段】 ＭＯＳ型半導体メモリ装置６０１は、大きなバンドギャップを持つ第１の絶縁膜１１１および第５の絶縁膜１１５と、最も小さなバンドギャップを持つ第３の絶縁膜１１３との間に、両者の中間の大きさのバンドギャップを持つ第２の絶縁膜１１２および第４の絶縁膜１１４を備えている。第２の絶縁膜１１２と第３の絶縁膜１１３との間には、第１のブロック層１１２Ｂが設けられ、第３の絶縁膜１１３と第４の絶縁膜１１４との間には、第２のブロック層１１３Ｂが設けられている。 （もっと読む）

【課題】素子分離絶縁膜上に引き出したワード線がシリサイド層形成時に断線するのを防止する。
【解決手段】メモリセルトランジスタを形成する領域の外側では、広い範囲にわたり素子分離絶縁膜２ａが形成されている。素子分離絶縁膜２ａの表面に、ワード線ＷＬと直交する方向に溝状の凹部２ｂを複数本形成する。この上部にワード線ＷＬを形成すると、凹部２ｂ内にワード線ＷＬを構成する第２導電膜である多結晶シリコン膜が埋め込まれる。ワード線ＷＬを形成後に、ワード線上部にシリサイド層を形成する。このとき、シリサイド反応に必要なシリコンは凹部２ｂ内から不足分が供給できるので、断線の発生を防止できる。 （もっと読む）

【課題】電力が供給されない状況でも記憶内容の保持が可能で、書き込み回数にも制限が無い半導体装置を提供する。
【解決手段】第１の配線と、第２の配線と、第３の配線と、第４の配線と、第１のゲート電極、第１のソース電極、および第１のドレイン電極を有する第１のトランジスタ１６０と、第２のゲート電極、第２のソース電極、および第２のドレイン電極を有する第２のトランジスタ１６２と、を有し、第１のトランジスタ１６０は、半導体材料を含む基板に設けられ、第２のトランジスタ１６２は酸化物半導体層を含んで構成される。 （もっと読む）

【課題】半導体記憶装置の特性の低下を抑制しつつ、メモリセルの微細化をはかった半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、基板１０１と、基板上に形成され、ＦＮ（Fowler-Nordheim）トンネル膜として機能するゲート絶縁膜１１１と、ゲート絶縁膜上に形成された第１の浮遊ゲート１１２と、第１の浮遊ゲート上に形成され、ＦＮトンネル膜として機能する第１のゲート間絶縁膜１１３と、第１のゲート間絶縁膜上に形成された第２の浮遊ゲート１１４と、第２の浮遊ゲート上に形成され、電荷ブロック膜として機能する第２のゲート間絶縁膜１１５と、第２のゲート間絶縁膜上に形成された制御ゲート１１６とを備える。 （もっと読む）

【課題】ＲＴＳノイズを低減することが可能な絶縁ゲート型半導体素子、絶縁ゲート型半導体集積回路を提供する。
【解決手段】チャネル領域として機能するｐ型の半導体層１１と、チャネル領域を少なくとも囲み、活性領域２１Ｂを定義する素子分離絶縁膜２１と、活性領域２１Ｂの一方に設けられたｎ型の第１主電極領域１２と、活性領域２１Ｂの他方に設けられたｎ型の第２主電極領域１３と、活性領域２１Ｂ上に設けられたゲート絶縁膜２２と、ゲート絶縁膜２２上において、第１主電極領域１２と第２主電極領域１３との間のチャネル領域を流れるキャリアの流路に直交する方向に伸延するゲート電極２４とを備え、チャネル領域への前記キャリアの注入口が素子分離絶縁膜２１から離間して設けられている。 （もっと読む）

【課題】素子特性の劣化を可及的に防止することのできる半導体装置を提供する。
【解決手段】半導体基板５１と、半導体基板上に設けられたゲート絶縁膜５３と、ゲート絶縁膜上に設けられた第１ゲート電極５４ａと、第１ゲート電極上に設けられ金属および酸素を含む電極間絶縁膜５５と、電極間絶縁膜上に設けられた第２ゲート電極５４ｂと、第１および第２ゲート電極の両側の半導体基板に設けられたソース／ドレイン領域５８ａ、５８ｂと、を備え、電極間絶縁膜５５は、リン、砒素、アンチモン、ビスマスのうちから選択された少なくとも１つの添加元素を含み、その含有量が０．１ａｔ％以上３ａｔ％以下である。 （もっと読む）

【課題】トランジスタを比較的低温で製造する。
【解決手段】下部ゲート絶縁膜４４をコントロールゲート４２を構成する金属（アルミニウム）の酸化物により形成された下部酸化物層４４ａと自己組織化単分子膜により形成された下部ＳＡＭ層４４ｂとにより構成し、上部ゲート絶縁膜４８をフローティングゲート４６を構成する金属（アルミニウム）の酸化物により形成された上部酸化物層４８ａと自己組織化単分子膜により形成された上部ＳＡＭ層４８ｂとにより構成した。これにより、メモリセル４０を比較的低温で製造することができる。 （もっと読む）

【課題】 シリコン表面とシリコン化合物層とが露出した被処理体に対して、選択的にシリコンを高い窒化レートと高い窒素ドーズ量でプラズマ窒化処理する方法を提供する。
【解決手段】 選択的プラズマ窒化処理は、処理圧力を６６．７Ｐａ以上６６７Ｐａ以下の範囲内に設定し、載置台２の電極４２に高周波電源４４から被処理体の面積当り０．１Ｗ／ｃｍ^２以上１．２Ｗ／ｃｍ^２以下の高周波電力を供給して行う。この高周波電力によってウエハＷへバイアス電圧が印加され、高いＳｉ／ＳｉＯ_２選択比が得られる。 （もっと読む）

【課題】書き込み速度の遅れや書き込み不良等を招くことなく、更なる微細化を実現し得る不揮発性半導体記憶装置及びその書き込み方法を提供する。
【解決手段】選択トランジスタとメモリセルトランジスタとを有する複数のメモリセルと、選択トランジスタのドレインに接続されたビット線と、メモリセルトランジスタのコントロールゲートに接続された第１のワード線と、選択トランジスタのセレクトゲートに接続された第２のワード線と、メモリセルトランジスタのソースに接続されたソース線とを有し、第１の電圧Ｖ_{ｓｔｅｐ（１）}を第１のワード線に印加しながら、ソース線に第２の電圧Ｖ_{ｐｕｌｓｅ（１）}をパルス状に印加する第１のステップと、第１の電圧より高い第３の電圧Ｖ_{ｓｔｅｐ（２）}を第１のワード線に印加しながら、ソース線に第２の電圧より低い第４の電圧Ｖ_{ｐｕｌｓｅ（２）}をパルス状に印加する第２のステップとを少なくとも実行することにより、メモリセルに情報を書き込む。 （もっと読む）

【課題】半導体基板の素子分離溝内の絶縁膜をエッチバック処理したときに側壁に残存する絶縁膜を除去して容量カップリングのロスを低減する。
【解決手段】シリコン基板１に、ゲート絶縁膜４、浮遊ゲート電極用の多結晶シリコン膜５、シリコン窒化膜８を積層形成する。所定間隔で複数のトレンチ１ａを形成し、トレンチ１ａ内に素子分離絶縁膜２を埋め込み形成する。トレンチ１ａ内の素子分離絶縁膜２を所定深さまでエッチバックする。フォトレジストを全面に塗布してトレンチ１ａ底部が露光されにくい条件で露光し、トレンチ１ａの底面部にレジスト１０ａを残す。レジスト１０ａをマスクとしてウェットエッチングでシリコン酸化膜をエッチングしてトレンチ１ａ内の側壁に残存する素子分離絶縁膜を除去する。 （もっと読む）

【課題】基準電圧を調整する回路を構成する抵抗素子を有するフラッシュ記憶素子である半導体装置及びその製造方法を提供する。
【解決手段】フラッシュ記憶素子である半導体装置の製造方法は、半導体基板上にトレンチを定義する鋳型パターンＭＬＤＰを形成し、鋳型パターンＭＬＤＰ上にトレンチを横切る抵抗パターンＲＰを形成し、抵抗パターンＲＰ上に互いに離隔された第１及び第２導電パターン２１０、２２０を形成し、第１及び第２導電パターン２１０、２２０に各々接続する第１及び第２配線ＵＬ１，ＵＬ２を形成する段階を有し、第１及び第２導電パターンＵＬ１，ＵＬ２は鋳型パターンＭＬＤＰの上部に各々形成される。 （もっと読む）