誘電体膜の製造方法
【課題】比誘電率の低下を軽減しつつリーク電流値を低減し、スパッタ率の低下による堆積速度の減少を抑制し、かつ、面内均一性に優れた誘電体膜の製造方法を提供すること。
【解決手段】本発明の一実施形態に係る誘電体膜の製造方法は、基板上に、ＡｌとＳｉとＯを主成分とする金属酸化物である誘電体膜を形成する誘電体膜の製造方法であって、Ａｌ元素とＳｉ元素のモル比率Ｓｉ／（Ｓｉ＋Ａｌ）が０＜（Ｂ／（Ａ＋Ｂ））≦０．１であり、非晶質構造を有する金属酸化物を形成する工程と、該非晶質構造を有する金属酸化物に１０００℃以上のアニール処理を施し、結晶相を含む金属酸化物を形成する工程と、を備える。
【解決手段】本発明の一実施形態に係る誘電体膜の製造方法は、基板上に、ＡｌとＳｉとＯを主成分とする金属酸化物である誘電体膜を形成する誘電体膜の製造方法であって、Ａｌ元素とＳｉ元素のモル比率Ｓｉ／（Ｓｉ＋Ａｌ）が０＜（Ｂ／（Ａ＋Ｂ））≦０．１であり、非晶質構造を有する金属酸化物を形成する工程と、該非晶質構造を有する金属酸化物に１０００℃以上のアニール処理を施し、結晶相を含む金属酸化物を形成する工程と、を備える。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、誘電体膜の製造方法に関するものである。
【背景技術】
【０００２】
素子の高集積化が進む半導体装置の開発では、各素子の微細化が進むとともに動作電圧の低減が図られている。例えば、ＭＯＮＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｎｉｔｒｉｄｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型の不揮発性半導体装置の分野では、素子の微細化に伴い電荷保持層（チャージトラップ層）とゲート電極との間を隔てるブロッキング膜があるが、素子の微細化に伴い、ブロッキング膜の高誘電率化が求められている。同様に、ＦＧ（Ｆｌｏｔｉｎｇ Ｇａｔｅ）型の不揮発性半導体装置の分野では、素子の微細化に伴い、浮遊電極とゲート電極間の絶縁膜の高誘電率化が求められている。ＭＯＮＯＳ型のチャージトラップ層は、例えばシリコン窒化膜により形成されており、ブロッキング膜としては、比誘電率が高く、かつリーク電流が少なく、またシリコン窒化膜に対するバンドギャップが大きい膜が要求されている。このようなブロッキング膜としてＡｌ２Ｏ３を利用する技術が検討されている。Ａｌ２Ｏ３膜の形成方法として、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法、原子層吸着堆積法、スパッタ法が挙げられる。ＣＶＤ法は、形成過程においてインキュベーションタイムが存在するため、膜厚の制御性、面内均一性、再現性が課題となる。一方、スパッタ法はプラズマダメージや被処理基板の酸化による界面層の形成が課題となる。
【０００３】
ＡＬＤ法あるいはＣＶＤ法によるＡｌ２Ｏ３膜の形成方法として、特許文献１には、塩化アルミニウム(ＡｌＣｌ３)と酸化ガスを用いてα−Ａｌ２Ｏ３を含むＡｌ２Ｏ３膜を形成する技術が開示されている。この技術は、バンドギャップが８．８ｅＶと高い膜が得られるという特徴がある。
【０００４】
また、非特許文献１には、非晶質構造を有するＳｉリッチのＡｌＳｉＯｘをブロッキング膜として利用することにより素子の信頼性が向上すると記載されている。
【０００５】
また、スパッタによる高誘電率誘電体膜の形成方法として、特許文献２には、ＡｌとＳｉを含有した結晶質金属酸化物を耐摩耗性皮膜として利用する技術が開示されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００９−１０５０８７号公報
【特許文献２】特開２０００−１２９４４５号公報
【非特許文献】
【０００７】
【非特許文献１】Ｅｘｔｅｎｄｅｄ Ａｂｓｔｒａｃｔｓｏｆ ｔｈｅ ２００９ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｃｏｎｆｅｒｅｎｃｅ ｏｎ Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｅｖｉｃｅｓ ａｎｄ Ｍａｔｅｒｉａｌｓ． ２００９，ｐｐ１５６−１５７
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかしながら、上述の技術にはそれぞれ以下のような課題が存在する。
【０００９】
特許文献１に記載の塩化アルミニウム(ＡｌＣｌ３)と水蒸気を含む酸化ガスを用いてα−Ａｌ２Ｏ３を含むＡｌ２Ｏ３膜を形成する技術では、バンドギャップが高いα−Ａｌ２Ｏ３が得られるが、原料ガスとして塩素を含むガス（ＡｌＣｌ３）と、酸化ガスとして水蒸気を、それぞれ使用しているため、塩化水素の形成による半導体製造装置内の腐食が課題となる。更には、半導体製造装置の部品として石英反応管を使用している場合、塩化アルミニウムによる石英反応管の腐食が懸念される。
【００１０】
非特許文献１に記載の非晶質（アモルファス）構造を有するＳｉリッチのＡｌＳｉＯｘをブロッキング膜として利用する技術は、非晶質膜にすることにより結晶粒界を介したリーク電流を抑制できるが、比誘電率が結晶相を含むＡｌ２Ｏ３と比較して低下するため、ブロッキング膜の薄膜化が困難になるという課題がある。また、最適なＳｉの含有率に関しては記載されていないという課題がある。
【００１１】
また、特許文献２に記載のＡｌとＳｉを含有した結晶質金属酸化物は、耐摩耗性に優れたα−Ａｌ２Ｏ３の結晶相が形成できると記載されているが、半導体素子の製造に適用するにあたっては半導体ウエハ表面に均一な膜のアルミナ膜を成膜することが要求されるが、特許文献２にはこのような課題を解決する技術は記載されておらず、半導体素子の製造に提供することは困難である。
【００１２】
本発明は、上記従来の課題に対してなされたものであり、上述した課題を改善し、比誘電率の低下を軽減しつつリーク電流値を低減し、スパッタ率の低下による堆積速度の減少を抑制し、かつ、面内均一性に優れた誘電体膜の製造方法を提供することを目的としている。
【課題を解決するための手段】
【００１３】
本発明者らは、上記課題を解決すべく鋭意検討した結果、特定の組成を有し、非晶質構造を有する金属酸化物を形成し、更にアニール処理を施すことにより、比誘電率が高く、リーク電流値が少ない誘電体膜が得られることを見出し、本発明を完成するに至った。
【００１４】
上記目的を達成するために、本発明は、基板上に、ＡｌとＳｉとＯを主成分とする金属酸化物である誘電体膜を形成する誘電体膜の製造方法であって、Ａｌ元素とＳｉ元素のモル比率Ｓｉ／（Ｓｉ＋Ａｌ）が０＜（Ｓｉ／（Ｓｉ＋Ａｌ））≦０．１０であり、非晶質構造を有する前記金属酸化物を形成する工程と、前記非晶質構造を有する金属酸化物にアニール処理を施し、結晶相を含む前記金属酸化物を形成する工程と、を備えたことを特徴とする。
【００１５】
また、本発明は、コンピュータに、高誘電体膜を含む半導体素子の形成方法を実行させるためのプログラムを記録したコンピュータ読み取り可能な記録媒体であって、前記形成方法は、基板上に、ＡｌとＳｉとＯを主成分とする金属酸化物である誘電体膜を形成する誘電体膜の製造方法であって、Ａｌ元素とＳｉ元素のモル比率Ｓｉ／（Ｓｉ＋Ａｌ）が０＜（Ｓｉ／（Ｓｉ＋Ａｌ））≦０．１０であり、非晶質構造を有する前記金属酸化物を形成する第１の工程と、前記非晶質構造を有する金属酸化物にアニール処理を施し、結晶相を含む前記金属酸化物を形成する第２の工程と、有することを特徴とする。
【００１６】
また、本発明は、表面に酸化膜を有する基板上に、誘電体膜と上部電極膜とを堆積したＭＩＳキャパシタであって、前記誘電体膜がＡｌとＳｉとＯを主成分とする結晶相を含む金属酸化物であって、Ａｌ元素とＳｉ元素のモル比率Ｓｉ／（Ｓｉ＋Ａｌ）が０＜（Ｓｉ／（Ｓｉ＋Ａｌ））≦０．１０であることを特徴とする。
【００１７】
また、本発明は、素子分離されたシ基板の表面に、ソース−ドレイン領域と、第１の絶縁膜と、第２の絶縁膜と、第３の絶縁膜と、ゲート電極とを順次積層したＭＯＮＯＳ型不揮発メモリ素子であって、前記第３の絶縁膜が、ＡｌとＳｉとＯを主成分とする結晶相を含む金属酸化物であって、Ａｌ元素とＳｉ元素のモル比率Ｓｉ／（Ｓｉ＋Ａｌ）が０＜（Ｓｉ／（Ｓｉ＋Ａｌ））≦０．１０であることを特徴とする。
【００１８】
さらに、本発明は、ソース電極と、ドレイン電極と、その表面の少なくとも一部が半導体層である基板と、前記基板のうち、前記ソース電極と前記ドレイン電極と間の領域上に形成されたゲート電極と、前記基板と前記ゲート電極の間に設けられた積層型ゲート絶縁膜を備える不揮発性半導体装置であって、前記積層型ゲート絶縁膜が含む絶縁膜の少なくとも一層が、ブロッキング絶縁膜であり、前記ブロッキング絶縁膜が、ＡｌとＳｉとＯを主成分とする結晶相を含む金属酸化物であって、Ａｌ元素とＳｉ元素のモル比率Ｓｉ／（Ｓｉ＋Ａｌ）が０＜（Ｓｉ／（Ｓｉ＋Ａｌ））≦０．１０であるあることを特徴とする。
【発明の効果】
【００１９】
本発明によれば、Ａｌを含有する金属酸化物からなる誘電体膜の比誘電率の低下を伴うことなく、ないしは該低下を軽減して、リーク電流値の減少を実現することができる。従って、本発明の誘電体膜の製造方法を、ＭＯＮＯＳ型不揮発性半導体素子のブロッキング絶縁膜の製造方法、ＦＧ型不揮発性半導体素子の浮遊電極とゲート電極間の絶縁膜の製造方法に適用した場合であっても、酸化膜換算膜厚（ＥＯＴ：Ｅｑｕｉｖａｌｅｎｔ Ｏｘｉｄｅ Ｔｈｉｃｋｎｅｓｓ）の薄膜化が可能である。
【図面の簡単な説明】
【００２０】
【図１】本発明の一実施形態により誘電体膜を形成したＭＩＳキャパシタの断面図である。
【図２】本発明の一実施形態に係る非晶質構造を有する金属酸窒化物膜の形成工程に用いられる処理装置の一例の概略を示した図である。
【図３】本発明の一実施形態に係る、ＡｌＳｉＯ膜のモル比率Ｓｉ/（Ｓｉ＋Ａｌ）のＳｉターゲットパワー依存性を示した図である。
【図４】本発明の一実施形態により作製した素子の比誘電率とモル比率Ｓｉ／（Ｓｉ＋Ａｌ）の関係を示した図である。
【図５】本発明の一実施形態により作製した素子のリーク電流とモル比率Ｓｉ／（Ｓｉ＋Ａｌ）の関係を示した図である。
【図６】本発明の一実施形態により作製した素子のバンドギャップとモル比率Ｓｉ／（Ｓｉ＋Ａｌ）の関係を示した図である。
【図７】本発明の一実施形態に係るＸＲＤスペクトルを示した図である。
【図８】本発明の一実施形態に係る、モル比率Ｓｉ／（Ｓｉ＋Ａｌ）が０．１、であるＡｌＳｉＯ膜のＸ線回折スペクトルのアニール温度依存性を示した図である。
【図９Ａ】本発明の一実施形態に係る、Ａｌターゲットの放電特性とＡｌＳｉＯ膜の堆積速度に対する酸素流量依存性を示した図である。
【図９Ｂ】本発明の一実施形態に係る、Ｓｉターゲットの放電特性とＡｌＳｉＯ膜の堆積速度に対する酸素流量依存性を示した図である。
【図１０】本発明の第１の実施例のＭＩＳキャパシタの断面図である。
【図１１】本発明の第２の実施例の半導体装置の製造方法の工程を示す図である。
【図１２】本発明の第３の実施例の半導体装置の断面図である。
【図１３】本発明の一実施形態における制御機構を示す図である。
【図１４】本発明の一実施形態に係る処理装置に設置されている制御機構の模式図である。
【図１５】本発明の第４の実施例の半導体装置の断面図である。
【発明を実施するための形態】
【００２１】
以下、本発明の実施形態を図面に基づき詳細に説明する。
【００２２】
本発明の一実施形態に係る製造方法で形成された誘電体膜（例えば、高誘電体膜）について、表面にシリコン酸化膜を有するシリコン基板上に、誘電体膜として、構成元素としてＡｌ、Ｓｉを含む複合酸化膜（以下ＡｌＳｉＯ膜と記述）を形成したＭＩＳ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）キャパシタを例に取り説明する。
【００２３】
本実施形態に係る誘電体膜の方法では、図１に示すように、表面に膜厚３.５ｎｍのシリコン酸化膜２を有するシリコン基板１に、非晶質構造を有するＡｌＳｉＯ膜３を誘電体膜として堆積し、ＡｌＳｉＯ膜３上にＴｉＮ膜４を上部電極膜として堆積している。
【００２４】
図２に、非晶質構造を有するＡｌＳｉＯ膜の形成工程に用いられる処理装置の一例の概略を示す。
【００２５】
成膜処理室１００はヒータ１０１によって所定の温度に加熱できるように構成されている。また、成膜処理室１００は、被処理基板１０２を、基板支持台１０３に組み込まれた、サセプタ１０４を介して、ヒータ１０５によって所定の温度に加熱できるように構成されている。基板支持台１０３は、膜厚の均一性の観点から所定の回転数で回転できることが好ましい。成膜処理室１００内には、ターゲット１０６、１２６が、被処理基板１０２を望む位置に設置されている。
【００２６】
ターゲット１０６、１２６は、Ｃｕ等の金属から出来ているバックプレート１０７、１２７を介してターゲットホルダー１０８、１２８に設置されている。なお、ターゲット１０６、１２６とバックプレート１０７、１２７を組み合わせたターゲット組立体の外形を１つの部品としてターゲット材料で作成し、これをターゲットとして取り付けても構わない。つまり、ターゲットがターゲットホルダーに設置された構成でも構わない。
【００２７】
Ｃｕ等の金属製のターゲットホルダー１０８、１２８には、スパッタ放電用電力を印加する直流電源１１０、１３０が接続されており、絶縁体１０９、１２９により接地電位の成膜処理室１００の壁から絶縁されている。
【００２８】
スパッタ面から見たターゲット１０６、１２６の背後には、マグネトロンスパッタリングを実現するためのマグネット１１１、１３１が配設されている。マグネット１１１、１３１は、マグネットホルダー１１２、１３２に保持され、図示しないマグネットホルダー回転機構により回転可能となっている。ターゲットのエロージョンを均一にするため、放電中には、このマグネット１１１、１３１は回転している。
【００２９】
ターゲット１０６、１２６は、被処理基板１０２に対して斜め上方のオフセット位置に設置されている。すなわち、ターゲット１０６、１２６のスパッタ面の中心点は、基板１０２の中心点の法線に対して所定の寸法ずれた位置にある。
【００３０】
ターゲット１０６、１２６と被処理基板１０２の間には、遮蔽板１１６が設置され、電力が供給されたターゲット１０６、１２６から放出されるスパッタ粒子による処理基板１０２上への成膜を制御している。
【００３１】
本実施形態では、ターゲットとして、Ａｌの金属ターゲット１０６とＳｉの金属ターゲット１２６を用いている。誘電体膜３の堆積は、金属ターゲット１０６、１２６に、それぞれ直流電源１１０、１３０より、ターゲットホルダー１０８、１２８およびバックプレート１０７、１２７を介して電力を供給することにより実施される。この際、不活性ガスが、不活性ガス源２０１から、バルブ２０２、２２２、マスフローコントローラ２０３、２２３、バルブ２０４、２２４を介してターゲット付近から処理室１００に導入される。また、酸素ガスである反応性ガスは、酸素ガス源２０５から、バルブ２０６、マスフローコントローラ２０７、バルブ２０８を介して処理室１００内の基板付近に導入される。導入された不活性ガスおよび反応性ガスは、コンダクタンスバルブ１１７を介して、排気ポンプ１１８によって排気される。
【００３２】
本実施形態では、一例として、基板温度が３０℃となるようにヒータ１０５を制御し、Ａｌターゲット１０６のターゲットパワーを６００Ｗ、Ｓｉターゲット１２６のターゲットパワーを０Ｗ〜５００Ｗの範囲に設定し、不活性ガスとしてＡｒを用い、Ａｒの供給量を２５ｓｃｃｍとして、反応性ガスである酸素の供給量を０ｓｃｃｍ〜２０ｓｃｃｍ（Ｓｔａｎｄａｒｄ Ｃｕｂｉｃ Ｃｅｎｔｉｍｅｔｅｒ ｐｅｒ Ｍｉｎｕｔｅｓ）の範囲で成膜を行う。なお、ｓｃｃｍ＝一分間当たり供給されるガス流量０℃、１気圧で表したｃｍ３数＝１．６９×１０−３Ｐａ・ｍ３／ｓ（０℃において）である。
【００３３】
このとき、ＡｌとＳｉとＯとを主成分として含む金属酸化物であるＡｌＳｉＯ膜のモル比率Ｓｉ／（Ｓｉ＋Ａｌ）を、Ｓｉのターゲット１２６に投入するパワーにより調節する。
【００３４】
図１３は、本発明の実施形態における制御機構を示す図である。バルブ２０２、２０４、２０６、２０８、２２２、２２４については、それぞれ制御用入出力ポート８００、８０１、８０２、８０３、８０４、８０５を介して制御装置７００によって開閉制御ができる。また、マスフローコントローラ２０３、２０７、２２３については、それぞれ制御用入出力ポート８０６、８０７、８０８を介して制御装置７００によって流量の調節ができる。また、コンダクタンスバルブ１１７については、制御用入出力ポート８０９を介して制御装置７００によって開度の調節ができる。また、ヒータ１０１については、入出力ポート８１０を介して制御装置７００によって温度の調節ができる。また、基板支持台１０３の回転状態については、入出力ポート８１１を介して制御装置７００によって回転数の調節ができる。また、直流電源１１０、１３０については、入出力ポート８１２，８１３を介して制御装置７００によって供給電力が調節できる。
【００３５】
図１４は、本発明の実施形態に係る成膜装置１００を制御するように設置されている制御装置７００の模式図である。制御装置７００は、入力部７００ｂ、プログラム及びデータを有する記憶部７００ｃ、プロセッサ７００ｄ及び出力部７００ｅを備えており、基本的にはコンピュータ構成であり、対応の成膜装置１００を制御している。なお、制御装置７００は、成膜装置１００と別個に設けても良いし、成膜装置１００に内蔵しても良い。実施形態の機能を実現するように実施形態の構成を動作させるプログラムを記憶媒体（記録媒体）に記録し、該記憶媒体に記憶されたプログラムをコードとして読み出し、コンピュータにおいて実行する処理方法も上述の実施形態の範疇に含まれる。即ちコンピュータ読み取り可能な記憶媒体も実施形態の範囲に含まれる。また、前述のコンピュータプログラムが記憶された記憶媒体はもちろんそのコンピュータプログラム自体も上述の実施形態に含まれる。かかる記憶媒体としてはたとえばフロッピー（登録商標）ディスク、ハードディスク、光ディスク、光磁気ディスク、ＣＤ―ＲＯＭ、磁気テープ、不揮発性メモリカード、ＲＯＭを用いることができる。
【００３６】
図３に、ＡｌＳｉＯ膜のモル比率Ｓｉ／（Ｓｉ＋Ａｌ）のＳｉターゲットパワー依存性を示す。図３中、横軸はＳｉターゲットパワー（ターゲット１２６に供給されるパワー）、縦軸は（Ｓｉ＋Ａｌ）に対するＳｉのモル比率を示す。なお、図３において、Ａｌターゲットパワー（ターゲット１０６に供給されるパワー）を、６００Ｗと一定とする。組成については、ＸＰＳ（Ｘ−ｒａｙ Ｐｈｏｔｏｅｌｅｃｔｒｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ；光電子分光法）による分析により評価すれば良い。このように、Ｓｉのターゲットパワーを調節することにより、モル比率Ｓｉ／（Ｓｉ＋Ａｌ）を０から０．３０の範囲に制御できることが確認できる。よって、本実施形態では、制御装置７００は、直流電源１３０を制御してターゲット１２６へのパワーを調節することにより、ＡｌＳｉＯ膜のモル比率Ｓｉ／（Ｓｉ＋Ａｌ）を制御することができる。
【００３７】
上述の形成工程を用いて、ＡｌＳｉＯ膜とＳｉを含まないＡｌ２Ｏ３膜、又はＳｉを含まないＡｌ２Ｏ３膜を膜厚５ｎｍ〜２５ｎｍの範囲で成膜する。
【００３８】
次に、成膜したＡｌＳｉＯ膜、Ａｌ２Ｏ３膜を窒素雰囲気中６００℃〜１０００℃の範囲でアニール処理を施すことにより結晶化させ、結晶相を含む金属酸化物である誘電体膜３とする。
【００３９】
次に、誘電体膜３上にスパッタリング法により膜厚１０ｎｍのＴｉＮ膜４を堆積させる。尚、誘電体膜３上にＴｉＮ膜４を堆積させた後、アニール処理を施し結晶化させても良い。
【００４０】
次に、リソグラフィー技術とＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）技術を用いてＴｉＮ膜４を所望の大きさに加工し、ＭＩＳキャパシタ構造を形成する。ここで、シリコン基板１を下部電極、ＴｉＮ膜４を上部電極として電気特性の評価を行った。
【００４１】
図４に、作製した素子の比誘電率とモル比率Ｓｉ／（Ｓｉ＋Ａｌ）の関係を示す。図４中、横軸は、作製した素子の誘電体膜３における（Ｓｉ＋Ａｌ）に対するＳｉのモル比率、縦軸はＡｌ２Ｏ３膜の比誘電率を示す。図中、黒塗りの三角「▲」のプロットはａｓｄｅｐｏ膜、黒塗り四角「■」のプロットは１０００℃アニール後の結果を示している。なお、「ａｓ ｄｅｐｏ膜」とは、ａｓ−ｄｅｐｏｓｉｔｅｄ膜の略であり、誘電体膜３を成膜した状態をいう。図より、ａｓｄｅｐｏ膜はモル比率を変えても比誘電率の大きな変化は見られず、ほぼ一定で９前後の値を示す。一方１０００℃アニール後の結果は、モル比率Ｓｉ／（Ｓｉ＋Ａｌ）が０から０．１０の範囲では、比誘電率はａｓｄｅｐｏ膜よりも増加し、ＡｌＳｉＯ膜の比誘電率は９．３〜９．６となるが、０．１よりＳｉのモル比率を上げると比誘電率は８．２まで大幅に減少し、ａｓｄｅｐｏ膜よりも下回る。
【００４２】
図５に、作製した素子のリーク電流と作製した素子の誘電体膜３におけるモル比率Ｓｉ／（Ｓｉ＋Ａｌ）の関係を示す。素子は、１０００℃アニール処理を行ったものを用いている。図中の横軸はモル比率Ｓｉ／（Ｓｉ＋Ａｌ）を示し、縦軸は、図１記載の素子の上部電極４に−９ＭＶ／ｃｍの電界を印加したときのリーク電流を示している。リーク電流は電流−電圧測定により評価した。図５より、リーク電流はＳｉのモル比率が増加するに従い減少する。特に、Ｓｉを含まないＡｌ２Ｏ３膜（図５では、Ｓｉ／（Ｓｉ＋Ａｌ）＝０の場合）のリーク電流が２．７×１０−５Ａ／ｃｍ２であるのに対し、モル比率を０．３とすることで２．４５×１０−８Ａ／ｃｍ２と約３桁減少する。ここで、比誘電率ｋが８．５以上であるモル比率は、図４から０から０．１である。従って、比誘電率ｋが８．５以上でかつリーク電流値を抑制できるモル比率Ｓｉ／（Ｓｉ＋Ａｌ）は、０よりも大きく０．１０以下の範囲であることが示される。
【００４３】
図６に、作製した素子のバンドギャップ（Ｅｇ）と作製した素子の誘電体膜３におけるモル比率Ｓｉ／（Ｓｉ＋Ａｌ）の関係を示す。Ｅｇは真空紫外分光を有したエリプソメトリ（ＶＵＶ−ＳＥ：Ｖａｃｕｕｍ Ｕｌｔｒａ Ｖｉｏｌｅｔ Ｓｐｅｃｔｒｏｓｃｏｐｉｃｅｌｌｉｐｓｏｍｅｔｒｙ）により測定した。図中、黒塗りの三角「▲」のプロットはａｓｄｅｐ膜、黒塗り四角「■」のプロットは１０００℃アニール後の結果を示している。図より、ａｓ ｄｅｐｏ膜のバンドギャップはモル比率Ｓｉ／（Ｓｉ＋Ａｌ）の増加に従って増加しており、モル比率Ｓｉ／（Ｓｉ＋Ａｌ）が０から０．２の領域でバンドギャップは６．６５ｅＶから６．９３ｅＶまで増加した。これに対し、１０００℃アニール後のバンドギャップは、モル比率Ｓｉ／（Ｓｉ＋Ａｌ）が０．０７の時７．５３ｅＶに増加するが、その後モル比率Ｓｉ／（Ｓｉ＋Ａｌ）を上げるとバンドギャップは減少し、Ｓｉを導入しないＡｌ２Ｏ３膜（図６では、Ｓｉ／（Ｓｉ＋Ａｌ）＝０の場合）と同程度の７．４５ｅＶとなった。
【００４４】
以上のことから、ＡｌＳｉＯ膜のモル比率Ｓｉ／（Ｓｉ＋Ａｌ）は、比誘電率の低下を小さくしつつ、リーク電流値の低減効果が得られる０よりも大きく０．１以下の範囲を有することが必要であり、バンドギャップの増大効果が得られる０よりも大きく０．０８以下の範囲を有することが好ましく、より好ましくは０よりも大きく０．０７以下の範囲にするのがよい。
【００４５】
図７に１０００℃アニール後のＡｌ２Ｏ３膜（図７では、Ｓｉ／（Ｓｉ＋Ａｌ）＝０の場合）とＡｌＳｉＯ膜のＸ線回折パターンを示す。図７より１０００℃でアニールすることにより、Ａｌ２Ｏ３膜とＡｌＳｉＯ膜は結晶化し、モル比率Ｓｉ／（Ｓｉ＋Ａｌ）が０と０．０７の膜はγ−Ａｌ２Ｏ３の結晶構造を示し、モル比率Ｓｉ／（Ｓｉ＋Ａｌ）が０．１ではγ−Ａｌ２Ｏ３とアルミニウムケイ酸塩の結晶構造が混在し、モル比率Ｓｉ／（Ｓｉ＋Ａｌ）が０．１より上げるとアルミニウムケイ酸塩の結晶構造を示す。この結晶構造の違いが比誘電率値の変化やリーク電流の抑制に寄与していると考えられる。すなわち、本発明のように、モル比率Ｓｉ／（Ｓｉ＋Ａｌ）をせいぜい０．１とすることにより、誘電体膜３のアニール後の結晶構造においてアルミニウムケイ酸塩の形成を低減することができる。
【００４６】
図８にモル比率Ｓｉ／（Ｓｉ＋Ａｌ）が０．１であるＡｌＳｉＯ膜のＸ線回折スペクトルのアニール温度依存性を示す。図８中の横軸の２θは、Ｘ線を試料水平方向に対してθの角度で入射させ、 試料から反射して出てくるＸ線のうち、入射Ｘ線に対して２θの角度のＸ線を検出した場合の角度であり、縦軸のｉｎｔｅｎｓｉｔｙは、回折された試料のＸ線の強度（任意値）を示す。図８より、ＡｌＳｉＯ膜はａｓ−ｄｅｐｏｓｉｔｅｄ状態から９００℃のアニール温度の範囲では、非晶質構造を有していることが確認できる。一方、１０００℃以上のアニール温度により、結晶化していることが確認できる。従って、本発明における誘電体膜の効果を得るには、１０００℃以上のアニール処理温度が必要であることが示される。
【００４７】
次に、図９Ａ，９ＢにＡｌターゲットとＳｉターゲットとの放電特性及びＡｌＳｉＯ膜の堆積速度に対する酸素流量依存性を示す。図９Ａ、９Ｂ中、黒塗りの三角「▲」のプロットは酸素流量増加時、黒塗り四角「◆」および黒塗りの丸「●」のプロットは酸素流量減少時を示している。図９Ａに示すＡｌターゲットの放電特性より、酸素流量が１０ｓｃｃｍ以下の領域では放電電圧が４５０Ｖ以上であるのに対して、１５ｓｃｃｍより多い領域では放電電圧が３００Ｖ以下に減少することが確認できる。又、図９Ｂに示すＳｉターゲットの放電特性より、酸素流量が２０ｓｃｃｍ以下の領域では放電電圧が５５０Ｖ以上であるのに対して、２５ｓｃｃｍ以上の領域では放電電圧が３３０Ｖ以下に減少することが確認できる。これらの放電電圧の変化は、酸素の供給量が増加すると金属ターゲット表面が酸化され、二次電子放出係数の増加及びガスのイオン化エネルギーの低下によって放電電流が増加するためである。なお、「スパッタ率」とは、スパッタターゲットを衝撃する衝撃イオン１個当たり放出するスパッタ原子数の割合をいう。すなわち、酸素流量が増加するに従って金属ターゲットの表面が酸化され、本来スパッタすべき金属元素のスパッタ粒子が放出されにくくなり、スパッタ率が低下することになる。上述のように、金属ターゲット表面の酸化と放電電圧の変化とは相関があるので、放電電圧の低下率が最大の箇所は、スパッタ率の低下率の最大と一致する。
【００４８】
一方、ＡｌＳｉＯ膜の堆積速度は、酸素流量が１５ｓｃｃｍ以上の領域では０．３２ｎｍ／ｍｉｎ以下であるのに対して、酸素流量が１０ｓｃｃｍより低い領域では、４.１／ｍｉｎ以上と大幅に増加する。この堆積速度の変化は、Ａｌターゲットの放電特性に依存しており、本発明のＡｌＳｉＯ膜のＡｌ濃度が、Ｓｉの濃度よりも十分に大きいことによる。すなわち、以上のことから、本発明の一実施形態における誘電体膜の形成は、堆積速度の低下を招くことなく実現できる、少なくともＡｌターゲットの酸化が小さい１０ｓｃｃｍ以下で行うことが好ましい。
【００４９】
このように、放電電圧の酸素流量依存性を示すグラフにおいて、酸素供給量を増加させる場合において放電電圧が不連続に変わる領域（放電電圧が劇的に低下する領域）を境に、堆積速度も低下している。堆積速度が低下しているということはスパッタ率が低下していることになるので、上述のように放電電圧が劇的に低下する酸素供給量は、金属ターゲットの表面が供給された酸素により酸化することにより生じるスパッタ率の低下率が最大となる酸素供給量と言える。
【００５０】
従って、例えば、金属ターゲットがＡｌである場合は、図９Ａから分かるように、酸素供給量を増加させた場合のＡｌターゲットのスパッタ率の変動（放電電圧の変動）において（すなわち、スパッタ率（放電電圧）の酸素供給量依存性において）、Ａｌターゲットの表面の酸化に起因したスパッタ率の低下率が最大となる酸素供給量以下に酸素供給量を設定することで、堆積速度を向上することができる。このように、Ａｌターゲットのスパッタ率の低下を抑えるためには、Ａｌターゲットに対する酸素供給速度としては１０ｓｃｃｍ以下であることが好ましい。
【００５１】
また、例えば、金属ターゲットがＳｉである場合は、図９Ｂから分かるように、酸素供給量を増加させた場合のＳｉターゲットのスパッタ率の変動において、Ｓｉターゲットの表面の酸化に起因したスパッタ率の低下率が最大となる酸素供給量以下に酸素供給量を設定することで、堆積速度を向上することができる。このように、Ｓｉターゲットのスパッタ率の低下を抑えるためには、Ｓｉターゲットに対する酸素供給速度としては２０ｓｃｃｍ以下であることが好ましい。
【００５２】
さらに、上述のように、ＡｌＳｉＯ膜の成膜速度を向上させるためには、図９Ａ、９Ｂから分かるように、ＡｌターゲットおよびＳｉターゲットの双方とも放電電圧が劇的に低下していない場合に対応する酸素供給量、すなわち、スパッタ率が劇的に低下していない場合に対応する酸素供給量である１０ｓｃｃｍ以下にすることが好ましい。
【００５３】
次に、形成された誘電体膜の膜厚の面内均一性と成膜中における真空容器内の圧力との関係を調査した。その結果、真空容器内の圧力が１×１０−1Ｐａ以下の領域において、±２．５％以下の均一性が得られることを確認した。なお、真空容器内の圧力を１×１０−１Ｐａ以上にすると、スパッタ粒子の基板到達時のエネルギーは減少するので、このことが均一性を低下する要因になると考えられる。
【００５４】
以上より、比誘電率値が８．５以上であり、かつリーク電流値が低い誘電体膜を製造するには、ＡｌとＳｉとＯを主成分とする金属酸化物からなる誘電体膜の形成方法であって、Ａｌ元素とＳｉ元素のモル比率Ｓｉ／（Ｓｉ＋Ａｌ）が０＜（Ｓｉ／（Ｓｉ＋Ａｌ））≦０．１であり、非晶質構造を有する金属酸化物を形成すること、更に、１０００℃以上のアニール処理を施し、該非晶質構造を有する金属酸化物をγ−Ａｌ２Ｏ３を主体とする結晶相を含む誘電体膜にすることが必要である。
【００５５】
バンドギャップが７．４５ｅＶ以上の誘電体膜を製造するには、ＡｌとＳｉとＯを主成分とする金属酸化物からなる誘電体膜の形成方法であって、Ａｌ元素とＳｉ元素のモル比率Ｓｉ／（Ｓｉ＋Ａｌ）が０＜（Ｓｉ／（Ｓｉ＋Ａｌ））≦０．０８であり、非晶質構造を有する金属酸化物を形成すること、更に、１０００℃以上のアニール処理を施し、該非晶質構造を有する金属酸化物をγ−Ａｌ２Ｏ３を主体とする結晶相を含む誘電体膜にすることが必要である。
【００５６】
また、非晶質構造を有する金属酸窒化物を形成する工程が、真空容器内で、酸素と窒素の混合ガスからなる反応性ガスと不活性ガスの混合雰囲気下において上記金属酸窒化物層に含まれる金属材料の金属ターゲットをマグネトロンスパッタする工程であることが好ましい。この工程において、堆積速度の低下を抑制するため、反応性ガスの供給量を上記金属ターゲットの表面が酸化することにより生じるスパッタ率の低下率が最大となる供給量以下に設定することが好ましい。更に、形成される誘電体膜の膜厚均一性を±２．５％以下にするには、成膜中の真空容器内の圧力を１×１０−１Ｐａ以下に設定することが好ましい。
【００５７】
尚、上記の説明では、シリコン酸化膜上に誘電体膜を形成した場合について述べたが、これらに限定されるものではなく、ＭＯＮＯＳ型不揮発メモリにおけるブロッキング膜、ＦＧ型不揮発メモリ素子における浮遊電極とゲート電極間の絶縁膜、ＭＯＳトランジスタの一部に、本発明の方法を適用することで、十分にその効果を得ることができる。
【００５８】
即ち、絶縁体膜として誘電体膜を有する半導体装置の製造方法に、本発明の方法を適用することができ、例えば、以下の製造方法が挙げられる。
【００５９】
本発明の製造方法が適用可能な製造方法としては、例えば、その表面の少なくとも一部が半導体層である基板と、該基板上に形成されたゲート電極と、上記基板と上記ゲート電極の間に順次積層された積層型ゲート絶縁膜を有する不揮発性半導体装置の製造方法であって、上記積層型ゲート絶縁膜に含まれる絶縁膜の少なくとも一層を、本発明の一実施形態に係る方法により形成する半導体装置の製造方法等が挙げられる。
【００６０】
また、本発明の製造方法により製造される半導体装置としては、例えば、その表面の少なくとも一部が半導体層である基板と、該基板上に形成されたゲート電極と、上記基板と上記ゲート電極との間に、絶縁膜と浮遊電極と絶縁膜とが順次積層された構造を有する不揮発性半導体装置であって、上記ゲート電極と上記浮遊電極との間に位置する絶縁膜の少なくとも一部が、本発明の誘電体膜である半導体装置等が挙げられる。
【００６１】
（第１の実施例）
本発明の第１の実施例を、図面を参照しながら詳細に説明する。
【００６２】
図１０は、本発明の一実施形態に係る製造方法により形成された誘電体膜を有するＭＩＳキャパシタを示した図である。表面に膜厚３.５ｎｍのシリコン酸化膜３０２を有するシリコン基板３０１に、スパッタリング法により非晶質構造を有するＡｌＳｉＯ膜を堆積した。ターゲットとしては、ＡｌおよびＳｉの金属ターゲットを用い、スパッタガスとしてアルゴンおよび酸素および窒素を用いた。
【００６３】
基板温度は２７℃〜６００℃、ターゲットパワーは５０Ｗ〜１０００Ｗ、スパッタガス圧は０．０２Ｐａ〜０．１Ｐａ、Ａｒガス流量は１ｓｃｃｍ〜２００ｓｃｃｍ、酸素ガス流量は１ｓｃｃｍ〜１００ｓｃｃｍ、窒素ガス流量は１ｓｃｃｍ〜５０ｓｃｃｍ、の範囲内で適宜決定することができる。
【００６４】
ここでは、基板温度３０℃、Ａｌのターゲットパワー６００Ｗ、Ｓｉのターゲットパワー５０Ｗ〜５００Ｗ、スパッタガス圧０．０３Ｐａ、Ａｒガス流量２５ｓｃｃｍとして成膜を行った。また、酸素供給量は、堆積速度の低下を招くことのないように、図９Ａに示される範囲になるように酸素供給量を設定した。
【００６５】
上述の形成工程を用いてＳｉモル比率０≦Ｓｉ／（Ｓｉ＋Ａｌ）≦０．３０の範囲のＡｌＳｉＯ膜３０３を膜厚５ｎｍ〜２５ｎｍの範囲で成膜した。
【００６６】
次に、ＡｌＳｉＯ膜上にスパッタリング法を用いて膜厚１０ｎｍのＴｉＮ膜３０４を堆積させた。ターゲットとしては、Ｔｉの金属ターゲットを用い、スパッタガスとしてはアルゴンおよび窒素を用いた。
【００６７】
基板温度は２７℃〜６００℃、ターゲットパワーは５０Ｗ〜１０００Ｗ、スパッタガス圧は０．０２Ｐａ〜０．１Ｐａ、Ａｒガス流量は１ｓｃｃｍ〜２００ｓｃｃｍ、窒素ガスは１ｓｃｃｍ〜５０ｓｃｃｍの範囲内で、適宜決定することができる。
【００６８】
ここでは、基板温度３０℃、Ｔｉのターゲットパワー７５０Ｗ、スパッタガス圧０．０３Ｐａ、Ａｒガス流量３０ｓｃｃｍ、窒素ガス流量１０ｓｃｃｍとして成膜を行った。
【００６９】
尚、ここではＴｉＮ膜３０４を堆積したが、Ｔｉ、ＴａＮ、Ｗ、Ｐｔ、Ｒｕ、Ａｌ、TiＡｌＮ、Ｓｉも適宜、用いることができる。
【００７０】
次に、窒素雰囲気中で１０００℃の温度において、２ｍｉｎのアニール処理を行い、ＡｌＳｉＯ膜を結晶化させ、誘電体膜３０３とした。尚、ここではＴｉＮ膜３０４を堆積した後、アニール処理を行ったが、ＴｉＮ膜３０４を堆積する前にアニール処理を行ってもよい。また、ここでは窒素雰囲気中でアニール処理を行ったが、酸素、Ａｒ等の不活性ガスを適宜、用いることができる。また、これらからなる群のうち選択される雰囲気中でアニールしてもよい。
【００７１】
次に、リソグラフィー技術とＲＩＥ技術を用いてＴｉＮ膜３０４を所望の大きさに加工し、ＭＩＳキャパシタ構造を形成した。
【００７２】
以上のように作製した誘電体膜３０３の比誘電率を評価した。その結果、ＡｌＳｉＯ膜のＳｉモル比率Ｓｉ／（Ｓｉ＋Ａｌ）が０．１以下の範囲で比誘電率が８.５以上の値が得られ、かつリーク電流が低減できることを確認した。更に、ＡｌＳｉＯ膜のＳｉモル比率Ｓｉ／（Ｓｉ＋Ａｌ）が０．０８以下の範囲においてバンドギャップが増大することを確認した。
【００７３】
このように、本実施例によれば、ＡｌＳｉＯ（Ｓｉモル比率０＜（Ｓｉ／（Ｓｉ＋Ａｌ））≦０．１）で表され、非晶質構造を有する金属酸化物を形成する工程と、非晶質構造からなる金属酸化物に１０００℃以上のアニール処理を施し、結晶相を含む金属酸化物を形成する工程と、を実施することにより比誘電率値が８．５以上であり、かつリーク電流値を低減できる誘電体膜が得られることを確認した。
【００７４】
また、ＴｉＮ膜３０４に代えて、Ｔｉ、ＴａＮ、Ｗ、Ｐｔ、Ｒｕ、Ａｌ、Ｓｉからなる群から選択される一つの材料を用いても、同様の効果が得られることを確認した。
【００７５】
（第２の実施例）
図１１は、本発明の第２の実施例に関わる半導体素子の作製工程を示した断面図である。
【００７６】
まず図１１の工程１に示すように、シリコン基板５０１の表面にＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）技術を用いて素子分離領域５０２を形成した。続いて、素子分離されたシリコン基板５０１の表面に、第１の絶縁膜５０３としてシリコン酸化膜を熱酸化膜法により３０Å〜１００Å形成した。続いて、第１の絶縁膜５０３上に、第２の絶縁膜５０４としてシリコン窒化膜をＬＰＣＶＤ（Ｌｏｗ Ｐｒｅｓｓｕｒｅ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により３０Å〜１００Å形成した。続いて、第３の絶縁膜５０５として、第２の絶縁膜５０４上に、第１の実施例と同じ方法によりＡｌＳｉＯ膜を膜厚５ｎｍ〜２０ｎｍの範囲で形成した。
【００７７】
次に、ゲート電極５０６として厚さ１５０ｎｍのｐｏｌｙ−Ｓｉ膜を形成した後、図１１の工程２に示すように、リソグラフィー技術およびＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）技術を用いて、工程１にて作製された構造をゲート電極に加工し、引き続きイオン注入を行い、エクステンション領域５０７を、ゲート電極をマスクとして自己整合的に形成した。
【００７８】
さらに、図１１の工程３に示すように、シリコン窒化膜とシリコン酸化膜を順次堆積し、その後エッチバックすることによってゲート側壁５０８を形成した。この状態で再度イオン注入を行い、活性化アニールを経てソース・ドレイン領域５０９を形成した。
【００７９】
作製した半導体装置の電気特性を評価した結果、第３の絶縁膜５０５であるＡｌＳｉＯ膜のＳｉモル比率が０＜（Ｓｉ／（Ｓｉ＋Ａｌ）≦０．１の範囲で、Ｓｉを含有しないＡｌ２Ｏ３と比較して比誘電率の低減を軽減しつつ、リーク電流を低減できることを確認した。更に、ＡｌＳｉＯ膜のＳｉモル比率が０＜（Ｓｉ／（Ｓｉ＋Ａｌ）≦０．０８の範囲のＡｌＳｉＯ膜を形成することで消去特性と保持特性の向上を確認した。
【００８０】
以上のように、本実施例によれば、ＭＯＮＯＳ型不揮発メモリ素子のブロッキング絶縁膜の一部に、ＡｌＳｉＯ膜を有する半導体装置の製造方法において、本発明の誘電体膜の製造方法を実施することにより、ゲートリーク電流を低減できる半導体装置が得られることができる。
【００８１】
また、本実施例において、ゲート電極としてｐｏｌｙ−Ｓｉ膜を用いたが、ゲート電極としてＴｉＮ、ＴａＮ、Ｗ、ＷＮ、Ｐｔ、Ｉｒ、Ｐｔ、Ｔａ、Ｔｉを用いても同様の効果を得ることができた。
【００８２】
また、本実施例においては、不揮発性半導体メモリ素子のブロッキング層として、第３の絶縁膜５０５を用いたが、これに限定されるものではなく、第３の絶縁膜５０５の一部にＡｌＳｉＯ膜が含まれていればその効果を得ることができた。
【００８３】
（第３の実施例）
本発明の第３の実施例を、図面を参照しながら詳細に説明する。
【００８４】
図１２は、本発明の第３の実施例である半導体装置の断面図を示した図である。本実施例は、第２の実施例における半導体素子の第２の絶縁膜５０４をｐｏｌｙ−Ｓｉ６０４からなる層で形成する点で、第２の実施例と異なる。第２の絶縁膜５０４以降の形成工程は、第２の実施例と同一である。図１２において、符号６０１はシリコン基板、符号６０２は素子分離領域、符号６０３は第１の絶縁膜、符号６０５は第３の絶縁膜、符号６０６はゲート電極、符号６０７はエクステンション領域である。
【００８５】
作製した半導体装置の電気特性を評価した結果、第３の絶縁膜であるＡｌＳｉＯ膜のＳｉモル比率が０＜（Ｓｉ／（Ｓｉ＋Ａｌ）≦０．０８の範囲で、Ｓｉを含有しないＡｌ２Ｏ３と比較して比誘電率の低下を招くことなくリーク電流を低減できることを確認した。
【００８６】
以上のように、本実施例によれば、浮遊電極を有するＦＧ型の不揮発メモリ素子のブロッキング絶縁膜（インターポリ絶縁膜）の一部に、ＡｌＳｉＯ膜を有する半導体装置の製造方法において、本発明誘電体膜の製造方法を実施することにより、ゲートリーク電流を低減できる半導体装置が得られることができる。
【００８７】
また、本実施例において、ゲート電極としてｐｏｌｙ−Ｓｉ膜を用いたが、ゲート電極としてＴｉＮ、ＴａＮ、Ｗ、ＷＮ、Ｐｔ、Ｉｒ、Ｐｔ、Ｔａ、Ｔｉを用いても同様の効果を得ることができた。
【００８８】
また、本実施例においては、不揮発性半導体メモリ素子のブロッキング層として、第３の絶縁膜と第４の絶縁膜と第５の絶縁膜の積層膜を用いたが、第３の絶縁膜と第４の絶縁膜の積層膜でも同様の効果を得ることができた。
【００８９】
＜第４の実施例（ＦＧ型不揮発性半導体素子に適用した実施例）＞
本発明の第４の実施例を、図面を参照しながら詳細に説明する。
図１５は、本発明の第４の実施例である半導体装置の断面図を示した図である。本実施例は、第２の実施例における半導体素子の第２の絶縁膜５０４をｐｏｌｙ−Ｓｉ７０１からなる層で形成する点で、第２の実施例と異なる。ｐｏｌｙ-Ｓｉ７０１はＣＶＤ法により作製した。それ以外の形成工程は、第２の実施例と同一である。図１５においては不図示であるが、本実施例に係るＦＧ型不揮発性半導体素子は、ソース電極およびドレイン電極を備えることは言うまでもない。よって、シリコン基板５０１のソース電極とドレイン電極との間の領域上にゲート電極が形成される。
【００９０】
作製した半導体装置であるＦＧ型不揮発性半導体素子の電気特性を評価した結果、第３の絶縁膜５０５であるＡｌＳｉＯ膜のＳｉモル比率が０＜（Ｓｉ／（Ｓｉ＋Ａｌ））≦０．１の範囲で、Ｓｉを含有しないＡｌ２Ｏ３と比較して比誘電率の低減を招くことなくリーク電流を低減できることを確認した。更に、ＡｌＳｉＯ膜のＳｉモル比率が０＜（Ｓｉ／（Ｓｉ＋Ａｌ）≦０．０８の範囲のＡｌＳｉＯ膜を形成することで消去特性と保持特性の向上を確認した。
【００９１】
以上のように、本実施例によれば、ＦＧ型不揮発性半導体素子のブロッキング絶縁膜の一部に、ＡｌＳｉＯ膜を有する半導体装置の製造方法において、本発明の誘電体膜の製造方法を実施することにより、ゲートリーク電流を低減し、消去特製と保持特性を向上することができる半導体装置を得ることができる。
【００９２】
また、本実施例において、ゲート電極としてｐｏｌｙ−Ｓｉ膜を用いたが、ゲート電極としてＴｉＮ、ＴａＮ、Ｗ、ＷＮ、Ｐｔ、Ｉｒ、Ｐｔ、Ｔａ、Ｔｉを用いても同様の効果を得ることができた。
【００９３】
また、本実施例においては、ＦＧ型不揮発性半導体素子のブロッキング層として、第３の絶縁膜５０５を用いたが、これに限定されるものではなく、第３の絶縁膜５０５の一部にＡｌＳｉＯ膜が含まれていればその効果を得ることができた。
【符号の説明】
【００９４】
１ シリコン基板
２ シリコン酸化膜
３ 誘電体膜
４ ＴｉＮ膜
１００ 成膜処理室
１０２ 被処理基板
１０３ 基板支持台
１０５ ヒータ
１０６、１２６ 金属ターゲット
１１０、１３０ 直流電源
２０１ 不活性ガス源
２０３ マスフローコントローラ
２０５ 反応性ガス源
２０７ マスフローコントローラ
７００ 制御機構
【技術分野】
【０００１】
本発明は、誘電体膜の製造方法に関するものである。
【背景技術】
【０００２】
素子の高集積化が進む半導体装置の開発では、各素子の微細化が進むとともに動作電圧の低減が図られている。例えば、ＭＯＮＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｎｉｔｒｉｄｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型の不揮発性半導体装置の分野では、素子の微細化に伴い電荷保持層（チャージトラップ層）とゲート電極との間を隔てるブロッキング膜があるが、素子の微細化に伴い、ブロッキング膜の高誘電率化が求められている。同様に、ＦＧ（Ｆｌｏｔｉｎｇ Ｇａｔｅ）型の不揮発性半導体装置の分野では、素子の微細化に伴い、浮遊電極とゲート電極間の絶縁膜の高誘電率化が求められている。ＭＯＮＯＳ型のチャージトラップ層は、例えばシリコン窒化膜により形成されており、ブロッキング膜としては、比誘電率が高く、かつリーク電流が少なく、またシリコン窒化膜に対するバンドギャップが大きい膜が要求されている。このようなブロッキング膜としてＡｌ２Ｏ３を利用する技術が検討されている。Ａｌ２Ｏ３膜の形成方法として、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法、原子層吸着堆積法、スパッタ法が挙げられる。ＣＶＤ法は、形成過程においてインキュベーションタイムが存在するため、膜厚の制御性、面内均一性、再現性が課題となる。一方、スパッタ法はプラズマダメージや被処理基板の酸化による界面層の形成が課題となる。
【０００３】
ＡＬＤ法あるいはＣＶＤ法によるＡｌ２Ｏ３膜の形成方法として、特許文献１には、塩化アルミニウム(ＡｌＣｌ３)と酸化ガスを用いてα−Ａｌ２Ｏ３を含むＡｌ２Ｏ３膜を形成する技術が開示されている。この技術は、バンドギャップが８．８ｅＶと高い膜が得られるという特徴がある。
【０００４】
また、非特許文献１には、非晶質構造を有するＳｉリッチのＡｌＳｉＯｘをブロッキング膜として利用することにより素子の信頼性が向上すると記載されている。
【０００５】
また、スパッタによる高誘電率誘電体膜の形成方法として、特許文献２には、ＡｌとＳｉを含有した結晶質金属酸化物を耐摩耗性皮膜として利用する技術が開示されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００９−１０５０８７号公報
【特許文献２】特開２０００−１２９４４５号公報
【非特許文献】
【０００７】
【非特許文献１】Ｅｘｔｅｎｄｅｄ Ａｂｓｔｒａｃｔｓｏｆ ｔｈｅ ２００９ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｃｏｎｆｅｒｅｎｃｅ ｏｎ Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｅｖｉｃｅｓ ａｎｄ Ｍａｔｅｒｉａｌｓ． ２００９，ｐｐ１５６−１５７
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかしながら、上述の技術にはそれぞれ以下のような課題が存在する。
【０００９】
特許文献１に記載の塩化アルミニウム(ＡｌＣｌ３)と水蒸気を含む酸化ガスを用いてα−Ａｌ２Ｏ３を含むＡｌ２Ｏ３膜を形成する技術では、バンドギャップが高いα−Ａｌ２Ｏ３が得られるが、原料ガスとして塩素を含むガス（ＡｌＣｌ３）と、酸化ガスとして水蒸気を、それぞれ使用しているため、塩化水素の形成による半導体製造装置内の腐食が課題となる。更には、半導体製造装置の部品として石英反応管を使用している場合、塩化アルミニウムによる石英反応管の腐食が懸念される。
【００１０】
非特許文献１に記載の非晶質（アモルファス）構造を有するＳｉリッチのＡｌＳｉＯｘをブロッキング膜として利用する技術は、非晶質膜にすることにより結晶粒界を介したリーク電流を抑制できるが、比誘電率が結晶相を含むＡｌ２Ｏ３と比較して低下するため、ブロッキング膜の薄膜化が困難になるという課題がある。また、最適なＳｉの含有率に関しては記載されていないという課題がある。
【００１１】
また、特許文献２に記載のＡｌとＳｉを含有した結晶質金属酸化物は、耐摩耗性に優れたα−Ａｌ２Ｏ３の結晶相が形成できると記載されているが、半導体素子の製造に適用するにあたっては半導体ウエハ表面に均一な膜のアルミナ膜を成膜することが要求されるが、特許文献２にはこのような課題を解決する技術は記載されておらず、半導体素子の製造に提供することは困難である。
【００１２】
本発明は、上記従来の課題に対してなされたものであり、上述した課題を改善し、比誘電率の低下を軽減しつつリーク電流値を低減し、スパッタ率の低下による堆積速度の減少を抑制し、かつ、面内均一性に優れた誘電体膜の製造方法を提供することを目的としている。
【課題を解決するための手段】
【００１３】
本発明者らは、上記課題を解決すべく鋭意検討した結果、特定の組成を有し、非晶質構造を有する金属酸化物を形成し、更にアニール処理を施すことにより、比誘電率が高く、リーク電流値が少ない誘電体膜が得られることを見出し、本発明を完成するに至った。
【００１４】
上記目的を達成するために、本発明は、基板上に、ＡｌとＳｉとＯを主成分とする金属酸化物である誘電体膜を形成する誘電体膜の製造方法であって、Ａｌ元素とＳｉ元素のモル比率Ｓｉ／（Ｓｉ＋Ａｌ）が０＜（Ｓｉ／（Ｓｉ＋Ａｌ））≦０．１０であり、非晶質構造を有する前記金属酸化物を形成する工程と、前記非晶質構造を有する金属酸化物にアニール処理を施し、結晶相を含む前記金属酸化物を形成する工程と、を備えたことを特徴とする。
【００１５】
また、本発明は、コンピュータに、高誘電体膜を含む半導体素子の形成方法を実行させるためのプログラムを記録したコンピュータ読み取り可能な記録媒体であって、前記形成方法は、基板上に、ＡｌとＳｉとＯを主成分とする金属酸化物である誘電体膜を形成する誘電体膜の製造方法であって、Ａｌ元素とＳｉ元素のモル比率Ｓｉ／（Ｓｉ＋Ａｌ）が０＜（Ｓｉ／（Ｓｉ＋Ａｌ））≦０．１０であり、非晶質構造を有する前記金属酸化物を形成する第１の工程と、前記非晶質構造を有する金属酸化物にアニール処理を施し、結晶相を含む前記金属酸化物を形成する第２の工程と、有することを特徴とする。
【００１６】
また、本発明は、表面に酸化膜を有する基板上に、誘電体膜と上部電極膜とを堆積したＭＩＳキャパシタであって、前記誘電体膜がＡｌとＳｉとＯを主成分とする結晶相を含む金属酸化物であって、Ａｌ元素とＳｉ元素のモル比率Ｓｉ／（Ｓｉ＋Ａｌ）が０＜（Ｓｉ／（Ｓｉ＋Ａｌ））≦０．１０であることを特徴とする。
【００１７】
また、本発明は、素子分離されたシ基板の表面に、ソース−ドレイン領域と、第１の絶縁膜と、第２の絶縁膜と、第３の絶縁膜と、ゲート電極とを順次積層したＭＯＮＯＳ型不揮発メモリ素子であって、前記第３の絶縁膜が、ＡｌとＳｉとＯを主成分とする結晶相を含む金属酸化物であって、Ａｌ元素とＳｉ元素のモル比率Ｓｉ／（Ｓｉ＋Ａｌ）が０＜（Ｓｉ／（Ｓｉ＋Ａｌ））≦０．１０であることを特徴とする。
【００１８】
さらに、本発明は、ソース電極と、ドレイン電極と、その表面の少なくとも一部が半導体層である基板と、前記基板のうち、前記ソース電極と前記ドレイン電極と間の領域上に形成されたゲート電極と、前記基板と前記ゲート電極の間に設けられた積層型ゲート絶縁膜を備える不揮発性半導体装置であって、前記積層型ゲート絶縁膜が含む絶縁膜の少なくとも一層が、ブロッキング絶縁膜であり、前記ブロッキング絶縁膜が、ＡｌとＳｉとＯを主成分とする結晶相を含む金属酸化物であって、Ａｌ元素とＳｉ元素のモル比率Ｓｉ／（Ｓｉ＋Ａｌ）が０＜（Ｓｉ／（Ｓｉ＋Ａｌ））≦０．１０であるあることを特徴とする。
【発明の効果】
【００１９】
本発明によれば、Ａｌを含有する金属酸化物からなる誘電体膜の比誘電率の低下を伴うことなく、ないしは該低下を軽減して、リーク電流値の減少を実現することができる。従って、本発明の誘電体膜の製造方法を、ＭＯＮＯＳ型不揮発性半導体素子のブロッキング絶縁膜の製造方法、ＦＧ型不揮発性半導体素子の浮遊電極とゲート電極間の絶縁膜の製造方法に適用した場合であっても、酸化膜換算膜厚（ＥＯＴ：Ｅｑｕｉｖａｌｅｎｔ Ｏｘｉｄｅ Ｔｈｉｃｋｎｅｓｓ）の薄膜化が可能である。
【図面の簡単な説明】
【００２０】
【図１】本発明の一実施形態により誘電体膜を形成したＭＩＳキャパシタの断面図である。
【図２】本発明の一実施形態に係る非晶質構造を有する金属酸窒化物膜の形成工程に用いられる処理装置の一例の概略を示した図である。
【図３】本発明の一実施形態に係る、ＡｌＳｉＯ膜のモル比率Ｓｉ/（Ｓｉ＋Ａｌ）のＳｉターゲットパワー依存性を示した図である。
【図４】本発明の一実施形態により作製した素子の比誘電率とモル比率Ｓｉ／（Ｓｉ＋Ａｌ）の関係を示した図である。
【図５】本発明の一実施形態により作製した素子のリーク電流とモル比率Ｓｉ／（Ｓｉ＋Ａｌ）の関係を示した図である。
【図６】本発明の一実施形態により作製した素子のバンドギャップとモル比率Ｓｉ／（Ｓｉ＋Ａｌ）の関係を示した図である。
【図７】本発明の一実施形態に係るＸＲＤスペクトルを示した図である。
【図８】本発明の一実施形態に係る、モル比率Ｓｉ／（Ｓｉ＋Ａｌ）が０．１、であるＡｌＳｉＯ膜のＸ線回折スペクトルのアニール温度依存性を示した図である。
【図９Ａ】本発明の一実施形態に係る、Ａｌターゲットの放電特性とＡｌＳｉＯ膜の堆積速度に対する酸素流量依存性を示した図である。
【図９Ｂ】本発明の一実施形態に係る、Ｓｉターゲットの放電特性とＡｌＳｉＯ膜の堆積速度に対する酸素流量依存性を示した図である。
【図１０】本発明の第１の実施例のＭＩＳキャパシタの断面図である。
【図１１】本発明の第２の実施例の半導体装置の製造方法の工程を示す図である。
【図１２】本発明の第３の実施例の半導体装置の断面図である。
【図１３】本発明の一実施形態における制御機構を示す図である。
【図１４】本発明の一実施形態に係る処理装置に設置されている制御機構の模式図である。
【図１５】本発明の第４の実施例の半導体装置の断面図である。
【発明を実施するための形態】
【００２１】
以下、本発明の実施形態を図面に基づき詳細に説明する。
【００２２】
本発明の一実施形態に係る製造方法で形成された誘電体膜（例えば、高誘電体膜）について、表面にシリコン酸化膜を有するシリコン基板上に、誘電体膜として、構成元素としてＡｌ、Ｓｉを含む複合酸化膜（以下ＡｌＳｉＯ膜と記述）を形成したＭＩＳ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）キャパシタを例に取り説明する。
【００２３】
本実施形態に係る誘電体膜の方法では、図１に示すように、表面に膜厚３.５ｎｍのシリコン酸化膜２を有するシリコン基板１に、非晶質構造を有するＡｌＳｉＯ膜３を誘電体膜として堆積し、ＡｌＳｉＯ膜３上にＴｉＮ膜４を上部電極膜として堆積している。
【００２４】
図２に、非晶質構造を有するＡｌＳｉＯ膜の形成工程に用いられる処理装置の一例の概略を示す。
【００２５】
成膜処理室１００はヒータ１０１によって所定の温度に加熱できるように構成されている。また、成膜処理室１００は、被処理基板１０２を、基板支持台１０３に組み込まれた、サセプタ１０４を介して、ヒータ１０５によって所定の温度に加熱できるように構成されている。基板支持台１０３は、膜厚の均一性の観点から所定の回転数で回転できることが好ましい。成膜処理室１００内には、ターゲット１０６、１２６が、被処理基板１０２を望む位置に設置されている。
【００２６】
ターゲット１０６、１２６は、Ｃｕ等の金属から出来ているバックプレート１０７、１２７を介してターゲットホルダー１０８、１２８に設置されている。なお、ターゲット１０６、１２６とバックプレート１０７、１２７を組み合わせたターゲット組立体の外形を１つの部品としてターゲット材料で作成し、これをターゲットとして取り付けても構わない。つまり、ターゲットがターゲットホルダーに設置された構成でも構わない。
【００２７】
Ｃｕ等の金属製のターゲットホルダー１０８、１２８には、スパッタ放電用電力を印加する直流電源１１０、１３０が接続されており、絶縁体１０９、１２９により接地電位の成膜処理室１００の壁から絶縁されている。
【００２８】
スパッタ面から見たターゲット１０６、１２６の背後には、マグネトロンスパッタリングを実現するためのマグネット１１１、１３１が配設されている。マグネット１１１、１３１は、マグネットホルダー１１２、１３２に保持され、図示しないマグネットホルダー回転機構により回転可能となっている。ターゲットのエロージョンを均一にするため、放電中には、このマグネット１１１、１３１は回転している。
【００２９】
ターゲット１０６、１２６は、被処理基板１０２に対して斜め上方のオフセット位置に設置されている。すなわち、ターゲット１０６、１２６のスパッタ面の中心点は、基板１０２の中心点の法線に対して所定の寸法ずれた位置にある。
【００３０】
ターゲット１０６、１２６と被処理基板１０２の間には、遮蔽板１１６が設置され、電力が供給されたターゲット１０６、１２６から放出されるスパッタ粒子による処理基板１０２上への成膜を制御している。
【００３１】
本実施形態では、ターゲットとして、Ａｌの金属ターゲット１０６とＳｉの金属ターゲット１２６を用いている。誘電体膜３の堆積は、金属ターゲット１０６、１２６に、それぞれ直流電源１１０、１３０より、ターゲットホルダー１０８、１２８およびバックプレート１０７、１２７を介して電力を供給することにより実施される。この際、不活性ガスが、不活性ガス源２０１から、バルブ２０２、２２２、マスフローコントローラ２０３、２２３、バルブ２０４、２２４を介してターゲット付近から処理室１００に導入される。また、酸素ガスである反応性ガスは、酸素ガス源２０５から、バルブ２０６、マスフローコントローラ２０７、バルブ２０８を介して処理室１００内の基板付近に導入される。導入された不活性ガスおよび反応性ガスは、コンダクタンスバルブ１１７を介して、排気ポンプ１１８によって排気される。
【００３２】
本実施形態では、一例として、基板温度が３０℃となるようにヒータ１０５を制御し、Ａｌターゲット１０６のターゲットパワーを６００Ｗ、Ｓｉターゲット１２６のターゲットパワーを０Ｗ〜５００Ｗの範囲に設定し、不活性ガスとしてＡｒを用い、Ａｒの供給量を２５ｓｃｃｍとして、反応性ガスである酸素の供給量を０ｓｃｃｍ〜２０ｓｃｃｍ（Ｓｔａｎｄａｒｄ Ｃｕｂｉｃ Ｃｅｎｔｉｍｅｔｅｒ ｐｅｒ Ｍｉｎｕｔｅｓ）の範囲で成膜を行う。なお、ｓｃｃｍ＝一分間当たり供給されるガス流量０℃、１気圧で表したｃｍ３数＝１．６９×１０−３Ｐａ・ｍ３／ｓ（０℃において）である。
【００３３】
このとき、ＡｌとＳｉとＯとを主成分として含む金属酸化物であるＡｌＳｉＯ膜のモル比率Ｓｉ／（Ｓｉ＋Ａｌ）を、Ｓｉのターゲット１２６に投入するパワーにより調節する。
【００３４】
図１３は、本発明の実施形態における制御機構を示す図である。バルブ２０２、２０４、２０６、２０８、２２２、２２４については、それぞれ制御用入出力ポート８００、８０１、８０２、８０３、８０４、８０５を介して制御装置７００によって開閉制御ができる。また、マスフローコントローラ２０３、２０７、２２３については、それぞれ制御用入出力ポート８０６、８０７、８０８を介して制御装置７００によって流量の調節ができる。また、コンダクタンスバルブ１１７については、制御用入出力ポート８０９を介して制御装置７００によって開度の調節ができる。また、ヒータ１０１については、入出力ポート８１０を介して制御装置７００によって温度の調節ができる。また、基板支持台１０３の回転状態については、入出力ポート８１１を介して制御装置７００によって回転数の調節ができる。また、直流電源１１０、１３０については、入出力ポート８１２，８１３を介して制御装置７００によって供給電力が調節できる。
【００３５】
図１４は、本発明の実施形態に係る成膜装置１００を制御するように設置されている制御装置７００の模式図である。制御装置７００は、入力部７００ｂ、プログラム及びデータを有する記憶部７００ｃ、プロセッサ７００ｄ及び出力部７００ｅを備えており、基本的にはコンピュータ構成であり、対応の成膜装置１００を制御している。なお、制御装置７００は、成膜装置１００と別個に設けても良いし、成膜装置１００に内蔵しても良い。実施形態の機能を実現するように実施形態の構成を動作させるプログラムを記憶媒体（記録媒体）に記録し、該記憶媒体に記憶されたプログラムをコードとして読み出し、コンピュータにおいて実行する処理方法も上述の実施形態の範疇に含まれる。即ちコンピュータ読み取り可能な記憶媒体も実施形態の範囲に含まれる。また、前述のコンピュータプログラムが記憶された記憶媒体はもちろんそのコンピュータプログラム自体も上述の実施形態に含まれる。かかる記憶媒体としてはたとえばフロッピー（登録商標）ディスク、ハードディスク、光ディスク、光磁気ディスク、ＣＤ―ＲＯＭ、磁気テープ、不揮発性メモリカード、ＲＯＭを用いることができる。
【００３６】
図３に、ＡｌＳｉＯ膜のモル比率Ｓｉ／（Ｓｉ＋Ａｌ）のＳｉターゲットパワー依存性を示す。図３中、横軸はＳｉターゲットパワー（ターゲット１２６に供給されるパワー）、縦軸は（Ｓｉ＋Ａｌ）に対するＳｉのモル比率を示す。なお、図３において、Ａｌターゲットパワー（ターゲット１０６に供給されるパワー）を、６００Ｗと一定とする。組成については、ＸＰＳ（Ｘ−ｒａｙ Ｐｈｏｔｏｅｌｅｃｔｒｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ；光電子分光法）による分析により評価すれば良い。このように、Ｓｉのターゲットパワーを調節することにより、モル比率Ｓｉ／（Ｓｉ＋Ａｌ）を０から０．３０の範囲に制御できることが確認できる。よって、本実施形態では、制御装置７００は、直流電源１３０を制御してターゲット１２６へのパワーを調節することにより、ＡｌＳｉＯ膜のモル比率Ｓｉ／（Ｓｉ＋Ａｌ）を制御することができる。
【００３７】
上述の形成工程を用いて、ＡｌＳｉＯ膜とＳｉを含まないＡｌ２Ｏ３膜、又はＳｉを含まないＡｌ２Ｏ３膜を膜厚５ｎｍ〜２５ｎｍの範囲で成膜する。
【００３８】
次に、成膜したＡｌＳｉＯ膜、Ａｌ２Ｏ３膜を窒素雰囲気中６００℃〜１０００℃の範囲でアニール処理を施すことにより結晶化させ、結晶相を含む金属酸化物である誘電体膜３とする。
【００３９】
次に、誘電体膜３上にスパッタリング法により膜厚１０ｎｍのＴｉＮ膜４を堆積させる。尚、誘電体膜３上にＴｉＮ膜４を堆積させた後、アニール処理を施し結晶化させても良い。
【００４０】
次に、リソグラフィー技術とＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）技術を用いてＴｉＮ膜４を所望の大きさに加工し、ＭＩＳキャパシタ構造を形成する。ここで、シリコン基板１を下部電極、ＴｉＮ膜４を上部電極として電気特性の評価を行った。
【００４１】
図４に、作製した素子の比誘電率とモル比率Ｓｉ／（Ｓｉ＋Ａｌ）の関係を示す。図４中、横軸は、作製した素子の誘電体膜３における（Ｓｉ＋Ａｌ）に対するＳｉのモル比率、縦軸はＡｌ２Ｏ３膜の比誘電率を示す。図中、黒塗りの三角「▲」のプロットはａｓｄｅｐｏ膜、黒塗り四角「■」のプロットは１０００℃アニール後の結果を示している。なお、「ａｓ ｄｅｐｏ膜」とは、ａｓ−ｄｅｐｏｓｉｔｅｄ膜の略であり、誘電体膜３を成膜した状態をいう。図より、ａｓｄｅｐｏ膜はモル比率を変えても比誘電率の大きな変化は見られず、ほぼ一定で９前後の値を示す。一方１０００℃アニール後の結果は、モル比率Ｓｉ／（Ｓｉ＋Ａｌ）が０から０．１０の範囲では、比誘電率はａｓｄｅｐｏ膜よりも増加し、ＡｌＳｉＯ膜の比誘電率は９．３〜９．６となるが、０．１よりＳｉのモル比率を上げると比誘電率は８．２まで大幅に減少し、ａｓｄｅｐｏ膜よりも下回る。
【００４２】
図５に、作製した素子のリーク電流と作製した素子の誘電体膜３におけるモル比率Ｓｉ／（Ｓｉ＋Ａｌ）の関係を示す。素子は、１０００℃アニール処理を行ったものを用いている。図中の横軸はモル比率Ｓｉ／（Ｓｉ＋Ａｌ）を示し、縦軸は、図１記載の素子の上部電極４に−９ＭＶ／ｃｍの電界を印加したときのリーク電流を示している。リーク電流は電流−電圧測定により評価した。図５より、リーク電流はＳｉのモル比率が増加するに従い減少する。特に、Ｓｉを含まないＡｌ２Ｏ３膜（図５では、Ｓｉ／（Ｓｉ＋Ａｌ）＝０の場合）のリーク電流が２．７×１０−５Ａ／ｃｍ２であるのに対し、モル比率を０．３とすることで２．４５×１０−８Ａ／ｃｍ２と約３桁減少する。ここで、比誘電率ｋが８．５以上であるモル比率は、図４から０から０．１である。従って、比誘電率ｋが８．５以上でかつリーク電流値を抑制できるモル比率Ｓｉ／（Ｓｉ＋Ａｌ）は、０よりも大きく０．１０以下の範囲であることが示される。
【００４３】
図６に、作製した素子のバンドギャップ（Ｅｇ）と作製した素子の誘電体膜３におけるモル比率Ｓｉ／（Ｓｉ＋Ａｌ）の関係を示す。Ｅｇは真空紫外分光を有したエリプソメトリ（ＶＵＶ−ＳＥ：Ｖａｃｕｕｍ Ｕｌｔｒａ Ｖｉｏｌｅｔ Ｓｐｅｃｔｒｏｓｃｏｐｉｃｅｌｌｉｐｓｏｍｅｔｒｙ）により測定した。図中、黒塗りの三角「▲」のプロットはａｓｄｅｐ膜、黒塗り四角「■」のプロットは１０００℃アニール後の結果を示している。図より、ａｓ ｄｅｐｏ膜のバンドギャップはモル比率Ｓｉ／（Ｓｉ＋Ａｌ）の増加に従って増加しており、モル比率Ｓｉ／（Ｓｉ＋Ａｌ）が０から０．２の領域でバンドギャップは６．６５ｅＶから６．９３ｅＶまで増加した。これに対し、１０００℃アニール後のバンドギャップは、モル比率Ｓｉ／（Ｓｉ＋Ａｌ）が０．０７の時７．５３ｅＶに増加するが、その後モル比率Ｓｉ／（Ｓｉ＋Ａｌ）を上げるとバンドギャップは減少し、Ｓｉを導入しないＡｌ２Ｏ３膜（図６では、Ｓｉ／（Ｓｉ＋Ａｌ）＝０の場合）と同程度の７．４５ｅＶとなった。
【００４４】
以上のことから、ＡｌＳｉＯ膜のモル比率Ｓｉ／（Ｓｉ＋Ａｌ）は、比誘電率の低下を小さくしつつ、リーク電流値の低減効果が得られる０よりも大きく０．１以下の範囲を有することが必要であり、バンドギャップの増大効果が得られる０よりも大きく０．０８以下の範囲を有することが好ましく、より好ましくは０よりも大きく０．０７以下の範囲にするのがよい。
【００４５】
図７に１０００℃アニール後のＡｌ２Ｏ３膜（図７では、Ｓｉ／（Ｓｉ＋Ａｌ）＝０の場合）とＡｌＳｉＯ膜のＸ線回折パターンを示す。図７より１０００℃でアニールすることにより、Ａｌ２Ｏ３膜とＡｌＳｉＯ膜は結晶化し、モル比率Ｓｉ／（Ｓｉ＋Ａｌ）が０と０．０７の膜はγ−Ａｌ２Ｏ３の結晶構造を示し、モル比率Ｓｉ／（Ｓｉ＋Ａｌ）が０．１ではγ−Ａｌ２Ｏ３とアルミニウムケイ酸塩の結晶構造が混在し、モル比率Ｓｉ／（Ｓｉ＋Ａｌ）が０．１より上げるとアルミニウムケイ酸塩の結晶構造を示す。この結晶構造の違いが比誘電率値の変化やリーク電流の抑制に寄与していると考えられる。すなわち、本発明のように、モル比率Ｓｉ／（Ｓｉ＋Ａｌ）をせいぜい０．１とすることにより、誘電体膜３のアニール後の結晶構造においてアルミニウムケイ酸塩の形成を低減することができる。
【００４６】
図８にモル比率Ｓｉ／（Ｓｉ＋Ａｌ）が０．１であるＡｌＳｉＯ膜のＸ線回折スペクトルのアニール温度依存性を示す。図８中の横軸の２θは、Ｘ線を試料水平方向に対してθの角度で入射させ、 試料から反射して出てくるＸ線のうち、入射Ｘ線に対して２θの角度のＸ線を検出した場合の角度であり、縦軸のｉｎｔｅｎｓｉｔｙは、回折された試料のＸ線の強度（任意値）を示す。図８より、ＡｌＳｉＯ膜はａｓ−ｄｅｐｏｓｉｔｅｄ状態から９００℃のアニール温度の範囲では、非晶質構造を有していることが確認できる。一方、１０００℃以上のアニール温度により、結晶化していることが確認できる。従って、本発明における誘電体膜の効果を得るには、１０００℃以上のアニール処理温度が必要であることが示される。
【００４７】
次に、図９Ａ，９ＢにＡｌターゲットとＳｉターゲットとの放電特性及びＡｌＳｉＯ膜の堆積速度に対する酸素流量依存性を示す。図９Ａ、９Ｂ中、黒塗りの三角「▲」のプロットは酸素流量増加時、黒塗り四角「◆」および黒塗りの丸「●」のプロットは酸素流量減少時を示している。図９Ａに示すＡｌターゲットの放電特性より、酸素流量が１０ｓｃｃｍ以下の領域では放電電圧が４５０Ｖ以上であるのに対して、１５ｓｃｃｍより多い領域では放電電圧が３００Ｖ以下に減少することが確認できる。又、図９Ｂに示すＳｉターゲットの放電特性より、酸素流量が２０ｓｃｃｍ以下の領域では放電電圧が５５０Ｖ以上であるのに対して、２５ｓｃｃｍ以上の領域では放電電圧が３３０Ｖ以下に減少することが確認できる。これらの放電電圧の変化は、酸素の供給量が増加すると金属ターゲット表面が酸化され、二次電子放出係数の増加及びガスのイオン化エネルギーの低下によって放電電流が増加するためである。なお、「スパッタ率」とは、スパッタターゲットを衝撃する衝撃イオン１個当たり放出するスパッタ原子数の割合をいう。すなわち、酸素流量が増加するに従って金属ターゲットの表面が酸化され、本来スパッタすべき金属元素のスパッタ粒子が放出されにくくなり、スパッタ率が低下することになる。上述のように、金属ターゲット表面の酸化と放電電圧の変化とは相関があるので、放電電圧の低下率が最大の箇所は、スパッタ率の低下率の最大と一致する。
【００４８】
一方、ＡｌＳｉＯ膜の堆積速度は、酸素流量が１５ｓｃｃｍ以上の領域では０．３２ｎｍ／ｍｉｎ以下であるのに対して、酸素流量が１０ｓｃｃｍより低い領域では、４.１／ｍｉｎ以上と大幅に増加する。この堆積速度の変化は、Ａｌターゲットの放電特性に依存しており、本発明のＡｌＳｉＯ膜のＡｌ濃度が、Ｓｉの濃度よりも十分に大きいことによる。すなわち、以上のことから、本発明の一実施形態における誘電体膜の形成は、堆積速度の低下を招くことなく実現できる、少なくともＡｌターゲットの酸化が小さい１０ｓｃｃｍ以下で行うことが好ましい。
【００４９】
このように、放電電圧の酸素流量依存性を示すグラフにおいて、酸素供給量を増加させる場合において放電電圧が不連続に変わる領域（放電電圧が劇的に低下する領域）を境に、堆積速度も低下している。堆積速度が低下しているということはスパッタ率が低下していることになるので、上述のように放電電圧が劇的に低下する酸素供給量は、金属ターゲットの表面が供給された酸素により酸化することにより生じるスパッタ率の低下率が最大となる酸素供給量と言える。
【００５０】
従って、例えば、金属ターゲットがＡｌである場合は、図９Ａから分かるように、酸素供給量を増加させた場合のＡｌターゲットのスパッタ率の変動（放電電圧の変動）において（すなわち、スパッタ率（放電電圧）の酸素供給量依存性において）、Ａｌターゲットの表面の酸化に起因したスパッタ率の低下率が最大となる酸素供給量以下に酸素供給量を設定することで、堆積速度を向上することができる。このように、Ａｌターゲットのスパッタ率の低下を抑えるためには、Ａｌターゲットに対する酸素供給速度としては１０ｓｃｃｍ以下であることが好ましい。
【００５１】
また、例えば、金属ターゲットがＳｉである場合は、図９Ｂから分かるように、酸素供給量を増加させた場合のＳｉターゲットのスパッタ率の変動において、Ｓｉターゲットの表面の酸化に起因したスパッタ率の低下率が最大となる酸素供給量以下に酸素供給量を設定することで、堆積速度を向上することができる。このように、Ｓｉターゲットのスパッタ率の低下を抑えるためには、Ｓｉターゲットに対する酸素供給速度としては２０ｓｃｃｍ以下であることが好ましい。
【００５２】
さらに、上述のように、ＡｌＳｉＯ膜の成膜速度を向上させるためには、図９Ａ、９Ｂから分かるように、ＡｌターゲットおよびＳｉターゲットの双方とも放電電圧が劇的に低下していない場合に対応する酸素供給量、すなわち、スパッタ率が劇的に低下していない場合に対応する酸素供給量である１０ｓｃｃｍ以下にすることが好ましい。
【００５３】
次に、形成された誘電体膜の膜厚の面内均一性と成膜中における真空容器内の圧力との関係を調査した。その結果、真空容器内の圧力が１×１０−1Ｐａ以下の領域において、±２．５％以下の均一性が得られることを確認した。なお、真空容器内の圧力を１×１０−１Ｐａ以上にすると、スパッタ粒子の基板到達時のエネルギーは減少するので、このことが均一性を低下する要因になると考えられる。
【００５４】
以上より、比誘電率値が８．５以上であり、かつリーク電流値が低い誘電体膜を製造するには、ＡｌとＳｉとＯを主成分とする金属酸化物からなる誘電体膜の形成方法であって、Ａｌ元素とＳｉ元素のモル比率Ｓｉ／（Ｓｉ＋Ａｌ）が０＜（Ｓｉ／（Ｓｉ＋Ａｌ））≦０．１であり、非晶質構造を有する金属酸化物を形成すること、更に、１０００℃以上のアニール処理を施し、該非晶質構造を有する金属酸化物をγ−Ａｌ２Ｏ３を主体とする結晶相を含む誘電体膜にすることが必要である。
【００５５】
バンドギャップが７．４５ｅＶ以上の誘電体膜を製造するには、ＡｌとＳｉとＯを主成分とする金属酸化物からなる誘電体膜の形成方法であって、Ａｌ元素とＳｉ元素のモル比率Ｓｉ／（Ｓｉ＋Ａｌ）が０＜（Ｓｉ／（Ｓｉ＋Ａｌ））≦０．０８であり、非晶質構造を有する金属酸化物を形成すること、更に、１０００℃以上のアニール処理を施し、該非晶質構造を有する金属酸化物をγ−Ａｌ２Ｏ３を主体とする結晶相を含む誘電体膜にすることが必要である。
【００５６】
また、非晶質構造を有する金属酸窒化物を形成する工程が、真空容器内で、酸素と窒素の混合ガスからなる反応性ガスと不活性ガスの混合雰囲気下において上記金属酸窒化物層に含まれる金属材料の金属ターゲットをマグネトロンスパッタする工程であることが好ましい。この工程において、堆積速度の低下を抑制するため、反応性ガスの供給量を上記金属ターゲットの表面が酸化することにより生じるスパッタ率の低下率が最大となる供給量以下に設定することが好ましい。更に、形成される誘電体膜の膜厚均一性を±２．５％以下にするには、成膜中の真空容器内の圧力を１×１０−１Ｐａ以下に設定することが好ましい。
【００５７】
尚、上記の説明では、シリコン酸化膜上に誘電体膜を形成した場合について述べたが、これらに限定されるものではなく、ＭＯＮＯＳ型不揮発メモリにおけるブロッキング膜、ＦＧ型不揮発メモリ素子における浮遊電極とゲート電極間の絶縁膜、ＭＯＳトランジスタの一部に、本発明の方法を適用することで、十分にその効果を得ることができる。
【００５８】
即ち、絶縁体膜として誘電体膜を有する半導体装置の製造方法に、本発明の方法を適用することができ、例えば、以下の製造方法が挙げられる。
【００５９】
本発明の製造方法が適用可能な製造方法としては、例えば、その表面の少なくとも一部が半導体層である基板と、該基板上に形成されたゲート電極と、上記基板と上記ゲート電極の間に順次積層された積層型ゲート絶縁膜を有する不揮発性半導体装置の製造方法であって、上記積層型ゲート絶縁膜に含まれる絶縁膜の少なくとも一層を、本発明の一実施形態に係る方法により形成する半導体装置の製造方法等が挙げられる。
【００６０】
また、本発明の製造方法により製造される半導体装置としては、例えば、その表面の少なくとも一部が半導体層である基板と、該基板上に形成されたゲート電極と、上記基板と上記ゲート電極との間に、絶縁膜と浮遊電極と絶縁膜とが順次積層された構造を有する不揮発性半導体装置であって、上記ゲート電極と上記浮遊電極との間に位置する絶縁膜の少なくとも一部が、本発明の誘電体膜である半導体装置等が挙げられる。
【００６１】
（第１の実施例）
本発明の第１の実施例を、図面を参照しながら詳細に説明する。
【００６２】
図１０は、本発明の一実施形態に係る製造方法により形成された誘電体膜を有するＭＩＳキャパシタを示した図である。表面に膜厚３.５ｎｍのシリコン酸化膜３０２を有するシリコン基板３０１に、スパッタリング法により非晶質構造を有するＡｌＳｉＯ膜を堆積した。ターゲットとしては、ＡｌおよびＳｉの金属ターゲットを用い、スパッタガスとしてアルゴンおよび酸素および窒素を用いた。
【００６３】
基板温度は２７℃〜６００℃、ターゲットパワーは５０Ｗ〜１０００Ｗ、スパッタガス圧は０．０２Ｐａ〜０．１Ｐａ、Ａｒガス流量は１ｓｃｃｍ〜２００ｓｃｃｍ、酸素ガス流量は１ｓｃｃｍ〜１００ｓｃｃｍ、窒素ガス流量は１ｓｃｃｍ〜５０ｓｃｃｍ、の範囲内で適宜決定することができる。
【００６４】
ここでは、基板温度３０℃、Ａｌのターゲットパワー６００Ｗ、Ｓｉのターゲットパワー５０Ｗ〜５００Ｗ、スパッタガス圧０．０３Ｐａ、Ａｒガス流量２５ｓｃｃｍとして成膜を行った。また、酸素供給量は、堆積速度の低下を招くことのないように、図９Ａに示される範囲になるように酸素供給量を設定した。
【００６５】
上述の形成工程を用いてＳｉモル比率０≦Ｓｉ／（Ｓｉ＋Ａｌ）≦０．３０の範囲のＡｌＳｉＯ膜３０３を膜厚５ｎｍ〜２５ｎｍの範囲で成膜した。
【００６６】
次に、ＡｌＳｉＯ膜上にスパッタリング法を用いて膜厚１０ｎｍのＴｉＮ膜３０４を堆積させた。ターゲットとしては、Ｔｉの金属ターゲットを用い、スパッタガスとしてはアルゴンおよび窒素を用いた。
【００６７】
基板温度は２７℃〜６００℃、ターゲットパワーは５０Ｗ〜１０００Ｗ、スパッタガス圧は０．０２Ｐａ〜０．１Ｐａ、Ａｒガス流量は１ｓｃｃｍ〜２００ｓｃｃｍ、窒素ガスは１ｓｃｃｍ〜５０ｓｃｃｍの範囲内で、適宜決定することができる。
【００６８】
ここでは、基板温度３０℃、Ｔｉのターゲットパワー７５０Ｗ、スパッタガス圧０．０３Ｐａ、Ａｒガス流量３０ｓｃｃｍ、窒素ガス流量１０ｓｃｃｍとして成膜を行った。
【００６９】
尚、ここではＴｉＮ膜３０４を堆積したが、Ｔｉ、ＴａＮ、Ｗ、Ｐｔ、Ｒｕ、Ａｌ、TiＡｌＮ、Ｓｉも適宜、用いることができる。
【００７０】
次に、窒素雰囲気中で１０００℃の温度において、２ｍｉｎのアニール処理を行い、ＡｌＳｉＯ膜を結晶化させ、誘電体膜３０３とした。尚、ここではＴｉＮ膜３０４を堆積した後、アニール処理を行ったが、ＴｉＮ膜３０４を堆積する前にアニール処理を行ってもよい。また、ここでは窒素雰囲気中でアニール処理を行ったが、酸素、Ａｒ等の不活性ガスを適宜、用いることができる。また、これらからなる群のうち選択される雰囲気中でアニールしてもよい。
【００７１】
次に、リソグラフィー技術とＲＩＥ技術を用いてＴｉＮ膜３０４を所望の大きさに加工し、ＭＩＳキャパシタ構造を形成した。
【００７２】
以上のように作製した誘電体膜３０３の比誘電率を評価した。その結果、ＡｌＳｉＯ膜のＳｉモル比率Ｓｉ／（Ｓｉ＋Ａｌ）が０．１以下の範囲で比誘電率が８.５以上の値が得られ、かつリーク電流が低減できることを確認した。更に、ＡｌＳｉＯ膜のＳｉモル比率Ｓｉ／（Ｓｉ＋Ａｌ）が０．０８以下の範囲においてバンドギャップが増大することを確認した。
【００７３】
このように、本実施例によれば、ＡｌＳｉＯ（Ｓｉモル比率０＜（Ｓｉ／（Ｓｉ＋Ａｌ））≦０．１）で表され、非晶質構造を有する金属酸化物を形成する工程と、非晶質構造からなる金属酸化物に１０００℃以上のアニール処理を施し、結晶相を含む金属酸化物を形成する工程と、を実施することにより比誘電率値が８．５以上であり、かつリーク電流値を低減できる誘電体膜が得られることを確認した。
【００７４】
また、ＴｉＮ膜３０４に代えて、Ｔｉ、ＴａＮ、Ｗ、Ｐｔ、Ｒｕ、Ａｌ、Ｓｉからなる群から選択される一つの材料を用いても、同様の効果が得られることを確認した。
【００７５】
（第２の実施例）
図１１は、本発明の第２の実施例に関わる半導体素子の作製工程を示した断面図である。
【００７６】
まず図１１の工程１に示すように、シリコン基板５０１の表面にＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）技術を用いて素子分離領域５０２を形成した。続いて、素子分離されたシリコン基板５０１の表面に、第１の絶縁膜５０３としてシリコン酸化膜を熱酸化膜法により３０Å〜１００Å形成した。続いて、第１の絶縁膜５０３上に、第２の絶縁膜５０４としてシリコン窒化膜をＬＰＣＶＤ（Ｌｏｗ Ｐｒｅｓｓｕｒｅ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により３０Å〜１００Å形成した。続いて、第３の絶縁膜５０５として、第２の絶縁膜５０４上に、第１の実施例と同じ方法によりＡｌＳｉＯ膜を膜厚５ｎｍ〜２０ｎｍの範囲で形成した。
【００７７】
次に、ゲート電極５０６として厚さ１５０ｎｍのｐｏｌｙ−Ｓｉ膜を形成した後、図１１の工程２に示すように、リソグラフィー技術およびＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）技術を用いて、工程１にて作製された構造をゲート電極に加工し、引き続きイオン注入を行い、エクステンション領域５０７を、ゲート電極をマスクとして自己整合的に形成した。
【００７８】
さらに、図１１の工程３に示すように、シリコン窒化膜とシリコン酸化膜を順次堆積し、その後エッチバックすることによってゲート側壁５０８を形成した。この状態で再度イオン注入を行い、活性化アニールを経てソース・ドレイン領域５０９を形成した。
【００７９】
作製した半導体装置の電気特性を評価した結果、第３の絶縁膜５０５であるＡｌＳｉＯ膜のＳｉモル比率が０＜（Ｓｉ／（Ｓｉ＋Ａｌ）≦０．１の範囲で、Ｓｉを含有しないＡｌ２Ｏ３と比較して比誘電率の低減を軽減しつつ、リーク電流を低減できることを確認した。更に、ＡｌＳｉＯ膜のＳｉモル比率が０＜（Ｓｉ／（Ｓｉ＋Ａｌ）≦０．０８の範囲のＡｌＳｉＯ膜を形成することで消去特性と保持特性の向上を確認した。
【００８０】
以上のように、本実施例によれば、ＭＯＮＯＳ型不揮発メモリ素子のブロッキング絶縁膜の一部に、ＡｌＳｉＯ膜を有する半導体装置の製造方法において、本発明の誘電体膜の製造方法を実施することにより、ゲートリーク電流を低減できる半導体装置が得られることができる。
【００８１】
また、本実施例において、ゲート電極としてｐｏｌｙ−Ｓｉ膜を用いたが、ゲート電極としてＴｉＮ、ＴａＮ、Ｗ、ＷＮ、Ｐｔ、Ｉｒ、Ｐｔ、Ｔａ、Ｔｉを用いても同様の効果を得ることができた。
【００８２】
また、本実施例においては、不揮発性半導体メモリ素子のブロッキング層として、第３の絶縁膜５０５を用いたが、これに限定されるものではなく、第３の絶縁膜５０５の一部にＡｌＳｉＯ膜が含まれていればその効果を得ることができた。
【００８３】
（第３の実施例）
本発明の第３の実施例を、図面を参照しながら詳細に説明する。
【００８４】
図１２は、本発明の第３の実施例である半導体装置の断面図を示した図である。本実施例は、第２の実施例における半導体素子の第２の絶縁膜５０４をｐｏｌｙ−Ｓｉ６０４からなる層で形成する点で、第２の実施例と異なる。第２の絶縁膜５０４以降の形成工程は、第２の実施例と同一である。図１２において、符号６０１はシリコン基板、符号６０２は素子分離領域、符号６０３は第１の絶縁膜、符号６０５は第３の絶縁膜、符号６０６はゲート電極、符号６０７はエクステンション領域である。
【００８５】
作製した半導体装置の電気特性を評価した結果、第３の絶縁膜であるＡｌＳｉＯ膜のＳｉモル比率が０＜（Ｓｉ／（Ｓｉ＋Ａｌ）≦０．０８の範囲で、Ｓｉを含有しないＡｌ２Ｏ３と比較して比誘電率の低下を招くことなくリーク電流を低減できることを確認した。
【００８６】
以上のように、本実施例によれば、浮遊電極を有するＦＧ型の不揮発メモリ素子のブロッキング絶縁膜（インターポリ絶縁膜）の一部に、ＡｌＳｉＯ膜を有する半導体装置の製造方法において、本発明誘電体膜の製造方法を実施することにより、ゲートリーク電流を低減できる半導体装置が得られることができる。
【００８７】
また、本実施例において、ゲート電極としてｐｏｌｙ−Ｓｉ膜を用いたが、ゲート電極としてＴｉＮ、ＴａＮ、Ｗ、ＷＮ、Ｐｔ、Ｉｒ、Ｐｔ、Ｔａ、Ｔｉを用いても同様の効果を得ることができた。
【００８８】
また、本実施例においては、不揮発性半導体メモリ素子のブロッキング層として、第３の絶縁膜と第４の絶縁膜と第５の絶縁膜の積層膜を用いたが、第３の絶縁膜と第４の絶縁膜の積層膜でも同様の効果を得ることができた。
【００８９】
＜第４の実施例（ＦＧ型不揮発性半導体素子に適用した実施例）＞
本発明の第４の実施例を、図面を参照しながら詳細に説明する。
図１５は、本発明の第４の実施例である半導体装置の断面図を示した図である。本実施例は、第２の実施例における半導体素子の第２の絶縁膜５０４をｐｏｌｙ−Ｓｉ７０１からなる層で形成する点で、第２の実施例と異なる。ｐｏｌｙ-Ｓｉ７０１はＣＶＤ法により作製した。それ以外の形成工程は、第２の実施例と同一である。図１５においては不図示であるが、本実施例に係るＦＧ型不揮発性半導体素子は、ソース電極およびドレイン電極を備えることは言うまでもない。よって、シリコン基板５０１のソース電極とドレイン電極との間の領域上にゲート電極が形成される。
【００９０】
作製した半導体装置であるＦＧ型不揮発性半導体素子の電気特性を評価した結果、第３の絶縁膜５０５であるＡｌＳｉＯ膜のＳｉモル比率が０＜（Ｓｉ／（Ｓｉ＋Ａｌ））≦０．１の範囲で、Ｓｉを含有しないＡｌ２Ｏ３と比較して比誘電率の低減を招くことなくリーク電流を低減できることを確認した。更に、ＡｌＳｉＯ膜のＳｉモル比率が０＜（Ｓｉ／（Ｓｉ＋Ａｌ）≦０．０８の範囲のＡｌＳｉＯ膜を形成することで消去特性と保持特性の向上を確認した。
【００９１】
以上のように、本実施例によれば、ＦＧ型不揮発性半導体素子のブロッキング絶縁膜の一部に、ＡｌＳｉＯ膜を有する半導体装置の製造方法において、本発明の誘電体膜の製造方法を実施することにより、ゲートリーク電流を低減し、消去特製と保持特性を向上することができる半導体装置を得ることができる。
【００９２】
また、本実施例において、ゲート電極としてｐｏｌｙ−Ｓｉ膜を用いたが、ゲート電極としてＴｉＮ、ＴａＮ、Ｗ、ＷＮ、Ｐｔ、Ｉｒ、Ｐｔ、Ｔａ、Ｔｉを用いても同様の効果を得ることができた。
【００９３】
また、本実施例においては、ＦＧ型不揮発性半導体素子のブロッキング層として、第３の絶縁膜５０５を用いたが、これに限定されるものではなく、第３の絶縁膜５０５の一部にＡｌＳｉＯ膜が含まれていればその効果を得ることができた。
【符号の説明】
【００９４】
１ シリコン基板
２ シリコン酸化膜
３ 誘電体膜
４ ＴｉＮ膜
１００ 成膜処理室
１０２ 被処理基板
１０３ 基板支持台
１０５ ヒータ
１０６、１２６ 金属ターゲット
１１０、１３０ 直流電源
２０１ 不活性ガス源
２０３ マスフローコントローラ
２０５ 反応性ガス源
２０７ マスフローコントローラ
７００ 制御機構
【特許請求の範囲】
【請求項１】
基板上に、ＡｌとＳｉとＯを主成分とする金属酸化物である誘電体膜を形成する誘電体膜の製造方法であって、
Ａｌ元素とＳｉ元素のモル比率Ｓｉ／（Ｓｉ＋Ａｌ）が０＜（Ｓｉ／（Ｓｉ＋Ａｌ））≦０．１０であり、非晶質構造を有する前記金属酸化物を形成する工程と、
前記非晶質構造を有する金属酸化物にアニール処理を施し、結晶相を含む前記金属酸化物を形成する工程と、
を備えたことを特徴とする誘電体膜の製造方法。
【請求項２】
前記非晶質構造を有する金属酸化物のＡｌ元素とＳｉ元素のモル比率Ｓｉ／（Ｓｉ＋Ａｌ）が０＜（Ｓｉ／（Ｓｉ＋Ａｌ））≦０．０８であることを特徴とする請求項１に記載の誘電体膜の製造方法。
【請求項３】
前記アニール処理の温度は、１０００℃以上であることを特徴とする請求項１又は２に記載の誘電体膜の製造方法。
【請求項４】
前記非晶質構造を有する金属酸化物を形成する工程が、真空容器内で、酸素を含む反応性ガスと不活性ガスの混合雰囲気下において前記金属酸化物に含まれる金属材料を含む金属ターゲットをマグネトロンスパッタする工程であり、
前記真空容器内に供給する前記反応性ガスの供給量を、該反応性ガスの供給量を増加させた場合の前記金属ターゲットのスパッタ率の変動における、前記金属ターゲットの表面が前記反応性ガスによって酸化することにより生じる前記スパッタ率の低下率が最大となる供給量以下に設定することを特徴とする請求項１乃至３のいずれか１項に記載の誘電体膜の製造方法。
【請求項５】
前記金属ターゲットがＡｌのターゲットを含み、
前記反応性ガスの供給量を、前記Ａｌのターゲットの表面が前記反応性ガスによって酸化することにより生じる前記スパッタ率の低下率が最大となる供給量以下に設定することを特徴とする請求項４に記載の誘電体膜の製造方法。
【請求項６】
前記金属ターゲットがＳｉのターゲットを含み、
前記反応性ガスの供給量を、前記Ｓｉのターゲットの表面が前記反応性ガスによって酸化することにより生じる前記スパッタ率の低下率が最大となる供給量以下に設定することを特徴とする請求項４に記載の誘電体膜の製造方法。
【請求項７】
前記真空容器内の圧力を１×１０−1Ｐａ以下に設定することを特徴とする請求項４に記載の誘電体膜の製造方法。
【請求項８】
前記誘電体膜の比誘電率が８．５以上であることを特徴とする請求項１乃至３のいずれか１項に記載の誘電体膜の製造方法。
【請求項９】
絶縁体膜として誘電体膜を有する半導体装置の製造方法であって、
前記誘電体膜を、請求項１乃至８のいずれか１項に記載の製造方法により形成することを特徴とする半導体装置の製造方法。
【請求項１０】
その表面の少なくとも一部が半導体層である基板と、
前記基板上に形成されたゲート電極と、
前記基板と前記ゲート電極の間に設けられた積層型ゲート絶縁膜とを有する不揮発性半導体装置の製造方法であって、
前記積層型ゲート絶縁膜が含む絶縁膜の少なくとも一層を、請求項１乃至８のいずれか１項に記載の製造方法により形成することを特徴とする半導体装置の製造方法。
【請求項１１】
その表面の少なくとも一部が半導体層である基板と、
前記基板上に形成されたゲート電極と、
前記基板と前記ゲート電極との間に絶縁膜と浮遊電極と絶縁膜とが順次積層された構造を有する不揮発性半導体装置の製造方法であって、
前記ゲート電極と前記浮遊電極との間に位置する絶縁膜の少なくとも一部を、請求項１乃至８のいずれか１項に記載の製造方法により形成することを特徴とする半導体装置の製造方法。
【請求項１２】
コンピュータに、高誘電体膜を含む半導体素子の形成方法を実行させるためのプログラムを記録したコンピュータ読み取り可能な記録媒体であって、
前記形成方法は、
基板上に、ＡｌとＳｉとＯを主成分とする金属酸化物である誘電体膜を形成する誘電体膜の製造方法であって、
Ａｌ元素とＳｉ元素のモル比率Ｓｉ／（Ｓｉ＋Ａｌ）が０＜（Ｓｉ／（Ｓｉ＋Ａｌ））≦０．１０であり、非晶質構造を有する前記金属酸化物を形成する第１の工程と、
前記非晶質構造を有する金属酸化物にアニール処理を施し、結晶相を含む前記金属酸化物を形成する第２の工程と、
有することを特徴とするコンピュータ読み取り可能な記録媒体。
【請求項１３】
表面に酸化膜を有する基板上に、誘電体膜と上部電極膜とを堆積したＭＩＳキャパシタであって、
前記誘電体膜がＡｌとＳｉとＯを主成分とする結晶相を含む金属酸化物であって、Ａｌ元素とＳｉ元素のモル比率Ｓｉ／（Ｓｉ＋Ａｌ）が０＜（Ｓｉ／（Ｓｉ＋Ａｌ））≦０．１０であることを特徴とするＭＩＳキャパシタ。
【請求項１４】
素子分離された基板の表面に、ソース−ドレイン領域と、第１の絶縁膜と、第２の絶縁膜と、第３の絶縁膜と、ゲート電極とを順次積層したＭＯＮＯＳ型不揮発メモリ素子であって、
前記第３の絶縁膜が、ＡｌとＳｉとＯを主成分とする結晶相を含む金属酸化物であって、Ａｌ元素とＳｉ元素のモル比率Ｓｉ／（Ｓｉ＋Ａｌ）が０＜（Ｓｉ／（Ｓｉ＋Ａｌ））≦０．１０であることを特徴とするＭＯＮＯＳ型不揮発メモリ素子。
【請求項１５】
ソース電極と、ドレイン電極と、その表面の少なくとも一部が半導体層である基板と、前記基板のうち、前記ソース電極と前記ドレイン電極と間の領域上に形成されたゲート電極と、前記基板と前記ゲート電極の間に設けられた積層型ゲート絶縁膜を備える不揮発性半導体装置であって、
前記積層型ゲート絶縁膜が含む絶縁膜の少なくとも一層が、ブロッキング絶縁膜であり、
前記ブロッキング絶縁膜が、ＡｌとＳｉとＯを主成分とする結晶相を含む金属酸化物であって、Ａｌ元素とＳｉ元素のモル比率Ｓｉ／（Ｓｉ＋Ａｌ）が０＜（Ｓｉ／（Ｓｉ＋Ａｌ））≦０．１０であるあることを特徴とする不揮発性半導体装置。
【請求項１】
基板上に、ＡｌとＳｉとＯを主成分とする金属酸化物である誘電体膜を形成する誘電体膜の製造方法であって、
Ａｌ元素とＳｉ元素のモル比率Ｓｉ／（Ｓｉ＋Ａｌ）が０＜（Ｓｉ／（Ｓｉ＋Ａｌ））≦０．１０であり、非晶質構造を有する前記金属酸化物を形成する工程と、
前記非晶質構造を有する金属酸化物にアニール処理を施し、結晶相を含む前記金属酸化物を形成する工程と、
を備えたことを特徴とする誘電体膜の製造方法。
【請求項２】
前記非晶質構造を有する金属酸化物のＡｌ元素とＳｉ元素のモル比率Ｓｉ／（Ｓｉ＋Ａｌ）が０＜（Ｓｉ／（Ｓｉ＋Ａｌ））≦０．０８であることを特徴とする請求項１に記載の誘電体膜の製造方法。
【請求項３】
前記アニール処理の温度は、１０００℃以上であることを特徴とする請求項１又は２に記載の誘電体膜の製造方法。
【請求項４】
前記非晶質構造を有する金属酸化物を形成する工程が、真空容器内で、酸素を含む反応性ガスと不活性ガスの混合雰囲気下において前記金属酸化物に含まれる金属材料を含む金属ターゲットをマグネトロンスパッタする工程であり、
前記真空容器内に供給する前記反応性ガスの供給量を、該反応性ガスの供給量を増加させた場合の前記金属ターゲットのスパッタ率の変動における、前記金属ターゲットの表面が前記反応性ガスによって酸化することにより生じる前記スパッタ率の低下率が最大となる供給量以下に設定することを特徴とする請求項１乃至３のいずれか１項に記載の誘電体膜の製造方法。
【請求項５】
前記金属ターゲットがＡｌのターゲットを含み、
前記反応性ガスの供給量を、前記Ａｌのターゲットの表面が前記反応性ガスによって酸化することにより生じる前記スパッタ率の低下率が最大となる供給量以下に設定することを特徴とする請求項４に記載の誘電体膜の製造方法。
【請求項６】
前記金属ターゲットがＳｉのターゲットを含み、
前記反応性ガスの供給量を、前記Ｓｉのターゲットの表面が前記反応性ガスによって酸化することにより生じる前記スパッタ率の低下率が最大となる供給量以下に設定することを特徴とする請求項４に記載の誘電体膜の製造方法。
【請求項７】
前記真空容器内の圧力を１×１０−1Ｐａ以下に設定することを特徴とする請求項４に記載の誘電体膜の製造方法。
【請求項８】
前記誘電体膜の比誘電率が８．５以上であることを特徴とする請求項１乃至３のいずれか１項に記載の誘電体膜の製造方法。
【請求項９】
絶縁体膜として誘電体膜を有する半導体装置の製造方法であって、
前記誘電体膜を、請求項１乃至８のいずれか１項に記載の製造方法により形成することを特徴とする半導体装置の製造方法。
【請求項１０】
その表面の少なくとも一部が半導体層である基板と、
前記基板上に形成されたゲート電極と、
前記基板と前記ゲート電極の間に設けられた積層型ゲート絶縁膜とを有する不揮発性半導体装置の製造方法であって、
前記積層型ゲート絶縁膜が含む絶縁膜の少なくとも一層を、請求項１乃至８のいずれか１項に記載の製造方法により形成することを特徴とする半導体装置の製造方法。
【請求項１１】
その表面の少なくとも一部が半導体層である基板と、
前記基板上に形成されたゲート電極と、
前記基板と前記ゲート電極との間に絶縁膜と浮遊電極と絶縁膜とが順次積層された構造を有する不揮発性半導体装置の製造方法であって、
前記ゲート電極と前記浮遊電極との間に位置する絶縁膜の少なくとも一部を、請求項１乃至８のいずれか１項に記載の製造方法により形成することを特徴とする半導体装置の製造方法。
【請求項１２】
コンピュータに、高誘電体膜を含む半導体素子の形成方法を実行させるためのプログラムを記録したコンピュータ読み取り可能な記録媒体であって、
前記形成方法は、
基板上に、ＡｌとＳｉとＯを主成分とする金属酸化物である誘電体膜を形成する誘電体膜の製造方法であって、
Ａｌ元素とＳｉ元素のモル比率Ｓｉ／（Ｓｉ＋Ａｌ）が０＜（Ｓｉ／（Ｓｉ＋Ａｌ））≦０．１０であり、非晶質構造を有する前記金属酸化物を形成する第１の工程と、
前記非晶質構造を有する金属酸化物にアニール処理を施し、結晶相を含む前記金属酸化物を形成する第２の工程と、
有することを特徴とするコンピュータ読み取り可能な記録媒体。
【請求項１３】
表面に酸化膜を有する基板上に、誘電体膜と上部電極膜とを堆積したＭＩＳキャパシタであって、
前記誘電体膜がＡｌとＳｉとＯを主成分とする結晶相を含む金属酸化物であって、Ａｌ元素とＳｉ元素のモル比率Ｓｉ／（Ｓｉ＋Ａｌ）が０＜（Ｓｉ／（Ｓｉ＋Ａｌ））≦０．１０であることを特徴とするＭＩＳキャパシタ。
【請求項１４】
素子分離された基板の表面に、ソース−ドレイン領域と、第１の絶縁膜と、第２の絶縁膜と、第３の絶縁膜と、ゲート電極とを順次積層したＭＯＮＯＳ型不揮発メモリ素子であって、
前記第３の絶縁膜が、ＡｌとＳｉとＯを主成分とする結晶相を含む金属酸化物であって、Ａｌ元素とＳｉ元素のモル比率Ｓｉ／（Ｓｉ＋Ａｌ）が０＜（Ｓｉ／（Ｓｉ＋Ａｌ））≦０．１０であることを特徴とするＭＯＮＯＳ型不揮発メモリ素子。
【請求項１５】
ソース電極と、ドレイン電極と、その表面の少なくとも一部が半導体層である基板と、前記基板のうち、前記ソース電極と前記ドレイン電極と間の領域上に形成されたゲート電極と、前記基板と前記ゲート電極の間に設けられた積層型ゲート絶縁膜を備える不揮発性半導体装置であって、
前記積層型ゲート絶縁膜が含む絶縁膜の少なくとも一層が、ブロッキング絶縁膜であり、
前記ブロッキング絶縁膜が、ＡｌとＳｉとＯを主成分とする結晶相を含む金属酸化物であって、Ａｌ元素とＳｉ元素のモル比率Ｓｉ／（Ｓｉ＋Ａｌ）が０＜（Ｓｉ／（Ｓｉ＋Ａｌ））≦０．１０であるあることを特徴とする不揮発性半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９Ａ】
【図９Ｂ】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９Ａ】
【図９Ｂ】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【公開番号】特開２０１１−１５１３６６（Ｐ２０１１−１５１３６６Ａ）
【公開日】平成２３年８月４日（２０１１．８．４）
【国際特許分類】
【出願番号】特願２０１０−２５９１４７（Ｐ２０１０−２５９１４７）
【出願日】平成２２年１１月１９日（２０１０．１１．１９）
【出願人】（０００２２７２９４）キヤノンアネルバ株式会社 (564)
【Ｆターム（参考）】
【公開日】平成２３年８月４日（２０１１．８．４）
【国際特許分類】
【出願日】平成２２年１１月１９日（２０１０．１１．１９）
【出願人】（０００２２７２９４）キヤノンアネルバ株式会社 (564)
【Ｆターム（参考）】
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