不揮発性半導体記憶装置及びその製造方法
【課題】メモリセル領域でシリサイドの成長速度を抑制しつつ、周辺回路領域では十分な量のシリサイドを形成することのできる不揮発性半導体記憶装置及びその製造方法を提供する。
【解決手段】不揮発性半導体記憶装置は、半導体基板と、メモリセル領域に形成されたメモリセルトランジスタと、周辺回路領域に形成された電界効果トランジスタとを備える。メモリセルトランジスタは、半導体基板上に第１のゲート絶縁膜を介して形成された浮遊ゲート電極と、浮遊ゲート電極上に配置される第１の電極間絶縁膜と、第１の電極間絶縁膜上に配置される制御ゲート電極とを有する。制御ゲート電極は、積層された複数の導電膜により形成される。制御ゲート電極は、積層された複数の導電膜間の界面のうちの少なくとも１つに形成され金属原子の拡散を抑制するバリア膜を有する。制御ゲート電極は、その一部がシリサイド化されている。
【解決手段】不揮発性半導体記憶装置は、半導体基板と、メモリセル領域に形成されたメモリセルトランジスタと、周辺回路領域に形成された電界効果トランジスタとを備える。メモリセルトランジスタは、半導体基板上に第１のゲート絶縁膜を介して形成された浮遊ゲート電極と、浮遊ゲート電極上に配置される第１の電極間絶縁膜と、第１の電極間絶縁膜上に配置される制御ゲート電極とを有する。制御ゲート電極は、積層された複数の導電膜により形成される。制御ゲート電極は、積層された複数の導電膜間の界面のうちの少なくとも１つに形成され金属原子の拡散を抑制するバリア膜を有する。制御ゲート電極は、その一部がシリサイド化されている。
【発明の詳細な説明】
【技術分野】
【０００１】
本明細書に記載の実施の形態は、不揮発性半導体記憶装置及びその製造方法に関する。
【背景技術】
【０００２】
電気的書き換えが可能で、且つ、高集積化が可能な不揮発性半導体記憶装置（ＥＥＰＲＯＭ）として、ＮＡＮＤ型フラッシュメモリが知られている。ＮＡＮＤ型フラッシュメモリでは、複数のメモリセルを隣接するもの同士でソース／ドレイン領域を共有する形で直列接続して、ＮＡＮＤセルユニットを構成する。ＮＡＮＤセルユニットの両端はそれぞれ、選択ゲートトランジスタを介してビット線及びソース線に接続される。この様なＮＡＮＤセルユニット構成により、ＮＯＲ型と比べて単位セル面積が小さくかつ大容量記憶が可能となる。
【０００３】
情報記憶のためのメモリセル領域の周辺には、ＮＡＮＤ型フラッシュメモリの動作を制御するための周辺回路が設けられる。周辺回路領域に形成される電界効果トランジスタは、メモリセルトランジスタや選択ゲートトランジスタと同様の工程により形成される。このメモリセルトランジスタや、周辺回路領域の電界効果トランジスタの性能を改善するために、ゲート電極をシリサイド化する構成が知られている。
【０００４】
不揮発性半導体記憶装置のシリサイド工程では、メモリセル領域と周辺回路領域とでシリサイドの成長速度に差が生じることがある。シリサイドの成長速度が異なると、周辺回路領域の電界効果トランジスタで十分なシリサイドが形成できたとしても、メモリセル領域のメモリセルトランジスタでは過剰にシリサイド化が進み、ゲート電極内に空隙（Ｖｏｉｄ）ができて、性能が悪化する場合がある。
逆に、メモリセルトランジスタでは適正な量のシリサイドが形成できたとしても、電界効果トランジスタでは不十分な量のシリサイドしか形成されない場合もある。そのため、不揮発性半導体記憶装置のシリサイド工程ではメモリセル領域でシリサイドの成長速度を抑制しつつ、周辺回路領域では十分な量のシリサイドを形成することが求められる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００８−１５９６１４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明は、メモリセル領域でシリサイドの成長速度を抑制しつつ、周辺回路領域では十分な量のシリサイドを形成することのできる不揮発性半導体記憶装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
一の実施の形態に係る不揮発性半導体記憶装置は、半導体基板と、メモリセル領域に形成されたメモリセルトランジスタと、周辺回路領域に形成された電界効果トランジスタとを備える。メモリセルトランジスタは、半導体基板上に第１のゲート絶縁膜を介して形成された浮遊ゲート電極と、浮遊ゲート電極上に配置される第１の電極間絶縁膜と、第１の電極間絶縁膜上に配置される制御ゲート電極とを有する。電界効果トランジスタは、半導体基板上に第２のゲート絶縁膜を介して形成された下側ゲート電極と、下側ゲート電極上に配置され、開口部を有する第２の電極間絶縁膜と、第２の電極間絶縁膜上に配置され、開口部を介して下側ゲート電極に電気的に接続される上側ゲート電極とを有する。制御ゲート電極及び上側ゲート電極は、積層された複数の導電膜により形成される。制御ゲート電極及び上側ゲート電極は、積層された複数の導電膜間の界面のうちの少なくとも１つに形成され金属原子の拡散を抑制するバリア膜を有する。制御ゲート電極及び上側ゲート電極は、その一部がシリサイド化されている。
【図面の簡単な説明】
【０００８】
【図１】第１の実施の形態に係る不揮発性半導体記憶装置のメモリセル領域及び周辺回路領域を示す図である。
【図２Ａ】第１の実施の形態に係る不揮発性半導体記憶装置のメモリセルアレイを示す等価回路図である。
【図２Ｂ】第１の実施の形態に係る不揮発性半導体記憶装置のメモリセルアレイのレイアウト図である。
【図３】第１の実施の形態に係る不揮発性半導体記憶装置の周辺回路領域の一部のレイアウト図である。
【図４】第１の実施の形態に係る不揮発性半導体記憶装置のメモリセルアレイの断面図である。
【図５】第１の実施の形態に係る不揮発性半導体記憶装置のメモリセルアレイの断面図である。
【図６】第１の実施の形態に係る不揮発性半導体記憶装置の周辺回路領域の一部の断面図である。
【図７】第１の実施の形態に係る不揮発性半導体記憶装置の製造方法を示す断面図である。
【図８】第１の実施の形態に係る不揮発性半導体記憶装置の製造方法を示す断面図である。
【図９】第１の実施の形態に係る不揮発性半導体記憶装置の製造方法を示す断面図である。
【図１０】第１の実施の形態に係る不揮発性半導体記憶装置の製造方法を示す断面図である。
【図１１】第１の実施の形態に係る不揮発性半導体記憶装置の製造方法を示す断面図である。
【図１２】第１の実施の形態に係る不揮発性半導体記憶装置の製造方法を示す断面図である。
【図１３】比較例の不揮発性半導体記憶装置の製造方法を示す断面図である。
【図１４】比較例の不揮発性半導体記憶装置の製造方法を示す断面図である。
【図１５】比較例の不揮発性半導体記憶装置の製造方法を示す断面図である。
【図１６】比較例の不揮発性半導体記憶装置の製造方法を示す断面図である。
【図１７】比較例の不揮発性半導体記憶装置の製造方法を示す断面図である。
【図１８】第１の実施の形態の他の例に係る不揮発性半導体記憶装置の製造方法を示す断面図である。
【図１９】第１の実施の形態の他の例に係る不揮発性半導体記憶装置の製造方法を示す断面図である。
【図２０】第２の実施の形態に係る不揮発性半導体記憶装置の製造方法を示す断面図である。
【図２１】第２の実施の形態に係る不揮発性半導体記憶装置の製造方法を示す断面図である。
【図２２】第２の実施の形態に係る不揮発性半導体記憶装置の製造方法を示す断面図である。
【図２３】第２の実施の形態に係る不揮発性半導体記憶装置の製造方法を示す断面図である。
【図２４】第３の実施の形態に係る不揮発性半導体記憶装置の製造方法を示す断面図である。
【図２５】第３の実施の形態に係る不揮発性半導体記憶装置の製造方法を示す断面図である。
【図２６】第３の実施の形態に係る不揮発性半導体記憶装置の製造方法を示す断面図である。
【図２７】第３の実施の形態に係る不揮発性半導体記憶装置の製造方法を示す断面図である。
【図２８】第３の実施の形態に係る不揮発性半導体記憶装置の製造方法を示す断面図である。
【図２９】第３の実施の形態の他の例に係る不揮発性半導体記憶装置の製造方法を示す断面図である。
【図３０】第４の実施の形態に係る不揮発性半導体記憶装置の製造方法を示す断面図である。
【図３１】第４の実施の形態に係る不揮発性半導体記憶装置の製造方法を示す断面図である。
【図３２】第４の実施の形態に係る不揮発性半導体記憶装置の製造方法を示す断面図である。
【図３３】第４の実施の形態に係る不揮発性半導体記憶装置の製造方法を示す断面図である。
【図３４】第４の実施の形態の他の例に係る不揮発性半導体記憶装置の製造方法を示す断面図である。
【図３５】第４の実施の形態の他の例に係る不揮発性半導体記憶装置の製造方法を示す断面図である。
【発明を実施するための形態】
【０００９】
次に、本発明の実施の形態を、図面を参照して詳細に説明する。実施の形態においては、ＮＡＮＤ型フラッシュメモリを例として説明する。しかし、本発明はこれに限定されるものではなく、いわゆるフローティングゲート構造を有する他の半導体記憶装置にも適用することができる。なお、以下の実施の形態における図面の記載では、同一の構成を有する箇所には同一の符号を付してその説明を省略する。また、図面は模式的なものであり、各膜の厚みと平面寸法との関係や、各層の厚みの比率などは実際の不揮発性半導体記憶装置とは異なるものである。
【００１０】
（第１の実施の形態）
［第１の実施の形態に係る不揮発性半導体記憶装置の構成］
以下、本発明の第１の実施の形態に係る不揮発性半導体記憶装置の構成について、図１乃至図６を参照して説明する。まず、本実施の形態のＮＡＮＤ型フラッシュメモリの構成を説明する。
【００１１】
図１は、不揮発性半導体記憶装置の全体を示すブロック図である。図１に示すように、不揮発性半導体記憶装置は、情報の記憶のために用いられるメモリセル領域１００と、メモリセル領域１００に対する情報の書き込み、消去、及び読み出しの各動作の制御のために用いられる周辺回路領域２００とを有する。メモリセル領域１００には、後述するメモリセルアレイが形成されている。また、周辺回路領域２００には、ロウデコーダ、カラムデコーダ、電圧生成回路や、各種のコマンド・アドレス・データを送受信するインターフェース等が形成されている。
【００１２】
図２Ａは、ＮＡＮＤ型フラッシュメモリのメモリセル領域１００に形成されるメモリセルアレイの一部を示す等価回路図である。ＮＡＮＤ型フラッシュメモリのＮＡＮＤセルユニット１は、２個の選択ゲートトランジスタＳＴ１、ＳＴ２と、選択ゲートトランジスタＳＴ１、ＳＴ２間に直列接続された複数個のメモリセルトランジスタＭｎ（ｎは０乃至１５の整数、以下同様）とからなる。ＮＡＮＤセルユニット１内において、複数個のメモリセルトランジスタＭｎは隣接するもの同士でソース／ドレイン領域を共有して形成されている。メモリセルアレイは、ＮＡＮＤセルユニット１が行列状に設けられることにより構成されている。
【００１３】
図２Ａ中Ｘ方向（ゲート幅方向に相当）に配列されたメモリセルトランジスタＭｎの制御ゲート電極は、それぞれワード線ＷＬｎにより共通接続されている。また、図２Ａ中Ｘ方向に配列された選択ゲートトランジスタＳＴ１のゲート電極は選択ゲート線Ｓ１で共通接続され、選択ゲートトランジスタＳＴ２のゲート電極は選択ゲート線Ｓ２で共通接続されている。選択ゲートトランジスタＳＴ１のドレイン領域にはビット線コンタクトＢＬＣが接続されている。このビット線コンタクトＢＬＣは図２Ａ中Ｘ方向に直交するＹ方向（ゲート長方向に相当）に伸びるビット線ＢＬに接続されている。また、選択ゲートトランジスタＳＴ２はソース領域を介して図２Ａ中Ｘ方向に伸びるソース線ＳＬに接続されている。
【００１４】
メモリセルトランジスタＭｎは、シリコン基板のｐ型ウェル３に形成されたｎ型ソース／ドレイン領域を有し、電荷蓄積層としての浮遊ゲート電極と制御ゲート電極とを有する積層ゲート構造であるものとする。ＮＡＮＤ型フラッシュメモリは、浮遊ゲート電極に保持する電荷量を書き込み動作、消去動作で変化させることにより、メモリセルトランジスタＭｎのしきい値電圧を変化させて、１ビット或いは多ビットのデータを記憶する。ＮＡＮＤ型フラッシュメモリにおいては、ワード線ＷＬを共有する複数のＮＡＮＤセルユニット１の集合がブロックを構成する。ＮＡＮＤ型フラッシュメモリにおけるデータの消去は、このブロック単位で実行される。
【００１５】
図２Ｂは、ＮＡＮＤ型フラッシュメモリのメモリセル領域１００に形成されるメモリセルアレイの一部のレイアウト図である。図３は、ＮＡＮＤ型フラッシュメモリの周辺回路領域２００に形成される電界効果トランジスタのレイアウト図である。
【００１６】
図２Ｂに示すように、シリコン基板（半導体基板）には、図２Ｂ中Ｙ方向に沿って伸びるＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）構造の複数の素子分離領域４が、Ｘ方向に所定間隔をもって形成される。これにより素子領域５が図２Ｂ中Ｘ方向に分離されて形成される。また、図２Ｂ中Ｘ方向に沿って伸びるメモリセルトランジスタＭｎのワード線ＷＬｎが、Ｙ方向に所定間隔をもって形成されている。ワード線ＷＬｎと交差する素子領域５上において、ワード線ＷＬｎはメモリセルトランジスタＭｎのゲート電極ＭＧｎとなる。また、図２Ｂ中Ｘ方向に沿って伸びるように選択ゲートトランジスタＳＴ１の選択ゲート線Ｓ１が形成されている。選択ゲート線Ｓ１と交差する素子領域５上において、選択ゲート線Ｓ１は選択ゲートトランジスタＳＴ１のゲート電極ＳＧ１となる。隣接する選択ゲート線Ｓ１間の素子領域５にはビット線コンタクトＢＬＣがそれぞれ形成されている。このビット線コンタクトＢＬＣは、図２Ｂ中Ｙ方向に伸びるビット線ＢＬ（図示せず）に接続される。また、図２Ｂ中Ｘ方向に沿って伸びるように選択ゲートトランジスタＳＴ２の選択ゲート線Ｓ２が形成されている。選択ゲート線Ｓ２と交差する素子領域５上において、選択ゲート線Ｓ２は選択ゲートトランジスタＳＴ２のゲート電極ＳＧ２となる。隣接する選択ゲート線Ｓ２間の素子領域５にはソース線コンタクトＳＬＣがそれぞれ形成されている。このソース線コンタクトＳＬＣは、図２Ｂ中Ｘ方向に伸びるソース線ＳＬ（図示せず）に接続される。
【００１７】
次に、周辺回路領域２００に形成される電界効果トランジスタＴｒの構造を説明する。図３に示すように、周辺回路領域２００に形成される電界効果トランジスタＴｒは、シリコン基板（半導体基板）に矩形上に残された素子領域６上に設けられている。この素子領域６を囲むように素子分離領域４が形成されている。各素子領域６には、これを横切るようにゲート電極７が形成され、その両側に不純物を拡散して形成したソース／ドレイン領域８が設けられている。ソース／ドレイン領域８にはコンタクトプラグ９が形成されている。
【００１８】
図４乃至図６は、それぞれ図２Ｂ及び図３に示されるＡ−Ａ’線、Ｂ−Ｂ’線、Ｃ−Ｃ’線の断面図である。図４は、図２ＢのＸ方向に沿ったＮＡＮＤ型フラッシュメモリのメモリセルアレイの一部の断面図である。図５は、図２ＢのＹ方向に沿ったＮＡＮＤ型フラッシュメモリのメモリセルアレイの一部の断面図である。図６は、ＮＡＮＤ型フラッシュメモリの周辺回路領域２００に形成される電界効果トランジスタＴｒの断面図である。なお、Ｂ−Ｂ’線方向のメモリセルトランジスタＭｎの多結晶シリコン膜１３の長さをメモリセルトランジスタのゲート長、Ｃ−Ｃ’線方向の電界効果トランジスタＴｒの多結晶シリコン１３の長さを電界効果トランジスタのゲート長と称する。
【００１９】
図４に示すように、シリコン基板Ｓ上のメモリセル領域１００には、ｐ型ウェル３が形成されている。このｐ型ウェル３には等間隔にトレンチＴが形成されており、このトレンチＴには素子分離絶縁膜１１が埋め込まれている。素子分離絶縁膜１１が埋め込まれた領域が、上述の素子分離領域４となる。この素子分離絶縁膜１１に挟まれたｐ型ウェル３上に、メモリセルトランジスタＭｎが形成される。すなわち、素子分離絶縁膜１１に挟まれたｐ型ウェル３は、メモリセルトランジスタＭｎ、選択ゲートトランジスタＳＴ１等が形成される素子領域５として機能する。
【００２０】
図４及び図５に示すように、ｐ型ウェル３上に、トンネル絶縁膜１２が形成される。このトンネル絶縁膜１２を介して、メモリセルトランジスタＭｎ（ｎは０乃至１５の整数、以下同様）のゲート電極ＭＧｎ及び選択ゲートトランジスタＳＴ１のゲート電極ＳＧ１が形成されている。これらゲート電極ＭＧｎ、ＳＧ１は、浮遊ゲート電極として機能する多結晶シリコン膜１３、電極間絶縁膜１４、及び制御ゲート電極として機能する多結晶シリコン膜１５Ａ、１５Ｂが順次積層された構成となっている。多結晶シリコン膜１５Ａ、１５Ｂは図５の紙面垂直方向を長手方向として延びて、ワード線ＷＬを形成する。一方、多結晶シリコン膜１３は、１つのメモリセルトランジスタＭｎごとに絶縁分離されている。電極間絶縁膜１４は、シリコン酸化膜−シリコン窒化膜−シリコン酸化膜からなるＯＮＯ構造や、それを更にシリコン窒化膜で挟み込んだＮＯＮＯＮ構造などが用いられる。更に、メモリセルトランジスタＭｎのカップリング比を高めるために、高誘電率材料、例えば酸化アルミニウム（Ａｌ２Ｏ３）、ハフニウムシリケート（ＨｆＳｉＯ）などを含めることも可能である。
【００２１】
図４及び図５に示すように、多結晶シリコン膜１５Ａと１５Ｂとの間の界面には、後述する製造方法により形成されるバリア膜１６が存在する。バリア膜１６は、シリサイド工程において金属原子の拡散を抑制する機能を有する。
【００２２】
また、図５に示すように、選択ゲートトランジスタＳＴ１のゲート電極ＳＧ１の電極間絶縁膜１４には、開口１７が形成され、この開口１７内に多結晶シリコン膜１５Ｂが埋め込まれている。この開口１７を介して多結晶シリコン膜１３と多結晶シリコン膜１５Ａ、１５Ｂとが電気的に接続している。各ゲート電極ＭＧｎ間、及びゲート電極ＭＧ１５−ＳＧ１間のｐ型ウェル３の表層（表面）には、ソース／ドレイン領域となる不純物拡散領域１８が形成されている。不純物拡散領域１８は、隣接するメモリセルトランジスタＭｎ同士でソース／ドレイン領域が共有されるように形成される。ゲート電極ＳＧ１−ＳＧ１間のシリコン基板Ｓの表層には、高濃度の不純物拡散領域１９が形成されている。なお、ゲート電極ＳＧ１−ＳＧ１間のソース／ドレイン領域は、高濃度の不純物拡散領域１９だけではなく、低濃度で浅い不純物拡散領域も含んだＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造としてもよい。
【００２３】
各ゲート電極ＭＧｎの間、及びゲート電極ＭＧ１５とゲート電極ＳＧ１の間には、例えば、ＬＰ−ＣＶＤ法により層間絶縁膜として機能するシリコン酸化膜２１が形成されている。これらシリコン酸化膜２１は、トンネル絶縁膜１２を介してシリコン基板Ｓ上に形成され、その上面は例えばＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）を用いて平坦化されている。
【００２４】
ゲート電極ＳＧ１−ＳＧ１間のシリコン酸化膜２１には、図５に示すようにシリコン基板Ｓの表面に達するコンタクトホール２７が形成されている。このコンタクトホール２７は、シリコン酸化膜２１、トンネル絶縁膜１２を貫通し、不純物拡散領域１９の表面を露出するように形成されている。コンタクトホール２７の内部には導体を埋め込み形成したコンタクトプラグ２８が形成され、不純物拡散領域１９に電気的に接続されている。このコンタクトプラグ２８は、図２Ｂに示すビット線コンタクトＢＬＣとして機能する。このコンタクトプラグ２８の上に、例えば銅（Ｃｕ）又はアルミニウム（Ａｌ）からなるビット線ＢＬが形成される。図５ではビット線側のコンタクト部のみを示しているが、ソース線側のコンタクト部も同様の構成でソース線ＳＬに接続される。ビット線ＢＬ上にはパッシベーション膜として機能するシリコン酸化膜２２が堆積されている。
【００２５】
図６に示すように、周辺回路領域２００のｐ型ウェル３上に、ゲート絶縁膜２９が形成される。このゲート絶縁膜２９を介して、電界効果トランジスタＴｒのゲート電極ＰＧが形成されている。ゲート絶縁膜２９の膜厚は、メモリセル領域１００に形成されるトンネル絶縁膜１２の膜厚より大きい。このゲート電極ＰＧは、下側ゲート電極として機能する多結晶シリコン膜１３、電極間絶縁膜１４、及び上側ゲート電極として機能する多結晶シリコン膜１５Ａ、１５Ｂが順次積層された構成となっている。電極間絶縁膜１４は、シリコン酸化膜−シリコン窒化膜−シリコン酸化膜からなるＯＮＯ構造や、それを更にシリコン窒化膜で挟み込んだＮＯＮＯＮ構造などが用いられる。
【００２６】
図６に示すように、多結晶シリコン膜１５Ａと１５Ｂとの間の界面にも、後述する製造方法により形成されるバリア膜１６が存在する。バリア膜１６は、シリサイド工程において金属原子の拡散を抑制する機能を有する。
【００２７】
電界効果トランジスタＴｒのゲート電極ＰＧの電極間絶縁膜１４にも、開口１７が形成され、この開口１７内に多結晶シリコン膜１５Ｂが埋め込まれている。この開口１７を介して多結晶シリコン膜１３と多結晶シリコン膜１５Ａ、１５Ｂとが電気的に接続している。ゲート電極ＰＧの両側のｐ型ウェル３の表層（表面）には、前述のソース／ドレイン領域８となる不純物拡散領域３０が形成されている。なお、不純物拡散領域３０はＬＤＤ構造を有していても良い。このゲート電極ＰＧを埋め込むように、層間絶縁膜として機能するシリコン酸化膜２４が形成され、その上面は例えばＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）を用いて平坦化されている。
【００２８】
不純物拡散領域３０上には、図６に示すようにｐ型ウェル３の表面に達するコンタクトホール２７が形成されている。このコンタクトホール２７は、シリコン酸化膜２４、ゲート絶縁膜２９を貫通し、不純物拡散領域３０の表面を露出するように形成されている。コンタクトホール２７の内部には導体を埋め込み形成したコンタクトプラグ２８が形成され、不純物拡散領域３０に電気的に接続されている。このコンタクトプラグ２８は、図３に示すコンタクトプラグ９として機能する。このコンタクトプラグ２８の上に、例えば銅（Ｃｕ）又はアルミニウム（Ａｌ）からなる接続配線３１が形成される。接続配線３１上にはパッシベーション膜として機能するシリコン酸化膜３２が堆積されている。
【００２９】
上述の実施の形態の不揮発性半導体記憶装置において、メモリセル領域１００及び周辺回路領域２００の多結晶シリコン膜１５Ａ、１５Ｂは、その一部がシリサイド化されている。図４及び図５に示すように、メモリセル領域１００では、多結晶シリコン膜１５Ｂの全てと、多結晶シリコン膜１５Ａの上部がシリサイド化されている。また、図６に示すように、周辺回路領域２００では、多結晶シリコン膜１５Ｂの上部のみがシリサイド化されている。多結晶シリコン膜１５Ａ、１５Ｂのシリサイド化には、ニッケル（Ｎｉ）、タングステン（Ｗ）、チタン（Ｔｉ）、コバルト（Ｃｏ）、モリブデン（Ｍｏ）等の金属が用いられる。
【００３０】
図４乃至図６に示すように、本実施の形態の不揮発性半導体記憶装置では、周辺回路領域２００では、電界効果トランジスタＴｒのゲート電極ＰＧ内に十分な量のシリサイドが形成されている一方、メモリセル領域１００では、シリサイドはバリア膜１６の作用により電極間絶縁膜１４に到達していない。以下の不揮発性半導体記憶装置の製造方法では、このようなシリサイドの形成方法について述べる。
【００３１】
［第１の実施の形態に係る不揮発性半導体記憶装置の製造方法］
次に、本実施の形態の不揮発性半導体記憶装置の製造方法について、図７乃至図１１を参照して説明する。図７〜図１１は、メモリセル領域１００に形成されるメモリセルトランジスタＭｎ及び周辺回路領域２００に形成される電界効果トランジスタＴｒの製造工程の断面図である。図７〜図１１は、図２Ｂに示されるＡ−Ａ’線の断面、図２Ｂに示されるＢ−Ｂ’線の断面、図３に示されるＣ−Ｃ’線の断面を並べて示している。なお、説明を簡素化するため、Ｂ−Ｂ’線断面図では、選択ゲートトランジスタＳＴ１を省略して、メモリセルＭｎの部分のみを示す。
【００３２】
図７に示すように、ゲート電極ＭＧｎ、ＳＧ、ＰＧの積層構造を形成する。まず、シリコン基板Ｓに、ｐ型ウェル３形成のためのイオン注入を行う。その後、Ａ−Ａ’線断面、Ｂ−Ｂ’線断面に示すように、メモリセル領域１００のｐ型ウェル３上にトンネル絶縁膜１２を形成する。また、Ｃ−Ｃ’線断面に示すように、周辺回路領域２００のｐ型ウェル３上にゲート絶縁膜２９を形成する。次に、後の工程を経てメモリセルトランジスタＭｎの浮遊ゲート電極又は電界効果トランジスタＴｒの下側ゲート電極となる多結晶シリコン膜１３を堆積する。その後、周知のリソグラフィ法およびＲＩＥ法を用いてトレンチＴを形成し、そのトレンチＴ内に素子分離絶縁膜１１を充填して素子分離領域４を形成する。次に、メモリセルトランジスタＭｎのカップリング比を調整するため、メモリセル領域１００の素子分離領域４内の素子分離絶縁膜１１をエッチバックする。これにより、素子分離絶縁膜１１の上面は多結晶シリコン膜１３の上面よりも低くなる。その後、電極間絶縁膜１４としてＯＮＯ膜（シリコン酸化膜−シリコン窒化膜−シリコン酸化膜の積層膜）を成膜する。ＯＮＯ膜の代わりに、ＯＮＯ膜の両側に更にシリコン窒化膜を追加したＮＯＮＯＮ膜や、高誘電率材料である酸化アルミニウム（Ａｌ２Ｏ３）、ハフニウムシリケート（ＨｆＳｉＯ）などを含んだ絶縁膜とすることもできる。次に、後の工程を経てメモリセルトランジスタＭｎの制御ゲート電極又は電界効果トランジスタＴｒの上側ゲート電極の一部となる多結晶シリコン膜１５Ａを成膜する。
【００３３】
次に、図８に示すように、多結晶シリコン膜１５Ａ上に、バリア膜１６を形成する。半導体記憶装置の製造方法において、複数の多結晶シリコン膜を積層する際には下地の膜表面の影響を低減するために界面処理を行うことがある。バリア膜１６の形成工程として、この界面処理を利用することができる。界面処理は、硫酸と過酸化水素水を処理液として界面を酸化又は洗浄するものであり、この界面処理によりバリア膜１６として機能するシリコン酸化膜が形成される。このバリア膜１６は、後のシリサイド工程において金属原子の拡散を抑制する。界面処理は塩酸と過酸化水素水等を処理液として用いるものであってもよい。
【００３４】
次に、図９に示すように、周辺回路領域２００において、バリア膜１６、多結晶シリコン膜１５Ａ、及び電極間絶縁膜１４を貫通して多結晶シリコン膜１３に達するように開口１７を形成する。周辺回路領域２００の電界効果トランジスタＴｒは、この開口１７を介して上側ゲート電極を形成する多結晶シリコン膜１５Ａ、１５Ｂと、下側ゲート電極を形成する多結晶シリコン膜１３とが電気的に接続される。なお、Ａ−Ａ’線断面、Ｂ−Ｂ’線断面には図示していないが、メモリセル領域１００の選択ゲートトランジスタＳＴ１、ＳＴ２の開口１７も同時に形成される。開口１７をＲＩＥ法により形成し、希弗酸で処理した際には自然酸化膜が形成されることもあるが、この自然酸化膜はバリア膜としての機能を有さないほど薄い膜（膜厚１．０〜１．５ｎｍ程度）であるため、図９ではその記載を省略している。以下の実施の形態の説明においても同様である。
【００３５】
次に、図１０に示すように、開口１７を埋め込むように、バリア膜１６上に多結晶シリコン膜１５Ｂを成膜する。バリア膜１６の厚さは、多結晶シリコン膜１５Ａ、１５Ｂ間が導通するような厚さに設定される。この２層の多結晶シリコン膜１５Ａ、１５Ｂが、後に示す工程を経てメモリセルトランジスタＭｎの制御ゲート電極又は電界効果トランジスタＴｒの上側ゲート電極となる。その後、フォトリソグラフィ法及びＲＩＥ法を用いてパターニングを行い、メモリセル領域１００及び周辺回路領域２００の多結晶シリコン膜１５Ａ、１５Ｂ、バリア膜１６、電極間絶縁膜１４、及び多結晶シリコン膜１３を順にエッチングする。そして、イオン注入により不純物拡散領域１８及び不純物拡散領域３０を形成して、メモリセルトランジスタＭｎ及び電界効果トランジスタＴｒを形成する。電界効果トランジスタＴｒがＮＭＯＳトランジスタの場合には例えば砒素（Ａｓ）、又はリン（Ｐ）を、ＰＭＯＳトランジスタの場合には例えばホウ素（Ｂ）、又はフッ化ホウ素（ＢＦ２）をイオン注入して不純物拡散領域３０を形成する。次に、パターニングされたメモリセル領域１００のゲート電極ＭＧｎ間や、周辺回路領域２００のゲート電極ＰＧをシリコン酸化膜２１で埋め込む。ゲート電極ＭＧｎ、ＰＧは、シリコン酸化膜２１により一旦全て埋め込まれる。その後、ゲート電極ＭＧｎ、ＰＧ上のマスク材（図示せず）をストッパーにしてＣＭＰにより平坦化を実行する。そして、ＲＩＥ法によりエッチバックを行い、ゲート電極ＭＧｎ、ＰＧ上のマスク材を除去するとともに、ゲート電極ＭＧｎ、ＰＧ間の酸化膜を多結晶シリコン膜１５Ｂの側面の一部が露出したままとなるように形成する。
【００３６】
次に、図１１に示すように、スパッタリングにより多結晶シリコン膜１５Ｂを覆うように金属膜２０を堆積する。この金属膜２０は、次のシリサイド工程で多結晶シリコン膜１５Ａ、１５Ｂへ金属を拡散させるために用いられる。Ａ−Ａ’線断面、Ｂ−Ｂ’線断面に示すように、メモリセル領域１００の金属膜２０は多結晶シリコン膜１５Ｂの上面及び側面の一部に接するように設けられている。一方、Ｃ−Ｃ’線断面に示すように、周辺回路領域２００の金属膜２０は多結晶シリコン膜１５Ｂの上面及び側面の一部に接する。ここで、電界効果トランジスタＴｒのゲート長は、メモリセルトランジスタＭｎのゲート長と比較すると長い。周辺回路領域２００において、金属膜２０は、殆ど多結晶シリコン膜１５Ｂの上面にのみ形成されている状態となる。周辺回路領域２００では、メモリセル領域１００と比べて多結晶シリコン膜１５Ｂに対する金属の割合が少なくなる。
【００３７】
次に、図１２に示すように、ＲＴＰ法を用いて多結晶シリコン膜１５Ａ、１５Ｂをシリサイド化する。ここで、メモリセル領域１００では、金属膜２０は多結晶シリコン膜１５Ｂの上面及び側面に接しており、それぞれの面から金属原子が拡散する。メモリセル領域１００では、多結晶シリコン膜１５Ｂに対する金属の割合が多いため、シリサイドが多結晶シリコン膜１５Ｂに伸びる量が大きい。一方、周辺回路領域２００では、金属膜２０は多結晶シリコン膜１５Ｂの主に上面に接している。周辺回路領域２００では、メモリセル領域１００と比較して、多結晶シリコン膜１５Ｂに対する金属の割合が少ないため、シリサイドが多結晶シリコン膜１５Ｂに伸びる量が小さい。
【００３８】
メモリセル領域１００のシリサイド化は多結晶シリコン膜１５Ｂの全体に広がり、バリア膜１６に達する。メモリセル領域１００の金属原子の拡散は、このバリア膜１６により抑制され、シリサイドの成長速度が遅くなる。所定時間のシリサイド工程が終了したとき、メモリセル領域１００では、多結晶シリコン膜１５Ａの一部はシリサイド化されるものの、電極間絶縁膜１４まではシリサイドが到達せずにシリサイド工程が終了することになる。また、周辺回路領域２００ではシリサイドの成長速度は遅く、シリサイドがバリア膜１６に到達する前にシリサイド工程が終了する。
【００３９】
これ以降は、周知の不揮発性半導体記憶装置の製造工程により製造する。メモリセル領域１００及び周辺回路領域２００をシリコン酸化膜２１で埋め込む。そして、コンタクトホール２７を開口して、導体で埋め込むことによりコンタクトプラグ２８を形成する。このコンタクトプラグ２８に接続するように上層配線を形成してパッシベーション膜を堆積する。これにより、図４乃至図６に示す本実施の形態の不揮発性半導体記憶装置を製造することができる。
【００４０】
［第１の実施の形態に係る不揮発性半導体記憶装置の製造方法の効果］
本実施の形態に係るＮＡＮＤ型フラッシュメモリの製造方法の効果について、比較例の製造方法と比較して説明する。図１３乃至図１７は、比較例の不揮発性半導体記憶装置の製造方法を説明する図である。比較例の不揮発性半導体記憶装置の製造方法は、図８に示すバリア膜１６を形成する工程を除いている点において、第１の実施の形態の不揮発性半導体記憶装置の製造方法と異なる。比較例の不揮発性半導体記憶装置の製造方法は、バリア膜１６を形成する工程以外は上述の実施の形態と同様の工程により、多結晶シリコン膜１５Ａ、１５Ｂの積層と開口１７の形成を行う。
【００４１】
図１３は、比較例の不揮発性半導体記憶装置の製造方法により多結晶シリコン膜１５Ａ、１５Ｂを積層した状態を示す図である。図１３に示すように比較例の不揮発性半導体記憶装置の製造方法は、多結晶シリコン膜１５Ａと多結晶シリコン膜１５Ｂとの間にバリア膜１６が形成されていない点において図１０と異なる。
【００４２】
次に、図１４に示すように、スパッタリングにより多結晶シリコン膜１５Ｂを覆うように金属膜２０を堆積する。この金属膜２０は、次のシリサイド工程で多結晶シリコン膜１５Ａ、１５Ｂへ金属を拡散させるために用いられる。Ａ−Ａ’線断面、Ｂ−Ｂ’線断面に示すように、メモリセル領域１００の金属膜２０は多結晶シリコン膜１５Ｂの上面及び側面の一部に接するように設けられている。一方、Ｃ−Ｃ’線断面に示すように、周辺回路領域２００の金属膜２０は多結晶シリコン膜１５Ｂの上面及び側面の一部に接する。ここで、電界効果トランジスタＴｒのゲート長は、メモリセルトランジスタＭｎのゲート長と比較すると長い。周辺回路領域２００において、金属膜２０は、殆ど多結晶シリコン膜１５Ｂの上面にのみ形成されている状態となる。周辺回路領域２００では、メモリセル領域１００と比べて多結晶シリコン膜１５Ｂに対する金属の割合が少なくなる。
【００４３】
次に、図１５に示すように、ＲＴＰ法を用いて多結晶シリコン膜１５Ａ、１５Ｂをシリサイド化する。ここで、メモリセル領域１００では、金属膜２０は多結晶シリコン膜１５Ｂの上面及び側面に接しており、それぞれの面から金属原子が拡散する。メモリセル領域１００では、多結晶シリコン膜１５Ｂに対する金属の割合が多いため、シリサイドが多結晶シリコン膜１５Ａ、１５Ｂに伸びる量が大きい。一方、周辺回路領域２００では、金属膜２０は多結晶シリコン膜１５Ｂの主に上面に接している。周辺回路領域２００では、メモリセル領域１００と比較して、多結晶シリコン膜１５Ｂに対する金属の割合が少ないため、シリサイドが多結晶シリコン膜１５Ｂに伸びる量が小さい。
【００４４】
Ａ−Ａ’線断面、Ｂ−Ｂ’線断面に示すメモリセル領域１００のシリサイド化は、多結晶シリコン膜１５Ｂの全体に広がる。ここで、比較例の製造方法ではバリア膜１６が形成されていないため、シリサイドはさらに成長して多結晶シリコン膜１５Ａ内に広がる。その結果、メモリセル領域１００の多結晶シリコン膜１５Ａ、１５Ｂは完全にシリサイド化（ＦＵＳＩ：Full Silicide）される。メモリセル領域１００では、シリサイドは電極間絶縁膜１４に到達することになる。この状態で、さらにシリサイドが成長すると、多結晶シリコン膜１５Ａ、１５Ｂ内に存在する微小な空隙（Ｖｏｉｄ）の周囲の多結晶シリコンがシリサイド成長に伴って移動する。その結果、多結晶シリコン膜１５Ａ、１５Ｂ中の空隙（Ｖｏｉｄ）が大きくなり、性能が悪化するという問題がある。
【００４５】
メモリセル領域１００にスパッタリングにより形成する金属膜２０の量を減らせば、多結晶シリコン膜１５Ａ、１５Ｂが完全にシリサイド化することを防ぐことができる。しかし、金属膜２０の量を減らすと、周辺回路領域２００では十分な量のシリサイドを形成することができなくなってしまう。図１６及び図１７は、この問題を説明するための比較例の製造方法の図である。図１６は、比較例の不揮発性半導体記憶装置の製造方法において、スパッタリングする金属膜２０の量を減らした状態を示している。
【００４６】
次に、図１７に示すように、ＲＴＰ法を用いて多結晶シリコン膜１５Ａ、１５Ｂをシリサイド化する。図１７に示す例では金属膜２０の量が少ないため、拡散する金属原子の量は図１４及び図１５に示す例よりも少なくなる。所定時間のシリサイド工程が終了したとき、メモリセル領域１００では、多結晶シリコン膜１５Ａの一部はシリサイド化されるものの、電極間絶縁膜１４まではシリサイドが到達せずにシリサイド工程が終了することになる。
一方、Ｃ−Ｃ’線断面に示す周辺回路領域２００では金属膜２０の量が少なく、且つ金属膜２０と多結晶シリコン膜１５Ｂとは主として上面でしか接していないため、多結晶シリコン膜１５Ｂ内に十分に金属が拡散しない。その結果、周辺回路領域２００の多結晶シリコン膜１５Ｂ上で金属の凝集が起こり、多結晶シリコン膜に十分な量のシリサイドを形成することができない。この場合、後の工程で周辺回路領域２００の多結晶シリコン膜１５Ｂ上にコンタクトを形成する際、シリサイドがＲＩＥのストッパーとして機能しないおそれがある。多結晶シリコン膜１５Ｂに達するコンタクトを形成しようとしても、シリサイド及び多結晶シリコン膜１５Ａ、１５Ｂを突き抜け、さらに電極間絶縁膜１４までも突き抜けてしまい、不具合を生じる可能性がある。
【００４７】
このように、比較例の不揮発性半導体記憶装置のシリサイド工程では、金属膜２０の厚さを厚くして、周辺回路領域２００の電界効果トランジスタＴｒで十分なシリサイドが形成できたとしても、メモリセル領域１００のメモリセルトランジスタＭｎでは過剰にシリサイド化が進み、ゲート電極内に空隙（Ｖｏｉｄ）ができる。逆に、金属膜２０の厚さを薄くして、メモリセルトランジスタＭｎでは適正な量のシリサイドが形成できたとしても、電界効果トランジスタＴｒでは不十分な量のシリサイドしか形成されない。そのため、比較例の不揮発性半導体記憶装置のシリサイド工程ではメモリセル領域１００でシリサイドの成長速度を抑制しつつ、周辺回路領域２００では十分な量のシリサイドを形成することができない。
【００４８】
これに対し本実施の形態の製造方法では、多結晶シリコン膜１５Ｂ内にシリサイドの成長を防ぐためのバリア膜１６が形成される。このバリア膜１６により、メモリセル領域１００でシリサイド化が過剰に進むことがなくなるとともに、周辺回路領域２００ではバリア膜１６近傍まで多結晶シリコン膜がシリサイド化される。本実施の形態の製造方法のシリサイド工程では、メモリセル領域１００の多結晶シリコン膜１５Ａ、１５Ｂが完全にシリサイド化されることがなく、過剰なシリサイド化により多結晶シリコン膜１５Ａ、１５Ｂの中に空隙（Ｖｏｉｄ）が生じることがない。また、周辺回路領域２００における金属の凝集を防ぐこともできる。本実施の形態の不揮発性半導体記憶装置の製造方法を用いることにより、メモリセル領域１００でシリサイドの成長速度を抑制しつつ、周辺回路領域２００では十分な量のシリサイドを形成することができ、メモリセルトランジスタＭｎと電界効果トランジスタＴｒの動作特性を向上させることが出来る。
【００４９】
［第１の実施の形態に係る不揮発性半導体記憶装置の他の例］
上述の第１の実施の形態の製造方法では、多結晶シリコン膜１５Ａ上にバリア膜１６を形成した後、開口１７を形成していた（図８及び図９参照）。このバリア膜１６の形成と開口１７の形成の順番は変更することができる。すなわち、多結晶シリコン膜１５Ａ及び電極間絶縁膜１４を貫通する開口１７を形成し、その後バリア膜１６を形成することができる。この場合、バリア膜１６は開口１７内部にも形成される。図１８は、この方法で開口１７及びバリア膜１６を形成した状態を示す図である。上述のようにバリア膜１６は多結晶シリコン膜１５Ａと多結晶シリコン膜１５Ｂとが導通するような厚さに設定されている。そのため、多結晶シリコン膜１５Ａと多結晶シリコン膜１３もバリア膜１６を介して開口１７底部で導通するので、バリア膜１６の形成と開口１７の形成の順番の変更は不揮発性半導体記憶装置の動作に影響を及ぼさない。バリア膜１６と開口１７の形成の順番の変更以外は上述の実施の形態の製造方法と同様にして、不揮発性半導体記憶装置を形成することができる。
【００５０】
また、第１の実施の形態の製造方法では、バリア膜１６は、多結晶シリコン膜１５Ａ、１５Ｂ間に形成された１層のみとして説明した。しかし、図１９に示すように多結晶シリコン膜１５Ｂを積層する工程を複数回に分けて、各工程において界面処理を行い、バリア膜１６を形成することもできる。これにより、複数のバリア膜１６を多結晶シリコン膜１５Ｂ内に設けることができる。その結果、メモリセル領域１００においてシリサイドの成長をさらに抑制することができる。
【００５１】
（第２の実施の形態）
［第２の実施の形態に係る不揮発性半導体記憶装置の製造方法］
次に、本発明の第２の実施の形態に係る不揮発性半導体記憶装置の製造方法について、図２０乃至図２３を参照して説明する。第２の実施の形態の不揮発性半導体記憶装置は、バリア膜１６としてシリコン酸化膜とシリコン窒化膜の積層膜を用いる点において第１の実施の形態と異なる。第２の実施の形態の不揮発性半導体記憶装置のメモリセル領域１００及び周辺回路領域２００におけるその他の構成は、図１〜図６に示す上述の第１の実施の形態と同様である。第１の実施の形態と対応する箇所には同一の符号を付してその説明を省略する。
【００５２】
以後の図において、図２０〜図２３は、メモリセル領域１００に形成されるメモリセルトランジスタＭｎ及び周辺回路領域２００に形成される電界効果トランジスタＴｒの製造工程の断面図である。図２０〜図２３は、図２Ｂに示されるＡ−Ａ’線の断面、図２Ｂに示されるＢ−Ｂ’線の断面、図３に示されるＣ−Ｃ’線の断面を並べて示している。なお、説明を簡素化するため、Ｂ−Ｂ’線断面図では、選択ゲートトランジスタＳＴ１を省略して、メモリセルＭｎの部分のみを示す。
【００５３】
本実施の形態の製造方法は、図７に示すゲート電極の積層構造を形成する工程までは、第１の実施の形態と同様である。次に、図２０に示すように、多結晶シリコン膜１５Ａ上に、バリア膜１６を形成する。本実施の形態の製造方法において、バリア膜１６は、シリコン酸化膜１６Ａとシリコン窒化膜１６Ｂの積層膜として形成される。この積層膜の膜厚は、例えば１．５〜３．０ｎｍ程度の厚さである。このシリコン酸化膜１６Ａ、シリコン窒化膜１６Ｂは、後のシリサイド工程において金属原子の拡散を抑制する。
【００５４】
これ以降の本実施の形態の製造方法は、第１の実施の形態と同様の工程である。すなわち、図２１に示すように、シリコン酸化膜１６Ａ、シリコン窒化膜１６Ｂ、多結晶シリコン膜１５Ａ、及び電極間絶縁膜１４を貫通して多結晶シリコン膜１３に達するように開口１７を形成する。周辺回路領域２００の電界効果トランジスタＴｒは、この開口１７を介して上側ゲート電極を形成する多結晶シリコン膜１５Ａ、１５Ｂと、下側ゲート電極を形成する多結晶シリコン膜１３とが電気的に接続される。そして、開口１７を埋め込むように、シリコン酸化膜１６Ａ、シリコン窒化膜１６Ｂ上に多結晶シリコン膜１５Ｂを成膜する。シリコン酸化膜１６Ａ、シリコン窒化膜１６Ｂの厚さは、例えば１．５〜３．０ｎｍ程度としたが、多結晶シリコン膜１５Ａ、１５Ｂ間が導通するような厚さに設定されていればよい。この２層の多結晶シリコン膜１５Ａ、１５Ｂが、後に示す工程を経てメモリセルトランジスタＭｎの制御ゲート電極又は電界効果トランジスタＴｒの上側ゲート電極となる。その後、フォトリソグラフィ法及びＲＩＥ法を用いてパターニングを行い、メモリセル領域１００及び周辺回路領域２００の多結晶シリコン膜１５Ａ、１５Ｂ、シリコン酸化膜１６Ａ、シリコン窒化膜１６Ｂ、電極間絶縁膜１４、及び多結晶シリコン膜１３を順にエッチングする。そして、イオン注入により不純物拡散領域１８及び不純物拡散領域３０を形成して、メモリセルトランジスタＭｎ及び電界効果トランジスタＴｒを形成する。電界効果トランジスタＴｒがＮＭＯＳトランジスタの場合には例えば砒素（Ａｓ）、又はリン（Ｐ）を、ＰＭＯＳトランジスタの場合には例えばホウ素（Ｂ）、又はフッ化ホウ素（ＢＦ２）をイオン注入して不純物拡散領域３０を形成する。次に、パターニングされたメモリセル領域１００のゲート電極ＭＧｎ間や、周辺回路領域２００のゲート電極ＰＧをシリコン酸化膜２１で埋め込む。ゲート電極ＭＧｎ、ＰＧは、シリコン酸化膜２１により一旦全て埋め込まれる。その後、ゲート電極ＭＧｎ、ＰＧ上のマスク材（図示せず）をストッパーにしてＣＭＰにより平坦化を実行する。そして、ＲＩＥ法によりエッチバックを行い、ゲート電極ＭＧｎ、ＰＧ上のマスク材を除去するとともに、ゲート電極ＭＧｎ、ＰＧ間の酸化膜を多結晶シリコン膜１５Ｂの側面の一部が露出したままとなるように形成する。
【００５５】
次に、図２２に示すように、スパッタリングにより多結晶シリコン膜１５Ｂを覆うように金属膜２０を堆積する。この金属膜２０は、次のシリサイド工程で多結晶シリコン膜１５Ａ、１５Ｂへ金属を拡散させるために用いられる。Ａ−Ａ’線断面、Ｂ−Ｂ’線断面に示すように、メモリセル領域１００の金属膜２０は多結晶シリコン膜１５Ｂの上面及び側面の一部に接するように設けられている。一方、Ｃ−Ｃ’線断面に示すように、周辺回路領域２００の金属膜２０は多結晶シリコン膜１５Ｂの上面及び側面の一部に接する。ここで、電界効果トランジスタＴｒのゲート長は、メモリセルトランジスタＭｎのゲート長と比較すると長い。周辺回路領域２００において、金属膜２０は、殆ど多結晶シリコン膜１５Ｂの上面にのみ形成されている状態となる。周辺回路領域２００では、メモリセル領域１００と比べて多結晶シリコン膜１５Ｂに対する金属の割合が少なくなる。
【００５６】
次に、図２３に示すように、ＲＴＰ法を用いて多結晶シリコン膜１５Ａ、１５Ｂをシリサイド化する。ここで、メモリセル領域１００では、金属膜２０は多結晶シリコン膜１５Ｂの上面及び側面に接しており、それぞれの面から金属原子が拡散する。メモリセル領域１００では、多結晶シリコン膜１５Ｂに対する金属の割合が多いため、シリサイドが多結晶シリコン膜１５Ｂに伸びる量が大きい。一方、周辺回路領域２００では、金属膜２０は多結晶シリコン膜１５Ｂの主に上面に接している。周辺回路領域２００では、メモリセル領域１００と比較して、多結晶シリコン膜１５Ｂに対する金属の割合が少ないため、シリサイドが多結晶シリコン膜１５Ｂに伸びる量が小さい。
【００５７】
メモリセル領域１００のシリサイド化は多結晶シリコン膜１５Ｂの全体に広がり、シリコン酸化膜１６Ａ、シリコン窒化膜１６Ｂに達する。本実施の形態の製造方法においても、メモリセル領域１００の金属原子の拡散は、シリコン酸化膜１６Ａ、シリコン窒化膜１６Ｂにより抑制され、シリサイドの成長速度が遅くなる。所定時間のシリサイド工程が終了したとき、メモリセル領域１００では、多結晶シリコン膜１５Ａの一部はシリサイド化されるものの、電極間絶縁膜１４まではシリサイドが到達せずにシリサイド工程が終了することになる。また、周辺回路領域２００ではシリサイドの成長速度は遅く、シリサイドがシリコン酸化膜１６Ａ、シリコン窒化膜１６Ｂに到達する前にシリサイド工程が終了する。
【００５８】
これ以降は、周知の不揮発性半導体記憶装置の製造工程により製造する。メモリセル領域１００及び周辺回路領域２００をシリコン酸化膜２１で埋め込む。そして、コンタクトホール２７を開口して、導体で埋め込むことによりコンタクトプラグ２８を形成する。このコンタクトプラグ２８に接続するように上層配線を形成してパッシベーション膜を堆積する。これにより、本実施の形態の不揮発性半導体記憶装置を製造することができる。
【００５９】
［第２の実施の形態に係る不揮発性半導体記憶装置の製造方法の効果］
本実施の形態の製造方法では、バリア膜１６はシリコン酸化膜１６Ａ及びシリコン窒化膜１６Ｂの積層膜として設けられる。このシリコン酸化膜１６Ａ及びシリコン窒化膜１６Ｂにより、メモリセル領域１００でシリサイド化が過剰に進むことがなくなるとともに、周辺回路領域２００ではシリコン酸化膜１６Ａ及びシリコン窒化膜１６Ｂ近傍まで多結晶シリコン膜がシリサイド化される。そのため、メモリセル領域１００でシリサイドの成長速度を抑制しつつ、周辺回路領域２００では十分な量のシリサイドを形成することができ、メモリセルトランジスタＭｎと電界効果トランジスタＴｒの動作特性を向上させることが出来る。
【００６０】
［第２の実施の形態に係る不揮発性半導体記憶装置の他の例］
なお、バリア膜１６は、シリコン酸化膜とシリコン窒化膜の積層膜として説明したが、これに限定されるものではない。バリア膜１６として、シリコン窒化膜を２層積層した膜を使用してもよいし、その他の積層膜を使用してもよい。
【００６１】
（第３の実施の形態）
［第３の実施の形態に係る不揮発性半導体記憶装置の製造方法］
次に、本発明の第３の実施の形態に係る不揮発性半導体記憶装置の製造方法について、図２４乃至図２８を参照して説明する。第３の実施の形態の不揮発性半導体記憶装置は、バリア膜１６としてシリコン酸化膜１６Ａとシリコン窒化膜１６Ｂの積層膜を用いる点は、第２の実施の形態と同様である。第３の実施の形態の製造方法は、このバリア膜１６の形成と開口１７の形成の順番を変更する点において第２の実施の形態と異なる。第３の実施の形態の不揮発性半導体記憶装置のメモリセル領域１００及び周辺回路領域２００におけるその他の構成は、図１〜図６に示す上述の第１の実施の形態と同様である。第１の実施の形態と対応する箇所には同一の符号を付してその説明を省略する。
【００６２】
以後の図において、図２４〜図２８は、メモリセル領域１００に形成されるメモリセルトランジスタＭｎ及び周辺回路領域２００に形成される電界効果トランジスタＴｒの製造工程の断面図である。図２４〜図２８は、図２Ｂに示されるＡ−Ａ’線の断面、図２Ｂに示されるＢ−Ｂ’線の断面、図３に示されるＣ−Ｃ’線の断面を並べて示している。なお、説明を簡素化するため、Ｂ−Ｂ’線断面図では、選択ゲートトランジスタＳＴ１を省略して、メモリセルＭｎの部分のみを示す。
【００６３】
本実施の形態の製造方法は、図７に示すゲート電極の積層構造を形成する工程までは、第１の実施の形態と同様である。次に、図２４に示すように、多結晶シリコン膜１５Ａ、及び電極間絶縁膜１４を貫通して多結晶シリコン膜１３に達するように開口１７を形成する。周辺回路領域２００の電界効果トランジスタＴｒは、この開口１７を介して上側ゲート電極を形成する多結晶シリコン膜１５Ａ、１５Ｂと下側ゲート電極を形成する多結晶シリコン膜１３が接続される。
【００６４】
次に、図２５に示すように、多結晶シリコン膜１５Ａ上に、バリア膜１６を形成する。本実施の形態の製造方法も、バリア膜１６は、シリコン酸化膜１６Ａとシリコン窒化膜１６Ｂの積層膜として形成される。この積層膜の膜厚は、例えば１．５〜３．０ｎｍ程度の厚さである。このシリコン酸化膜１６Ａ、シリコン窒化膜１６Ｂは、後のシリサイド工程において金属原子の拡散を抑制する。この場合、シリコン酸化膜１６Ａ、シリコン窒化膜１６Ｂは開口１７内部にも形成される。上述のようにバリア膜１６は多結晶シリコン膜１５Ａと多結晶シリコン膜１５Ｂとが導通するような厚さに設定されている。そのため、多結晶シリコン膜１５Ａと多結晶シリコン膜１３もシリコン酸化膜１６Ａ、シリコン窒化膜１６Ｂを介して開口１７底部で導通するので、シリコン酸化膜１６Ａ、シリコン窒化膜１６Ｂの形成と開口１７の形成の順番の変更は不揮発性半導体記憶装置の動作に影響を及ぼさない。
【００６５】
これ以降の本実施の形態の製造方法は、第２の実施の形態と同様の工程である。すなわち、図２６に示すように、開口１７を埋め込むように、シリコン酸化膜１６Ａ、シリコン窒化膜１６Ｂ上に多結晶シリコン膜１５Ｂを成膜する。シリコン酸化膜１６Ａ、シリコン窒化膜１６Ｂの厚さは、例えば１．５〜３．０ｎｍ程度としたが、多結晶シリコン膜１５Ａ、１５Ｂ間が導通するような厚さに設定されていればよい。この２層の多結晶シリコン膜１５Ａ、１５Ｂが、後に示す工程を経てメモリセルトランジスタＭｎの制御ゲート電極又は電界効果トランジスタＴｒの上側ゲート電極となる。その後、フォトリソグラフィ法及びＲＩＥ法を用いてパターニングを行い、メモリセル領域１００及び周辺回路領域２００の多結晶シリコン膜１５Ａ、１５Ｂ、シリコン酸化膜１６Ａ、シリコン窒化膜１６Ｂ、電極間絶縁膜１４、及び多結晶シリコン膜１３を順にエッチングする。そして、イオン注入により不純物拡散領域１８及び不純物拡散領域３０を形成して、メモリセルトランジスタＭｎ及び電界効果トランジスタＴｒを形成する。電界効果トランジスタＴｒがＮＭＯＳトランジスタの場合には例えば砒素（Ａｓ）、又はリン（Ｐ）を、ＰＭＯＳトランジスタの場合には例えばホウ素（Ｂ）、又はフッ化ホウ素（ＢＦ２）をイオン注入して不純物拡散領域３０を形成する。次に、パターニングされたメモリセル領域１００のゲート電極ＭＧｎ間や、周辺回路領域２００のゲート電極ＰＧをシリコン酸化膜２１で埋め込む。ゲート電極ＭＧｎ、ＰＧは、シリコン酸化膜２１により一旦全て埋め込まれる。その後、ゲート電極ＭＧｎ、ＰＧ上のマスク材（図示せず）をストッパーにしてＣＭＰにより平坦化を実行する。そして、ＲＩＥ法によりエッチバックを行い、ゲート電極ＭＧｎ、ＰＧ上のマスク材を除去するとともに、ゲート電極ＭＧｎ、ＰＧ間の酸化膜を多結晶シリコン膜１５Ｂの側面の一部が露出したままとなるように形成する。
【００６６】
次に、図２７に示すように、スパッタリングにより多結晶シリコン膜１５Ｂを覆うように金属膜２０を堆積する。この金属膜２０は、次のシリサイド工程で多結晶シリコン膜１５Ａ、１５Ｂへ金属を拡散させるために用いられる。Ａ−Ａ’線断面、Ｂ−Ｂ’線断面に示すように、メモリセル領域１００の金属膜２０は多結晶シリコン膜１５Ｂの上面及び側面の一部に接するように設けられている。一方、Ｃ−Ｃ’線断面に示すように、周辺回路領域２００の金属膜２０は多結晶シリコン膜１５Ｂの上面及び側面の一部に接する。ここで、電界効果トランジスタＴｒのゲート長は、メモリセルトランジスタＭｎのゲート長と比較すると長い。周辺回路領域２００において、金属膜２０は、殆ど多結晶シリコン膜１５Ｂの上面にのみ形成されている状態となる。周辺回路領域２００では、メモリセル領域１００と比べて多結晶シリコン膜１５Ｂに対する金属の割合が少なくなる。
【００６７】
次に、図２８に示すように、ＲＴＰ法を用いて多結晶シリコン膜１５Ａ、１５Ｂをシリサイド化する。ここで、メモリセル領域１００では、金属膜２０は多結晶シリコン膜１５Ｂの上面及び側面に接しており、それぞれの面から金属原子が拡散する。メモリセル領域１００では、多結晶シリコン膜１５Ｂに対する金属の割合が多いため、シリサイドが多結晶シリコン膜１５Ｂに伸びる量が大きい。一方、周辺回路領域２００では、金属膜２０は多結晶シリコン膜１５Ｂの主に上面に接している。周辺回路領域２００では、メモリセル領域１００と比較して、多結晶シリコン膜１５Ｂに対する金属の割合が少ないため、シリサイドが多結晶シリコン膜１５Ｂに伸びる量が小さい。
【００６８】
メモリセル領域１００のシリサイド化は多結晶シリコン膜１５Ｂの全体に広がり、シリコン酸化膜１６Ａ、シリコン窒化膜１６Ｂに達する。本実施の形態の製造方法においても、メモリセル領域１００の金属原子の拡散は、シリコン酸化膜１６Ａ、シリコン窒化膜１６Ｂにより抑制され、シリサイドの成長速度が遅くなる。所定時間のシリサイド工程が終了したとき、メモリセル領域１００では、多結晶シリコン膜１５Ａの一部はシリサイド化されるものの、電極間絶縁膜１４まではシリサイドが到達せずにシリサイド工程が終了することになる。また、周辺回路領域２００ではシリサイドの成長速度は遅く、シリサイドがシリコン酸化膜１６Ａ、シリコン窒化膜１６Ｂに到達する前にシリサイド工程が終了する。
【００６９】
これ以降は、周知の不揮発性半導体記憶装置の製造工程により製造する。メモリセル領域１００及び周辺回路領域２００をシリコン酸化膜２１で埋め込む。そして、コンタクトホール２７を開口して、導体で埋め込むことによりコンタクトプラグ２８を形成する。このコンタクトプラグ２８に接続するように上層配線を形成してパッシベーション膜を堆積する。これにより、本実施の形態の不揮発性半導体記憶装置を製造することができる。
【００７０】
［第３の実施の形態に係る不揮発性半導体記憶装置の製造方法の効果］
本実施の形態の製造方法では、バリア膜１６はシリコン酸化膜１６Ａ及びシリコン窒化膜１６Ｂの積層膜として設けられる。このシリコン酸化膜１６Ａ及びシリコン窒化膜１６Ｂにより、メモリセル領域１００でシリサイド化が過剰に進むことがなくなるとともに、周辺回路領域２００ではシリコン酸化膜１６Ａ及びシリコン窒化膜１６Ｂ近傍まで多結晶シリコン膜がシリサイド化される。そのため、メモリセル領域１００でシリサイドの成長速度を抑制しつつ、周辺回路領域２００では十分な量のシリサイドを形成することができ、メモリセルトランジスタＭｎと電界効果トランジスタＴｒの動作特性を向上させることが出来る。
【００７１】
［第３の実施の形態に係る不揮発性半導体記憶装置の他の例］
上述の第３の実施の形態の製造方法では、積層されたシリコン酸化膜１６Ａ、シリコン窒化膜１６Ｂは、多結晶シリコン膜１５Ａ、１５Ｂ間に形成された１層のみとして説明した。しかし、図２９に示すように多結晶シリコン膜１５Ｂを積層する工程を複数回に分けて、シリコン酸化膜１６Ａ’及びシリコン窒化膜１６Ｂ’の積層膜を形成することもできる。これにより、複数のバリア膜（シリコン酸化膜１６Ａとシリコン窒化膜１６Ｂの積層膜、及びシリコン酸化膜１６Ａ’とシリコン窒化膜１６Ｂ’の積層膜）を多結晶シリコン膜１５Ｂ内に設けることができる。その結果、メモリセル領域１００においてシリサイドの成長をさらに抑制することができる。
【００７２】
（第４の実施の形態）
［第４の実施の形態に係る不揮発性半導体記憶装置の製造方法］
次に、本発明の第４の実施の形態に係る不揮発性半導体記憶装置の製造方法について、図３０乃至図３３を参照して説明する。第４の実施の形態の不揮発性半導体記憶装置は、バリア膜１６として多結晶シリコン膜に炭素及び窒素がドーピングされて形成されたシリコン炭化膜及びシリコン窒化膜を用いる点において第１の実施の形態と異なる。第４の実施の形態の不揮発性半導体記憶装置のメモリセル領域１００及び周辺回路領域２００におけるその他の構成は、図１〜図６に示す上述の第１の実施の形態と同様である。第１の実施の形態と対応する箇所には同一の符号を付してその説明を省略する。
【００７３】
以後の図において、図３０〜図３３は、メモリセル領域１００に形成されるメモリセルトランジスタＭｎ及び周辺回路領域２００に形成される電界効果トランジスタＴｒの製造工程の断面図である。図３０〜図３３は、図２Ｂに示されるＡ−Ａ’線の断面、図２Ｂに示されるＢ−Ｂ’線の断面、図３に示されるＣ−Ｃ’線の断面を並べて示している。なお、説明を簡素化するため、Ｂ−Ｂ’線断面図では、選択ゲートトランジスタＳＴ１を省略して、メモリセルＭｎの部分のみを示す。
【００７４】
本実施の形態の製造方法は、図７に示すゲート電極の積層構造を形成する工程までは、第１の実施の形態と同様である。次に、図３０に示すように、多結晶シリコン膜１５Ａ上に、バリア膜１６を形成する。本実施の形態の製造方法において、多結晶シリコン膜１５Ａの表面に炭素及び窒素をドーピングして、多結晶シリコン膜１５Ａ内にシリコン炭化膜及びシリコン窒化膜を形成する。このシリコン炭化膜及びシリコン窒化膜がバリア膜１６となる。バリア膜１６は、後のシリサイド工程において金属原子の拡散を抑制する。
【００７５】
これ以降の本実施の形態の製造方法は、第１の実施の形態と同様の工程である。すなわち、図３１に示すように、バリア膜１６、多結晶シリコン膜１５Ａ、及び電極間絶縁膜１４を貫通して多結晶シリコン膜１３に達するように開口１７を形成する。周辺回路領域２００の電界効果トランジスタＴｒは、この開口１７を介して上側ゲート電極を形成する多結晶シリコン膜１５Ａ、１５Ｂと、下側ゲート電極を形成する多結晶シリコン膜１３とが電気的に接続される。そして、開口１７を埋め込むように、バリア膜１６上に多結晶シリコン膜１５Ｂを成膜する。バリア膜１６の厚さは、多結晶シリコン膜１５Ａ、１５Ｂ間が導通するような厚さに設定されていればよい。この２層の多結晶シリコン膜１５Ａ、１５Ｂが、後に示す工程を経てメモリセルトランジスタＭｎの制御ゲート電極又は電界効果トランジスタＴｒの上側ゲート電極となる。その後、フォトリソグラフィ法及びＲＩＥ法を用いてパターニングを行い、メモリセル領域１００及び周辺回路領域２００の多結晶シリコン膜１５Ａ、１５Ｂ、バリア膜１６、電極間絶縁膜１４、及び多結晶シリコン膜１３を順にエッチングする。そして、イオン注入により不純物拡散領域１８及び不純物拡散領域３０を形成して、メモリセルトランジスタＭｎ及び電界効果トランジスタＴｒを形成する。電界効果トランジスタＴｒがＮＭＯＳトランジスタの場合には例えば砒素（Ａｓ）、又はリン（Ｐ）を、ＰＭＯＳトランジスタの場合には例えばホウ素（Ｂ）、又はフッ化ホウ素（ＢＦ２）をイオン注入して不純物拡散領域３０を形成する。次に、パターニングされたメモリセル領域１００のゲート電極ＭＧｎ間や、周辺回路領域２００のゲート電極ＰＧをシリコン酸化膜２１で埋め込む。ゲート電極ＭＧｎ、ＰＧは、シリコン酸化膜２１により一旦全て埋め込まれる。その後、ゲート電極ＭＧｎ、ＰＧ上のマスク材（図示せず）をストッパーにしてＣＭＰにより平坦化を実行する。そして、ＲＩＥ法によりエッチバックを行い、ゲート電極ＭＧｎ、ＰＧ上のマスク材を除去するとともに、ゲート電極ＭＧｎ、ＰＧ間の酸化膜を多結晶シリコン膜１５Ｂの側面の一部が露出したままとなるように形成する。
【００７６】
次に、図３２に示すように、スパッタリングにより多結晶シリコン膜１５Ｂを覆うように金属膜２０を堆積する。この金属膜２０は、次のシリサイド工程で多結晶シリコン膜１５Ａ、１５Ｂへ金属を拡散させるために用いられる。Ａ−Ａ’線断面、Ｂ−Ｂ’線断面に示すように、メモリセル領域１００の金属膜２０は多結晶シリコン膜１５Ｂの上面及び側面の一部に接するように設けられている。一方、Ｃ−Ｃ’線断面に示すように、周辺回路領域２００の金属膜２０は多結晶シリコン膜１５Ｂの上面及び側面の一部に接する。ここで、電界効果トランジスタＴｒのゲート長は、メモリセルトランジスタＭｎのゲート長と比較すると長い。周辺回路領域２００において、金属膜２０は、殆ど多結晶シリコン膜１５Ｂの上面にのみ形成されている状態となる。周辺回路領域２００では、メモリセル領域１００と比べて多結晶シリコン膜１５Ｂに対する金属の割合が少なくなる。
【００７７】
次に、図３３に示すように、ＲＴＰ法を用いて多結晶シリコン膜１５Ａ、１５Ｂをシリサイド化する。ここで、メモリセル領域１００では、金属膜２０は多結晶シリコン膜１５Ｂの上面及び側面に接しており、それぞれの面から金属原子が拡散する。メモリセル領域１００では、多結晶シリコン膜１５Ｂに対する金属の割合が多いため、シリサイドが多結晶シリコン膜１５Ｂに伸びる量が大きい。一方、周辺回路領域２００では、金属膜２０は多結晶シリコン膜１５Ｂの主に上面に接している。周辺回路領域２００では、メモリセル領域１００と比較して、多結晶シリコン膜１５Ｂに対する金属の割合が少ないため、シリサイドが多結晶シリコン膜１５Ｂに伸びる量が小さい。
【００７８】
メモリセル領域１００のシリサイド化は多結晶シリコン膜１５Ｂの全体に広がり、バリア膜１６に達する。本実施の形態の製造方法においても、メモリセル領域１００の金属原子の拡散は、バリア膜１６により抑制され、シリサイドの成長速度が遅くなる。所定時間のシリサイド工程が終了したとき、メモリセル領域１００では、多結晶シリコン膜１５Ａの一部はシリサイド化されるものの、電極間絶縁膜１４まではシリサイドが到達せずにシリサイド工程が終了することになる。また、周辺回路領域２００ではシリサイドの成長速度は遅く、シリサイドがバリア膜１６に到達する前にシリサイド工程が終了する。
【００７９】
これ以降は、周知の不揮発性半導体記憶装置の製造工程により製造する。メモリセル領域１００及び周辺回路領域２００をシリコン酸化膜２１で埋め込む。そして、コンタクトホール２７を開口して、導体で埋め込むことによりコンタクトプラグ２８を形成する。このコンタクトプラグ２８に接続するように上層配線を形成してパッシベーション膜を堆積する。これにより、本実施の形態の不揮発性半導体記憶装置を製造することができる。
【００８０】
［第４の実施の形態に係る不揮発性半導体記憶装置の製造方法の効果］
本実施の形態の製造方法では、バリア膜１６は多結晶シリコン膜に炭素及び窒素がドーピングされて形成されたシリコン炭化膜及びシリコン窒化膜として設けられる。このバリア膜１６により、メモリセル領域１００でシリサイド化が過剰に進むことがなくなるとともに、周辺回路領域２００ではバリア膜１６近傍まで多結晶シリコン膜がシリサイド化される。そのため、メモリセル領域１００でシリサイドの成長速度を抑制しつつ、周辺回路領域２００では十分な量のシリサイドを形成することができ、メモリセルトランジスタＭｎと電界効果トランジスタＴｒの動作特性を向上させることが出来る。
【００８１】
［第４の実施の形態に係る不揮発性半導体記憶装置の他の例］
上述の第４の実施の形態の製造方法では、多結晶シリコン膜１５Ａ上にバリア膜１６を形成した後、開口１７を形成していた（図３０及び図３１参照）。このバリア膜１６の形成と開口１７の形成の順番は変更することができる。すなわち、多結晶シリコン膜１５Ａ及び電極間絶縁膜１４を貫通する開口１７を形成し、その後バリア膜１６を形成することができる。図３１は、開口１７を形成した後に多結晶シリコン膜に炭素及び窒素をドーピングしてバリア膜１６を形成している状態を示す図である。バリア膜１６と開口１７の形成の順番の変更以外は図３２以降に示す上述の実施の形態の製造方法と同様にして、不揮発性半導体記憶装置を形成することができる。
【００８２】
また、第４の実施の形態の製造方法では、バリア膜１６は、多結晶シリコン膜１５Ａ、１５Ｂ間に形成された１層のみとして説明した。しかし、図３５に示すように多結晶シリコン膜１５Ｂを積層する工程を複数回に分けて、各工程において多結晶シリコン膜１５Ｂに炭素及び窒素をドーピングしてバリア膜１６を形成することもできる。これにより、複数のバリア膜１６を多結晶シリコン膜１５Ｂ内に設けることができる。その結果、メモリセル領域１００においてシリサイドの成長をさらに抑制することができる。
【００８３】
以上、本発明の実施の形態を説明したが、本発明はこれらに限定されるものではなく、発明の趣旨を逸脱しない範囲内において、種々の変更、追加、組み合わせ等が可能である。例えば、選択トランジスタＳＴ１、ＳＴ２の間に直列接続されるメモリセルトランジスタＭｎの数は複数であればよく、その数は１６個に限定されるものではない。
【符号の説明】
【００８４】
１・・・ＮＡＮＤセルユニット、 ３・・・ｐ型ウェル、 ４、５、６・・・素子領域、 ７・・・ゲート電極、 ８・・・ソース／ドレイン領域、 ９・・・コンタクトプラグ、 １１・・・素子分離絶縁膜、 １２・・・トンネル絶縁膜、 １３・・・多結晶シリコン膜、 １４・・・電極間絶縁膜、 １５・・・多結晶シリコン膜、 １６・・・バリア膜、 １７・・・開口、 １８、１９・・・不純物拡散領域、 ２０・・・金属膜、 ２１、２２、２４・・・シリコン酸化膜、 ２７・・・コンタクトホール、 ２８・・・コンタクトプラグ、 ２９・・・ゲート絶縁膜、 ３０・・・不純物拡散領域、 ３１・・・接続配線、 ３２・・・シリコン酸化膜、 Ｍｎ・・・メモリセルトランジスタ、 ＳＴ・・・選択ゲートトランジスタ、 ＷＬ・・・ワード線、 ＢＬ・・・ビット線、 ＳＬ・・・ソース線。
【技術分野】
【０００１】
本明細書に記載の実施の形態は、不揮発性半導体記憶装置及びその製造方法に関する。
【背景技術】
【０００２】
電気的書き換えが可能で、且つ、高集積化が可能な不揮発性半導体記憶装置（ＥＥＰＲＯＭ）として、ＮＡＮＤ型フラッシュメモリが知られている。ＮＡＮＤ型フラッシュメモリでは、複数のメモリセルを隣接するもの同士でソース／ドレイン領域を共有する形で直列接続して、ＮＡＮＤセルユニットを構成する。ＮＡＮＤセルユニットの両端はそれぞれ、選択ゲートトランジスタを介してビット線及びソース線に接続される。この様なＮＡＮＤセルユニット構成により、ＮＯＲ型と比べて単位セル面積が小さくかつ大容量記憶が可能となる。
【０００３】
情報記憶のためのメモリセル領域の周辺には、ＮＡＮＤ型フラッシュメモリの動作を制御するための周辺回路が設けられる。周辺回路領域に形成される電界効果トランジスタは、メモリセルトランジスタや選択ゲートトランジスタと同様の工程により形成される。このメモリセルトランジスタや、周辺回路領域の電界効果トランジスタの性能を改善するために、ゲート電極をシリサイド化する構成が知られている。
【０００４】
不揮発性半導体記憶装置のシリサイド工程では、メモリセル領域と周辺回路領域とでシリサイドの成長速度に差が生じることがある。シリサイドの成長速度が異なると、周辺回路領域の電界効果トランジスタで十分なシリサイドが形成できたとしても、メモリセル領域のメモリセルトランジスタでは過剰にシリサイド化が進み、ゲート電極内に空隙（Ｖｏｉｄ）ができて、性能が悪化する場合がある。
逆に、メモリセルトランジスタでは適正な量のシリサイドが形成できたとしても、電界効果トランジスタでは不十分な量のシリサイドしか形成されない場合もある。そのため、不揮発性半導体記憶装置のシリサイド工程ではメモリセル領域でシリサイドの成長速度を抑制しつつ、周辺回路領域では十分な量のシリサイドを形成することが求められる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００８−１５９６１４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明は、メモリセル領域でシリサイドの成長速度を抑制しつつ、周辺回路領域では十分な量のシリサイドを形成することのできる不揮発性半導体記憶装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
一の実施の形態に係る不揮発性半導体記憶装置は、半導体基板と、メモリセル領域に形成されたメモリセルトランジスタと、周辺回路領域に形成された電界効果トランジスタとを備える。メモリセルトランジスタは、半導体基板上に第１のゲート絶縁膜を介して形成された浮遊ゲート電極と、浮遊ゲート電極上に配置される第１の電極間絶縁膜と、第１の電極間絶縁膜上に配置される制御ゲート電極とを有する。電界効果トランジスタは、半導体基板上に第２のゲート絶縁膜を介して形成された下側ゲート電極と、下側ゲート電極上に配置され、開口部を有する第２の電極間絶縁膜と、第２の電極間絶縁膜上に配置され、開口部を介して下側ゲート電極に電気的に接続される上側ゲート電極とを有する。制御ゲート電極及び上側ゲート電極は、積層された複数の導電膜により形成される。制御ゲート電極及び上側ゲート電極は、積層された複数の導電膜間の界面のうちの少なくとも１つに形成され金属原子の拡散を抑制するバリア膜を有する。制御ゲート電極及び上側ゲート電極は、その一部がシリサイド化されている。
【図面の簡単な説明】
【０００８】
【図１】第１の実施の形態に係る不揮発性半導体記憶装置のメモリセル領域及び周辺回路領域を示す図である。
【図２Ａ】第１の実施の形態に係る不揮発性半導体記憶装置のメモリセルアレイを示す等価回路図である。
【図２Ｂ】第１の実施の形態に係る不揮発性半導体記憶装置のメモリセルアレイのレイアウト図である。
【図３】第１の実施の形態に係る不揮発性半導体記憶装置の周辺回路領域の一部のレイアウト図である。
【図４】第１の実施の形態に係る不揮発性半導体記憶装置のメモリセルアレイの断面図である。
【図５】第１の実施の形態に係る不揮発性半導体記憶装置のメモリセルアレイの断面図である。
【図６】第１の実施の形態に係る不揮発性半導体記憶装置の周辺回路領域の一部の断面図である。
【図７】第１の実施の形態に係る不揮発性半導体記憶装置の製造方法を示す断面図である。
【図８】第１の実施の形態に係る不揮発性半導体記憶装置の製造方法を示す断面図である。
【図９】第１の実施の形態に係る不揮発性半導体記憶装置の製造方法を示す断面図である。
【図１０】第１の実施の形態に係る不揮発性半導体記憶装置の製造方法を示す断面図である。
【図１１】第１の実施の形態に係る不揮発性半導体記憶装置の製造方法を示す断面図である。
【図１２】第１の実施の形態に係る不揮発性半導体記憶装置の製造方法を示す断面図である。
【図１３】比較例の不揮発性半導体記憶装置の製造方法を示す断面図である。
【図１４】比較例の不揮発性半導体記憶装置の製造方法を示す断面図である。
【図１５】比較例の不揮発性半導体記憶装置の製造方法を示す断面図である。
【図１６】比較例の不揮発性半導体記憶装置の製造方法を示す断面図である。
【図１７】比較例の不揮発性半導体記憶装置の製造方法を示す断面図である。
【図１８】第１の実施の形態の他の例に係る不揮発性半導体記憶装置の製造方法を示す断面図である。
【図１９】第１の実施の形態の他の例に係る不揮発性半導体記憶装置の製造方法を示す断面図である。
【図２０】第２の実施の形態に係る不揮発性半導体記憶装置の製造方法を示す断面図である。
【図２１】第２の実施の形態に係る不揮発性半導体記憶装置の製造方法を示す断面図である。
【図２２】第２の実施の形態に係る不揮発性半導体記憶装置の製造方法を示す断面図である。
【図２３】第２の実施の形態に係る不揮発性半導体記憶装置の製造方法を示す断面図である。
【図２４】第３の実施の形態に係る不揮発性半導体記憶装置の製造方法を示す断面図である。
【図２５】第３の実施の形態に係る不揮発性半導体記憶装置の製造方法を示す断面図である。
【図２６】第３の実施の形態に係る不揮発性半導体記憶装置の製造方法を示す断面図である。
【図２７】第３の実施の形態に係る不揮発性半導体記憶装置の製造方法を示す断面図である。
【図２８】第３の実施の形態に係る不揮発性半導体記憶装置の製造方法を示す断面図である。
【図２９】第３の実施の形態の他の例に係る不揮発性半導体記憶装置の製造方法を示す断面図である。
【図３０】第４の実施の形態に係る不揮発性半導体記憶装置の製造方法を示す断面図である。
【図３１】第４の実施の形態に係る不揮発性半導体記憶装置の製造方法を示す断面図である。
【図３２】第４の実施の形態に係る不揮発性半導体記憶装置の製造方法を示す断面図である。
【図３３】第４の実施の形態に係る不揮発性半導体記憶装置の製造方法を示す断面図である。
【図３４】第４の実施の形態の他の例に係る不揮発性半導体記憶装置の製造方法を示す断面図である。
【図３５】第４の実施の形態の他の例に係る不揮発性半導体記憶装置の製造方法を示す断面図である。
【発明を実施するための形態】
【０００９】
次に、本発明の実施の形態を、図面を参照して詳細に説明する。実施の形態においては、ＮＡＮＤ型フラッシュメモリを例として説明する。しかし、本発明はこれに限定されるものではなく、いわゆるフローティングゲート構造を有する他の半導体記憶装置にも適用することができる。なお、以下の実施の形態における図面の記載では、同一の構成を有する箇所には同一の符号を付してその説明を省略する。また、図面は模式的なものであり、各膜の厚みと平面寸法との関係や、各層の厚みの比率などは実際の不揮発性半導体記憶装置とは異なるものである。
【００１０】
（第１の実施の形態）
［第１の実施の形態に係る不揮発性半導体記憶装置の構成］
以下、本発明の第１の実施の形態に係る不揮発性半導体記憶装置の構成について、図１乃至図６を参照して説明する。まず、本実施の形態のＮＡＮＤ型フラッシュメモリの構成を説明する。
【００１１】
図１は、不揮発性半導体記憶装置の全体を示すブロック図である。図１に示すように、不揮発性半導体記憶装置は、情報の記憶のために用いられるメモリセル領域１００と、メモリセル領域１００に対する情報の書き込み、消去、及び読み出しの各動作の制御のために用いられる周辺回路領域２００とを有する。メモリセル領域１００には、後述するメモリセルアレイが形成されている。また、周辺回路領域２００には、ロウデコーダ、カラムデコーダ、電圧生成回路や、各種のコマンド・アドレス・データを送受信するインターフェース等が形成されている。
【００１２】
図２Ａは、ＮＡＮＤ型フラッシュメモリのメモリセル領域１００に形成されるメモリセルアレイの一部を示す等価回路図である。ＮＡＮＤ型フラッシュメモリのＮＡＮＤセルユニット１は、２個の選択ゲートトランジスタＳＴ１、ＳＴ２と、選択ゲートトランジスタＳＴ１、ＳＴ２間に直列接続された複数個のメモリセルトランジスタＭｎ（ｎは０乃至１５の整数、以下同様）とからなる。ＮＡＮＤセルユニット１内において、複数個のメモリセルトランジスタＭｎは隣接するもの同士でソース／ドレイン領域を共有して形成されている。メモリセルアレイは、ＮＡＮＤセルユニット１が行列状に設けられることにより構成されている。
【００１３】
図２Ａ中Ｘ方向（ゲート幅方向に相当）に配列されたメモリセルトランジスタＭｎの制御ゲート電極は、それぞれワード線ＷＬｎにより共通接続されている。また、図２Ａ中Ｘ方向に配列された選択ゲートトランジスタＳＴ１のゲート電極は選択ゲート線Ｓ１で共通接続され、選択ゲートトランジスタＳＴ２のゲート電極は選択ゲート線Ｓ２で共通接続されている。選択ゲートトランジスタＳＴ１のドレイン領域にはビット線コンタクトＢＬＣが接続されている。このビット線コンタクトＢＬＣは図２Ａ中Ｘ方向に直交するＹ方向（ゲート長方向に相当）に伸びるビット線ＢＬに接続されている。また、選択ゲートトランジスタＳＴ２はソース領域を介して図２Ａ中Ｘ方向に伸びるソース線ＳＬに接続されている。
【００１４】
メモリセルトランジスタＭｎは、シリコン基板のｐ型ウェル３に形成されたｎ型ソース／ドレイン領域を有し、電荷蓄積層としての浮遊ゲート電極と制御ゲート電極とを有する積層ゲート構造であるものとする。ＮＡＮＤ型フラッシュメモリは、浮遊ゲート電極に保持する電荷量を書き込み動作、消去動作で変化させることにより、メモリセルトランジスタＭｎのしきい値電圧を変化させて、１ビット或いは多ビットのデータを記憶する。ＮＡＮＤ型フラッシュメモリにおいては、ワード線ＷＬを共有する複数のＮＡＮＤセルユニット１の集合がブロックを構成する。ＮＡＮＤ型フラッシュメモリにおけるデータの消去は、このブロック単位で実行される。
【００１５】
図２Ｂは、ＮＡＮＤ型フラッシュメモリのメモリセル領域１００に形成されるメモリセルアレイの一部のレイアウト図である。図３は、ＮＡＮＤ型フラッシュメモリの周辺回路領域２００に形成される電界効果トランジスタのレイアウト図である。
【００１６】
図２Ｂに示すように、シリコン基板（半導体基板）には、図２Ｂ中Ｙ方向に沿って伸びるＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）構造の複数の素子分離領域４が、Ｘ方向に所定間隔をもって形成される。これにより素子領域５が図２Ｂ中Ｘ方向に分離されて形成される。また、図２Ｂ中Ｘ方向に沿って伸びるメモリセルトランジスタＭｎのワード線ＷＬｎが、Ｙ方向に所定間隔をもって形成されている。ワード線ＷＬｎと交差する素子領域５上において、ワード線ＷＬｎはメモリセルトランジスタＭｎのゲート電極ＭＧｎとなる。また、図２Ｂ中Ｘ方向に沿って伸びるように選択ゲートトランジスタＳＴ１の選択ゲート線Ｓ１が形成されている。選択ゲート線Ｓ１と交差する素子領域５上において、選択ゲート線Ｓ１は選択ゲートトランジスタＳＴ１のゲート電極ＳＧ１となる。隣接する選択ゲート線Ｓ１間の素子領域５にはビット線コンタクトＢＬＣがそれぞれ形成されている。このビット線コンタクトＢＬＣは、図２Ｂ中Ｙ方向に伸びるビット線ＢＬ（図示せず）に接続される。また、図２Ｂ中Ｘ方向に沿って伸びるように選択ゲートトランジスタＳＴ２の選択ゲート線Ｓ２が形成されている。選択ゲート線Ｓ２と交差する素子領域５上において、選択ゲート線Ｓ２は選択ゲートトランジスタＳＴ２のゲート電極ＳＧ２となる。隣接する選択ゲート線Ｓ２間の素子領域５にはソース線コンタクトＳＬＣがそれぞれ形成されている。このソース線コンタクトＳＬＣは、図２Ｂ中Ｘ方向に伸びるソース線ＳＬ（図示せず）に接続される。
【００１７】
次に、周辺回路領域２００に形成される電界効果トランジスタＴｒの構造を説明する。図３に示すように、周辺回路領域２００に形成される電界効果トランジスタＴｒは、シリコン基板（半導体基板）に矩形上に残された素子領域６上に設けられている。この素子領域６を囲むように素子分離領域４が形成されている。各素子領域６には、これを横切るようにゲート電極７が形成され、その両側に不純物を拡散して形成したソース／ドレイン領域８が設けられている。ソース／ドレイン領域８にはコンタクトプラグ９が形成されている。
【００１８】
図４乃至図６は、それぞれ図２Ｂ及び図３に示されるＡ−Ａ’線、Ｂ−Ｂ’線、Ｃ−Ｃ’線の断面図である。図４は、図２ＢのＸ方向に沿ったＮＡＮＤ型フラッシュメモリのメモリセルアレイの一部の断面図である。図５は、図２ＢのＹ方向に沿ったＮＡＮＤ型フラッシュメモリのメモリセルアレイの一部の断面図である。図６は、ＮＡＮＤ型フラッシュメモリの周辺回路領域２００に形成される電界効果トランジスタＴｒの断面図である。なお、Ｂ−Ｂ’線方向のメモリセルトランジスタＭｎの多結晶シリコン膜１３の長さをメモリセルトランジスタのゲート長、Ｃ−Ｃ’線方向の電界効果トランジスタＴｒの多結晶シリコン１３の長さを電界効果トランジスタのゲート長と称する。
【００１９】
図４に示すように、シリコン基板Ｓ上のメモリセル領域１００には、ｐ型ウェル３が形成されている。このｐ型ウェル３には等間隔にトレンチＴが形成されており、このトレンチＴには素子分離絶縁膜１１が埋め込まれている。素子分離絶縁膜１１が埋め込まれた領域が、上述の素子分離領域４となる。この素子分離絶縁膜１１に挟まれたｐ型ウェル３上に、メモリセルトランジスタＭｎが形成される。すなわち、素子分離絶縁膜１１に挟まれたｐ型ウェル３は、メモリセルトランジスタＭｎ、選択ゲートトランジスタＳＴ１等が形成される素子領域５として機能する。
【００２０】
図４及び図５に示すように、ｐ型ウェル３上に、トンネル絶縁膜１２が形成される。このトンネル絶縁膜１２を介して、メモリセルトランジスタＭｎ（ｎは０乃至１５の整数、以下同様）のゲート電極ＭＧｎ及び選択ゲートトランジスタＳＴ１のゲート電極ＳＧ１が形成されている。これらゲート電極ＭＧｎ、ＳＧ１は、浮遊ゲート電極として機能する多結晶シリコン膜１３、電極間絶縁膜１４、及び制御ゲート電極として機能する多結晶シリコン膜１５Ａ、１５Ｂが順次積層された構成となっている。多結晶シリコン膜１５Ａ、１５Ｂは図５の紙面垂直方向を長手方向として延びて、ワード線ＷＬを形成する。一方、多結晶シリコン膜１３は、１つのメモリセルトランジスタＭｎごとに絶縁分離されている。電極間絶縁膜１４は、シリコン酸化膜−シリコン窒化膜−シリコン酸化膜からなるＯＮＯ構造や、それを更にシリコン窒化膜で挟み込んだＮＯＮＯＮ構造などが用いられる。更に、メモリセルトランジスタＭｎのカップリング比を高めるために、高誘電率材料、例えば酸化アルミニウム（Ａｌ２Ｏ３）、ハフニウムシリケート（ＨｆＳｉＯ）などを含めることも可能である。
【００２１】
図４及び図５に示すように、多結晶シリコン膜１５Ａと１５Ｂとの間の界面には、後述する製造方法により形成されるバリア膜１６が存在する。バリア膜１６は、シリサイド工程において金属原子の拡散を抑制する機能を有する。
【００２２】
また、図５に示すように、選択ゲートトランジスタＳＴ１のゲート電極ＳＧ１の電極間絶縁膜１４には、開口１７が形成され、この開口１７内に多結晶シリコン膜１５Ｂが埋め込まれている。この開口１７を介して多結晶シリコン膜１３と多結晶シリコン膜１５Ａ、１５Ｂとが電気的に接続している。各ゲート電極ＭＧｎ間、及びゲート電極ＭＧ１５−ＳＧ１間のｐ型ウェル３の表層（表面）には、ソース／ドレイン領域となる不純物拡散領域１８が形成されている。不純物拡散領域１８は、隣接するメモリセルトランジスタＭｎ同士でソース／ドレイン領域が共有されるように形成される。ゲート電極ＳＧ１−ＳＧ１間のシリコン基板Ｓの表層には、高濃度の不純物拡散領域１９が形成されている。なお、ゲート電極ＳＧ１−ＳＧ１間のソース／ドレイン領域は、高濃度の不純物拡散領域１９だけではなく、低濃度で浅い不純物拡散領域も含んだＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造としてもよい。
【００２３】
各ゲート電極ＭＧｎの間、及びゲート電極ＭＧ１５とゲート電極ＳＧ１の間には、例えば、ＬＰ−ＣＶＤ法により層間絶縁膜として機能するシリコン酸化膜２１が形成されている。これらシリコン酸化膜２１は、トンネル絶縁膜１２を介してシリコン基板Ｓ上に形成され、その上面は例えばＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）を用いて平坦化されている。
【００２４】
ゲート電極ＳＧ１−ＳＧ１間のシリコン酸化膜２１には、図５に示すようにシリコン基板Ｓの表面に達するコンタクトホール２７が形成されている。このコンタクトホール２７は、シリコン酸化膜２１、トンネル絶縁膜１２を貫通し、不純物拡散領域１９の表面を露出するように形成されている。コンタクトホール２７の内部には導体を埋め込み形成したコンタクトプラグ２８が形成され、不純物拡散領域１９に電気的に接続されている。このコンタクトプラグ２８は、図２Ｂに示すビット線コンタクトＢＬＣとして機能する。このコンタクトプラグ２８の上に、例えば銅（Ｃｕ）又はアルミニウム（Ａｌ）からなるビット線ＢＬが形成される。図５ではビット線側のコンタクト部のみを示しているが、ソース線側のコンタクト部も同様の構成でソース線ＳＬに接続される。ビット線ＢＬ上にはパッシベーション膜として機能するシリコン酸化膜２２が堆積されている。
【００２５】
図６に示すように、周辺回路領域２００のｐ型ウェル３上に、ゲート絶縁膜２９が形成される。このゲート絶縁膜２９を介して、電界効果トランジスタＴｒのゲート電極ＰＧが形成されている。ゲート絶縁膜２９の膜厚は、メモリセル領域１００に形成されるトンネル絶縁膜１２の膜厚より大きい。このゲート電極ＰＧは、下側ゲート電極として機能する多結晶シリコン膜１３、電極間絶縁膜１４、及び上側ゲート電極として機能する多結晶シリコン膜１５Ａ、１５Ｂが順次積層された構成となっている。電極間絶縁膜１４は、シリコン酸化膜−シリコン窒化膜−シリコン酸化膜からなるＯＮＯ構造や、それを更にシリコン窒化膜で挟み込んだＮＯＮＯＮ構造などが用いられる。
【００２６】
図６に示すように、多結晶シリコン膜１５Ａと１５Ｂとの間の界面にも、後述する製造方法により形成されるバリア膜１６が存在する。バリア膜１６は、シリサイド工程において金属原子の拡散を抑制する機能を有する。
【００２７】
電界効果トランジスタＴｒのゲート電極ＰＧの電極間絶縁膜１４にも、開口１７が形成され、この開口１７内に多結晶シリコン膜１５Ｂが埋め込まれている。この開口１７を介して多結晶シリコン膜１３と多結晶シリコン膜１５Ａ、１５Ｂとが電気的に接続している。ゲート電極ＰＧの両側のｐ型ウェル３の表層（表面）には、前述のソース／ドレイン領域８となる不純物拡散領域３０が形成されている。なお、不純物拡散領域３０はＬＤＤ構造を有していても良い。このゲート電極ＰＧを埋め込むように、層間絶縁膜として機能するシリコン酸化膜２４が形成され、その上面は例えばＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）を用いて平坦化されている。
【００２８】
不純物拡散領域３０上には、図６に示すようにｐ型ウェル３の表面に達するコンタクトホール２７が形成されている。このコンタクトホール２７は、シリコン酸化膜２４、ゲート絶縁膜２９を貫通し、不純物拡散領域３０の表面を露出するように形成されている。コンタクトホール２７の内部には導体を埋め込み形成したコンタクトプラグ２８が形成され、不純物拡散領域３０に電気的に接続されている。このコンタクトプラグ２８は、図３に示すコンタクトプラグ９として機能する。このコンタクトプラグ２８の上に、例えば銅（Ｃｕ）又はアルミニウム（Ａｌ）からなる接続配線３１が形成される。接続配線３１上にはパッシベーション膜として機能するシリコン酸化膜３２が堆積されている。
【００２９】
上述の実施の形態の不揮発性半導体記憶装置において、メモリセル領域１００及び周辺回路領域２００の多結晶シリコン膜１５Ａ、１５Ｂは、その一部がシリサイド化されている。図４及び図５に示すように、メモリセル領域１００では、多結晶シリコン膜１５Ｂの全てと、多結晶シリコン膜１５Ａの上部がシリサイド化されている。また、図６に示すように、周辺回路領域２００では、多結晶シリコン膜１５Ｂの上部のみがシリサイド化されている。多結晶シリコン膜１５Ａ、１５Ｂのシリサイド化には、ニッケル（Ｎｉ）、タングステン（Ｗ）、チタン（Ｔｉ）、コバルト（Ｃｏ）、モリブデン（Ｍｏ）等の金属が用いられる。
【００３０】
図４乃至図６に示すように、本実施の形態の不揮発性半導体記憶装置では、周辺回路領域２００では、電界効果トランジスタＴｒのゲート電極ＰＧ内に十分な量のシリサイドが形成されている一方、メモリセル領域１００では、シリサイドはバリア膜１６の作用により電極間絶縁膜１４に到達していない。以下の不揮発性半導体記憶装置の製造方法では、このようなシリサイドの形成方法について述べる。
【００３１】
［第１の実施の形態に係る不揮発性半導体記憶装置の製造方法］
次に、本実施の形態の不揮発性半導体記憶装置の製造方法について、図７乃至図１１を参照して説明する。図７〜図１１は、メモリセル領域１００に形成されるメモリセルトランジスタＭｎ及び周辺回路領域２００に形成される電界効果トランジスタＴｒの製造工程の断面図である。図７〜図１１は、図２Ｂに示されるＡ−Ａ’線の断面、図２Ｂに示されるＢ−Ｂ’線の断面、図３に示されるＣ−Ｃ’線の断面を並べて示している。なお、説明を簡素化するため、Ｂ−Ｂ’線断面図では、選択ゲートトランジスタＳＴ１を省略して、メモリセルＭｎの部分のみを示す。
【００３２】
図７に示すように、ゲート電極ＭＧｎ、ＳＧ、ＰＧの積層構造を形成する。まず、シリコン基板Ｓに、ｐ型ウェル３形成のためのイオン注入を行う。その後、Ａ−Ａ’線断面、Ｂ−Ｂ’線断面に示すように、メモリセル領域１００のｐ型ウェル３上にトンネル絶縁膜１２を形成する。また、Ｃ−Ｃ’線断面に示すように、周辺回路領域２００のｐ型ウェル３上にゲート絶縁膜２９を形成する。次に、後の工程を経てメモリセルトランジスタＭｎの浮遊ゲート電極又は電界効果トランジスタＴｒの下側ゲート電極となる多結晶シリコン膜１３を堆積する。その後、周知のリソグラフィ法およびＲＩＥ法を用いてトレンチＴを形成し、そのトレンチＴ内に素子分離絶縁膜１１を充填して素子分離領域４を形成する。次に、メモリセルトランジスタＭｎのカップリング比を調整するため、メモリセル領域１００の素子分離領域４内の素子分離絶縁膜１１をエッチバックする。これにより、素子分離絶縁膜１１の上面は多結晶シリコン膜１３の上面よりも低くなる。その後、電極間絶縁膜１４としてＯＮＯ膜（シリコン酸化膜−シリコン窒化膜−シリコン酸化膜の積層膜）を成膜する。ＯＮＯ膜の代わりに、ＯＮＯ膜の両側に更にシリコン窒化膜を追加したＮＯＮＯＮ膜や、高誘電率材料である酸化アルミニウム（Ａｌ２Ｏ３）、ハフニウムシリケート（ＨｆＳｉＯ）などを含んだ絶縁膜とすることもできる。次に、後の工程を経てメモリセルトランジスタＭｎの制御ゲート電極又は電界効果トランジスタＴｒの上側ゲート電極の一部となる多結晶シリコン膜１５Ａを成膜する。
【００３３】
次に、図８に示すように、多結晶シリコン膜１５Ａ上に、バリア膜１６を形成する。半導体記憶装置の製造方法において、複数の多結晶シリコン膜を積層する際には下地の膜表面の影響を低減するために界面処理を行うことがある。バリア膜１６の形成工程として、この界面処理を利用することができる。界面処理は、硫酸と過酸化水素水を処理液として界面を酸化又は洗浄するものであり、この界面処理によりバリア膜１６として機能するシリコン酸化膜が形成される。このバリア膜１６は、後のシリサイド工程において金属原子の拡散を抑制する。界面処理は塩酸と過酸化水素水等を処理液として用いるものであってもよい。
【００３４】
次に、図９に示すように、周辺回路領域２００において、バリア膜１６、多結晶シリコン膜１５Ａ、及び電極間絶縁膜１４を貫通して多結晶シリコン膜１３に達するように開口１７を形成する。周辺回路領域２００の電界効果トランジスタＴｒは、この開口１７を介して上側ゲート電極を形成する多結晶シリコン膜１５Ａ、１５Ｂと、下側ゲート電極を形成する多結晶シリコン膜１３とが電気的に接続される。なお、Ａ−Ａ’線断面、Ｂ−Ｂ’線断面には図示していないが、メモリセル領域１００の選択ゲートトランジスタＳＴ１、ＳＴ２の開口１７も同時に形成される。開口１７をＲＩＥ法により形成し、希弗酸で処理した際には自然酸化膜が形成されることもあるが、この自然酸化膜はバリア膜としての機能を有さないほど薄い膜（膜厚１．０〜１．５ｎｍ程度）であるため、図９ではその記載を省略している。以下の実施の形態の説明においても同様である。
【００３５】
次に、図１０に示すように、開口１７を埋め込むように、バリア膜１６上に多結晶シリコン膜１５Ｂを成膜する。バリア膜１６の厚さは、多結晶シリコン膜１５Ａ、１５Ｂ間が導通するような厚さに設定される。この２層の多結晶シリコン膜１５Ａ、１５Ｂが、後に示す工程を経てメモリセルトランジスタＭｎの制御ゲート電極又は電界効果トランジスタＴｒの上側ゲート電極となる。その後、フォトリソグラフィ法及びＲＩＥ法を用いてパターニングを行い、メモリセル領域１００及び周辺回路領域２００の多結晶シリコン膜１５Ａ、１５Ｂ、バリア膜１６、電極間絶縁膜１４、及び多結晶シリコン膜１３を順にエッチングする。そして、イオン注入により不純物拡散領域１８及び不純物拡散領域３０を形成して、メモリセルトランジスタＭｎ及び電界効果トランジスタＴｒを形成する。電界効果トランジスタＴｒがＮＭＯＳトランジスタの場合には例えば砒素（Ａｓ）、又はリン（Ｐ）を、ＰＭＯＳトランジスタの場合には例えばホウ素（Ｂ）、又はフッ化ホウ素（ＢＦ２）をイオン注入して不純物拡散領域３０を形成する。次に、パターニングされたメモリセル領域１００のゲート電極ＭＧｎ間や、周辺回路領域２００のゲート電極ＰＧをシリコン酸化膜２１で埋め込む。ゲート電極ＭＧｎ、ＰＧは、シリコン酸化膜２１により一旦全て埋め込まれる。その後、ゲート電極ＭＧｎ、ＰＧ上のマスク材（図示せず）をストッパーにしてＣＭＰにより平坦化を実行する。そして、ＲＩＥ法によりエッチバックを行い、ゲート電極ＭＧｎ、ＰＧ上のマスク材を除去するとともに、ゲート電極ＭＧｎ、ＰＧ間の酸化膜を多結晶シリコン膜１５Ｂの側面の一部が露出したままとなるように形成する。
【００３６】
次に、図１１に示すように、スパッタリングにより多結晶シリコン膜１５Ｂを覆うように金属膜２０を堆積する。この金属膜２０は、次のシリサイド工程で多結晶シリコン膜１５Ａ、１５Ｂへ金属を拡散させるために用いられる。Ａ−Ａ’線断面、Ｂ−Ｂ’線断面に示すように、メモリセル領域１００の金属膜２０は多結晶シリコン膜１５Ｂの上面及び側面の一部に接するように設けられている。一方、Ｃ−Ｃ’線断面に示すように、周辺回路領域２００の金属膜２０は多結晶シリコン膜１５Ｂの上面及び側面の一部に接する。ここで、電界効果トランジスタＴｒのゲート長は、メモリセルトランジスタＭｎのゲート長と比較すると長い。周辺回路領域２００において、金属膜２０は、殆ど多結晶シリコン膜１５Ｂの上面にのみ形成されている状態となる。周辺回路領域２００では、メモリセル領域１００と比べて多結晶シリコン膜１５Ｂに対する金属の割合が少なくなる。
【００３７】
次に、図１２に示すように、ＲＴＰ法を用いて多結晶シリコン膜１５Ａ、１５Ｂをシリサイド化する。ここで、メモリセル領域１００では、金属膜２０は多結晶シリコン膜１５Ｂの上面及び側面に接しており、それぞれの面から金属原子が拡散する。メモリセル領域１００では、多結晶シリコン膜１５Ｂに対する金属の割合が多いため、シリサイドが多結晶シリコン膜１５Ｂに伸びる量が大きい。一方、周辺回路領域２００では、金属膜２０は多結晶シリコン膜１５Ｂの主に上面に接している。周辺回路領域２００では、メモリセル領域１００と比較して、多結晶シリコン膜１５Ｂに対する金属の割合が少ないため、シリサイドが多結晶シリコン膜１５Ｂに伸びる量が小さい。
【００３８】
メモリセル領域１００のシリサイド化は多結晶シリコン膜１５Ｂの全体に広がり、バリア膜１６に達する。メモリセル領域１００の金属原子の拡散は、このバリア膜１６により抑制され、シリサイドの成長速度が遅くなる。所定時間のシリサイド工程が終了したとき、メモリセル領域１００では、多結晶シリコン膜１５Ａの一部はシリサイド化されるものの、電極間絶縁膜１４まではシリサイドが到達せずにシリサイド工程が終了することになる。また、周辺回路領域２００ではシリサイドの成長速度は遅く、シリサイドがバリア膜１６に到達する前にシリサイド工程が終了する。
【００３９】
これ以降は、周知の不揮発性半導体記憶装置の製造工程により製造する。メモリセル領域１００及び周辺回路領域２００をシリコン酸化膜２１で埋め込む。そして、コンタクトホール２７を開口して、導体で埋め込むことによりコンタクトプラグ２８を形成する。このコンタクトプラグ２８に接続するように上層配線を形成してパッシベーション膜を堆積する。これにより、図４乃至図６に示す本実施の形態の不揮発性半導体記憶装置を製造することができる。
【００４０】
［第１の実施の形態に係る不揮発性半導体記憶装置の製造方法の効果］
本実施の形態に係るＮＡＮＤ型フラッシュメモリの製造方法の効果について、比較例の製造方法と比較して説明する。図１３乃至図１７は、比較例の不揮発性半導体記憶装置の製造方法を説明する図である。比較例の不揮発性半導体記憶装置の製造方法は、図８に示すバリア膜１６を形成する工程を除いている点において、第１の実施の形態の不揮発性半導体記憶装置の製造方法と異なる。比較例の不揮発性半導体記憶装置の製造方法は、バリア膜１６を形成する工程以外は上述の実施の形態と同様の工程により、多結晶シリコン膜１５Ａ、１５Ｂの積層と開口１７の形成を行う。
【００４１】
図１３は、比較例の不揮発性半導体記憶装置の製造方法により多結晶シリコン膜１５Ａ、１５Ｂを積層した状態を示す図である。図１３に示すように比較例の不揮発性半導体記憶装置の製造方法は、多結晶シリコン膜１５Ａと多結晶シリコン膜１５Ｂとの間にバリア膜１６が形成されていない点において図１０と異なる。
【００４２】
次に、図１４に示すように、スパッタリングにより多結晶シリコン膜１５Ｂを覆うように金属膜２０を堆積する。この金属膜２０は、次のシリサイド工程で多結晶シリコン膜１５Ａ、１５Ｂへ金属を拡散させるために用いられる。Ａ−Ａ’線断面、Ｂ−Ｂ’線断面に示すように、メモリセル領域１００の金属膜２０は多結晶シリコン膜１５Ｂの上面及び側面の一部に接するように設けられている。一方、Ｃ−Ｃ’線断面に示すように、周辺回路領域２００の金属膜２０は多結晶シリコン膜１５Ｂの上面及び側面の一部に接する。ここで、電界効果トランジスタＴｒのゲート長は、メモリセルトランジスタＭｎのゲート長と比較すると長い。周辺回路領域２００において、金属膜２０は、殆ど多結晶シリコン膜１５Ｂの上面にのみ形成されている状態となる。周辺回路領域２００では、メモリセル領域１００と比べて多結晶シリコン膜１５Ｂに対する金属の割合が少なくなる。
【００４３】
次に、図１５に示すように、ＲＴＰ法を用いて多結晶シリコン膜１５Ａ、１５Ｂをシリサイド化する。ここで、メモリセル領域１００では、金属膜２０は多結晶シリコン膜１５Ｂの上面及び側面に接しており、それぞれの面から金属原子が拡散する。メモリセル領域１００では、多結晶シリコン膜１５Ｂに対する金属の割合が多いため、シリサイドが多結晶シリコン膜１５Ａ、１５Ｂに伸びる量が大きい。一方、周辺回路領域２００では、金属膜２０は多結晶シリコン膜１５Ｂの主に上面に接している。周辺回路領域２００では、メモリセル領域１００と比較して、多結晶シリコン膜１５Ｂに対する金属の割合が少ないため、シリサイドが多結晶シリコン膜１５Ｂに伸びる量が小さい。
【００４４】
Ａ−Ａ’線断面、Ｂ−Ｂ’線断面に示すメモリセル領域１００のシリサイド化は、多結晶シリコン膜１５Ｂの全体に広がる。ここで、比較例の製造方法ではバリア膜１６が形成されていないため、シリサイドはさらに成長して多結晶シリコン膜１５Ａ内に広がる。その結果、メモリセル領域１００の多結晶シリコン膜１５Ａ、１５Ｂは完全にシリサイド化（ＦＵＳＩ：Full Silicide）される。メモリセル領域１００では、シリサイドは電極間絶縁膜１４に到達することになる。この状態で、さらにシリサイドが成長すると、多結晶シリコン膜１５Ａ、１５Ｂ内に存在する微小な空隙（Ｖｏｉｄ）の周囲の多結晶シリコンがシリサイド成長に伴って移動する。その結果、多結晶シリコン膜１５Ａ、１５Ｂ中の空隙（Ｖｏｉｄ）が大きくなり、性能が悪化するという問題がある。
【００４５】
メモリセル領域１００にスパッタリングにより形成する金属膜２０の量を減らせば、多結晶シリコン膜１５Ａ、１５Ｂが完全にシリサイド化することを防ぐことができる。しかし、金属膜２０の量を減らすと、周辺回路領域２００では十分な量のシリサイドを形成することができなくなってしまう。図１６及び図１７は、この問題を説明するための比較例の製造方法の図である。図１６は、比較例の不揮発性半導体記憶装置の製造方法において、スパッタリングする金属膜２０の量を減らした状態を示している。
【００４６】
次に、図１７に示すように、ＲＴＰ法を用いて多結晶シリコン膜１５Ａ、１５Ｂをシリサイド化する。図１７に示す例では金属膜２０の量が少ないため、拡散する金属原子の量は図１４及び図１５に示す例よりも少なくなる。所定時間のシリサイド工程が終了したとき、メモリセル領域１００では、多結晶シリコン膜１５Ａの一部はシリサイド化されるものの、電極間絶縁膜１４まではシリサイドが到達せずにシリサイド工程が終了することになる。
一方、Ｃ−Ｃ’線断面に示す周辺回路領域２００では金属膜２０の量が少なく、且つ金属膜２０と多結晶シリコン膜１５Ｂとは主として上面でしか接していないため、多結晶シリコン膜１５Ｂ内に十分に金属が拡散しない。その結果、周辺回路領域２００の多結晶シリコン膜１５Ｂ上で金属の凝集が起こり、多結晶シリコン膜に十分な量のシリサイドを形成することができない。この場合、後の工程で周辺回路領域２００の多結晶シリコン膜１５Ｂ上にコンタクトを形成する際、シリサイドがＲＩＥのストッパーとして機能しないおそれがある。多結晶シリコン膜１５Ｂに達するコンタクトを形成しようとしても、シリサイド及び多結晶シリコン膜１５Ａ、１５Ｂを突き抜け、さらに電極間絶縁膜１４までも突き抜けてしまい、不具合を生じる可能性がある。
【００４７】
このように、比較例の不揮発性半導体記憶装置のシリサイド工程では、金属膜２０の厚さを厚くして、周辺回路領域２００の電界効果トランジスタＴｒで十分なシリサイドが形成できたとしても、メモリセル領域１００のメモリセルトランジスタＭｎでは過剰にシリサイド化が進み、ゲート電極内に空隙（Ｖｏｉｄ）ができる。逆に、金属膜２０の厚さを薄くして、メモリセルトランジスタＭｎでは適正な量のシリサイドが形成できたとしても、電界効果トランジスタＴｒでは不十分な量のシリサイドしか形成されない。そのため、比較例の不揮発性半導体記憶装置のシリサイド工程ではメモリセル領域１００でシリサイドの成長速度を抑制しつつ、周辺回路領域２００では十分な量のシリサイドを形成することができない。
【００４８】
これに対し本実施の形態の製造方法では、多結晶シリコン膜１５Ｂ内にシリサイドの成長を防ぐためのバリア膜１６が形成される。このバリア膜１６により、メモリセル領域１００でシリサイド化が過剰に進むことがなくなるとともに、周辺回路領域２００ではバリア膜１６近傍まで多結晶シリコン膜がシリサイド化される。本実施の形態の製造方法のシリサイド工程では、メモリセル領域１００の多結晶シリコン膜１５Ａ、１５Ｂが完全にシリサイド化されることがなく、過剰なシリサイド化により多結晶シリコン膜１５Ａ、１５Ｂの中に空隙（Ｖｏｉｄ）が生じることがない。また、周辺回路領域２００における金属の凝集を防ぐこともできる。本実施の形態の不揮発性半導体記憶装置の製造方法を用いることにより、メモリセル領域１００でシリサイドの成長速度を抑制しつつ、周辺回路領域２００では十分な量のシリサイドを形成することができ、メモリセルトランジスタＭｎと電界効果トランジスタＴｒの動作特性を向上させることが出来る。
【００４９】
［第１の実施の形態に係る不揮発性半導体記憶装置の他の例］
上述の第１の実施の形態の製造方法では、多結晶シリコン膜１５Ａ上にバリア膜１６を形成した後、開口１７を形成していた（図８及び図９参照）。このバリア膜１６の形成と開口１７の形成の順番は変更することができる。すなわち、多結晶シリコン膜１５Ａ及び電極間絶縁膜１４を貫通する開口１７を形成し、その後バリア膜１６を形成することができる。この場合、バリア膜１６は開口１７内部にも形成される。図１８は、この方法で開口１７及びバリア膜１６を形成した状態を示す図である。上述のようにバリア膜１６は多結晶シリコン膜１５Ａと多結晶シリコン膜１５Ｂとが導通するような厚さに設定されている。そのため、多結晶シリコン膜１５Ａと多結晶シリコン膜１３もバリア膜１６を介して開口１７底部で導通するので、バリア膜１６の形成と開口１７の形成の順番の変更は不揮発性半導体記憶装置の動作に影響を及ぼさない。バリア膜１６と開口１７の形成の順番の変更以外は上述の実施の形態の製造方法と同様にして、不揮発性半導体記憶装置を形成することができる。
【００５０】
また、第１の実施の形態の製造方法では、バリア膜１６は、多結晶シリコン膜１５Ａ、１５Ｂ間に形成された１層のみとして説明した。しかし、図１９に示すように多結晶シリコン膜１５Ｂを積層する工程を複数回に分けて、各工程において界面処理を行い、バリア膜１６を形成することもできる。これにより、複数のバリア膜１６を多結晶シリコン膜１５Ｂ内に設けることができる。その結果、メモリセル領域１００においてシリサイドの成長をさらに抑制することができる。
【００５１】
（第２の実施の形態）
［第２の実施の形態に係る不揮発性半導体記憶装置の製造方法］
次に、本発明の第２の実施の形態に係る不揮発性半導体記憶装置の製造方法について、図２０乃至図２３を参照して説明する。第２の実施の形態の不揮発性半導体記憶装置は、バリア膜１６としてシリコン酸化膜とシリコン窒化膜の積層膜を用いる点において第１の実施の形態と異なる。第２の実施の形態の不揮発性半導体記憶装置のメモリセル領域１００及び周辺回路領域２００におけるその他の構成は、図１〜図６に示す上述の第１の実施の形態と同様である。第１の実施の形態と対応する箇所には同一の符号を付してその説明を省略する。
【００５２】
以後の図において、図２０〜図２３は、メモリセル領域１００に形成されるメモリセルトランジスタＭｎ及び周辺回路領域２００に形成される電界効果トランジスタＴｒの製造工程の断面図である。図２０〜図２３は、図２Ｂに示されるＡ−Ａ’線の断面、図２Ｂに示されるＢ−Ｂ’線の断面、図３に示されるＣ−Ｃ’線の断面を並べて示している。なお、説明を簡素化するため、Ｂ−Ｂ’線断面図では、選択ゲートトランジスタＳＴ１を省略して、メモリセルＭｎの部分のみを示す。
【００５３】
本実施の形態の製造方法は、図７に示すゲート電極の積層構造を形成する工程までは、第１の実施の形態と同様である。次に、図２０に示すように、多結晶シリコン膜１５Ａ上に、バリア膜１６を形成する。本実施の形態の製造方法において、バリア膜１６は、シリコン酸化膜１６Ａとシリコン窒化膜１６Ｂの積層膜として形成される。この積層膜の膜厚は、例えば１．５〜３．０ｎｍ程度の厚さである。このシリコン酸化膜１６Ａ、シリコン窒化膜１６Ｂは、後のシリサイド工程において金属原子の拡散を抑制する。
【００５４】
これ以降の本実施の形態の製造方法は、第１の実施の形態と同様の工程である。すなわち、図２１に示すように、シリコン酸化膜１６Ａ、シリコン窒化膜１６Ｂ、多結晶シリコン膜１５Ａ、及び電極間絶縁膜１４を貫通して多結晶シリコン膜１３に達するように開口１７を形成する。周辺回路領域２００の電界効果トランジスタＴｒは、この開口１７を介して上側ゲート電極を形成する多結晶シリコン膜１５Ａ、１５Ｂと、下側ゲート電極を形成する多結晶シリコン膜１３とが電気的に接続される。そして、開口１７を埋め込むように、シリコン酸化膜１６Ａ、シリコン窒化膜１６Ｂ上に多結晶シリコン膜１５Ｂを成膜する。シリコン酸化膜１６Ａ、シリコン窒化膜１６Ｂの厚さは、例えば１．５〜３．０ｎｍ程度としたが、多結晶シリコン膜１５Ａ、１５Ｂ間が導通するような厚さに設定されていればよい。この２層の多結晶シリコン膜１５Ａ、１５Ｂが、後に示す工程を経てメモリセルトランジスタＭｎの制御ゲート電極又は電界効果トランジスタＴｒの上側ゲート電極となる。その後、フォトリソグラフィ法及びＲＩＥ法を用いてパターニングを行い、メモリセル領域１００及び周辺回路領域２００の多結晶シリコン膜１５Ａ、１５Ｂ、シリコン酸化膜１６Ａ、シリコン窒化膜１６Ｂ、電極間絶縁膜１４、及び多結晶シリコン膜１３を順にエッチングする。そして、イオン注入により不純物拡散領域１８及び不純物拡散領域３０を形成して、メモリセルトランジスタＭｎ及び電界効果トランジスタＴｒを形成する。電界効果トランジスタＴｒがＮＭＯＳトランジスタの場合には例えば砒素（Ａｓ）、又はリン（Ｐ）を、ＰＭＯＳトランジスタの場合には例えばホウ素（Ｂ）、又はフッ化ホウ素（ＢＦ２）をイオン注入して不純物拡散領域３０を形成する。次に、パターニングされたメモリセル領域１００のゲート電極ＭＧｎ間や、周辺回路領域２００のゲート電極ＰＧをシリコン酸化膜２１で埋め込む。ゲート電極ＭＧｎ、ＰＧは、シリコン酸化膜２１により一旦全て埋め込まれる。その後、ゲート電極ＭＧｎ、ＰＧ上のマスク材（図示せず）をストッパーにしてＣＭＰにより平坦化を実行する。そして、ＲＩＥ法によりエッチバックを行い、ゲート電極ＭＧｎ、ＰＧ上のマスク材を除去するとともに、ゲート電極ＭＧｎ、ＰＧ間の酸化膜を多結晶シリコン膜１５Ｂの側面の一部が露出したままとなるように形成する。
【００５５】
次に、図２２に示すように、スパッタリングにより多結晶シリコン膜１５Ｂを覆うように金属膜２０を堆積する。この金属膜２０は、次のシリサイド工程で多結晶シリコン膜１５Ａ、１５Ｂへ金属を拡散させるために用いられる。Ａ−Ａ’線断面、Ｂ−Ｂ’線断面に示すように、メモリセル領域１００の金属膜２０は多結晶シリコン膜１５Ｂの上面及び側面の一部に接するように設けられている。一方、Ｃ−Ｃ’線断面に示すように、周辺回路領域２００の金属膜２０は多結晶シリコン膜１５Ｂの上面及び側面の一部に接する。ここで、電界効果トランジスタＴｒのゲート長は、メモリセルトランジスタＭｎのゲート長と比較すると長い。周辺回路領域２００において、金属膜２０は、殆ど多結晶シリコン膜１５Ｂの上面にのみ形成されている状態となる。周辺回路領域２００では、メモリセル領域１００と比べて多結晶シリコン膜１５Ｂに対する金属の割合が少なくなる。
【００５６】
次に、図２３に示すように、ＲＴＰ法を用いて多結晶シリコン膜１５Ａ、１５Ｂをシリサイド化する。ここで、メモリセル領域１００では、金属膜２０は多結晶シリコン膜１５Ｂの上面及び側面に接しており、それぞれの面から金属原子が拡散する。メモリセル領域１００では、多結晶シリコン膜１５Ｂに対する金属の割合が多いため、シリサイドが多結晶シリコン膜１５Ｂに伸びる量が大きい。一方、周辺回路領域２００では、金属膜２０は多結晶シリコン膜１５Ｂの主に上面に接している。周辺回路領域２００では、メモリセル領域１００と比較して、多結晶シリコン膜１５Ｂに対する金属の割合が少ないため、シリサイドが多結晶シリコン膜１５Ｂに伸びる量が小さい。
【００５７】
メモリセル領域１００のシリサイド化は多結晶シリコン膜１５Ｂの全体に広がり、シリコン酸化膜１６Ａ、シリコン窒化膜１６Ｂに達する。本実施の形態の製造方法においても、メモリセル領域１００の金属原子の拡散は、シリコン酸化膜１６Ａ、シリコン窒化膜１６Ｂにより抑制され、シリサイドの成長速度が遅くなる。所定時間のシリサイド工程が終了したとき、メモリセル領域１００では、多結晶シリコン膜１５Ａの一部はシリサイド化されるものの、電極間絶縁膜１４まではシリサイドが到達せずにシリサイド工程が終了することになる。また、周辺回路領域２００ではシリサイドの成長速度は遅く、シリサイドがシリコン酸化膜１６Ａ、シリコン窒化膜１６Ｂに到達する前にシリサイド工程が終了する。
【００５８】
これ以降は、周知の不揮発性半導体記憶装置の製造工程により製造する。メモリセル領域１００及び周辺回路領域２００をシリコン酸化膜２１で埋め込む。そして、コンタクトホール２７を開口して、導体で埋め込むことによりコンタクトプラグ２８を形成する。このコンタクトプラグ２８に接続するように上層配線を形成してパッシベーション膜を堆積する。これにより、本実施の形態の不揮発性半導体記憶装置を製造することができる。
【００５９】
［第２の実施の形態に係る不揮発性半導体記憶装置の製造方法の効果］
本実施の形態の製造方法では、バリア膜１６はシリコン酸化膜１６Ａ及びシリコン窒化膜１６Ｂの積層膜として設けられる。このシリコン酸化膜１６Ａ及びシリコン窒化膜１６Ｂにより、メモリセル領域１００でシリサイド化が過剰に進むことがなくなるとともに、周辺回路領域２００ではシリコン酸化膜１６Ａ及びシリコン窒化膜１６Ｂ近傍まで多結晶シリコン膜がシリサイド化される。そのため、メモリセル領域１００でシリサイドの成長速度を抑制しつつ、周辺回路領域２００では十分な量のシリサイドを形成することができ、メモリセルトランジスタＭｎと電界効果トランジスタＴｒの動作特性を向上させることが出来る。
【００６０】
［第２の実施の形態に係る不揮発性半導体記憶装置の他の例］
なお、バリア膜１６は、シリコン酸化膜とシリコン窒化膜の積層膜として説明したが、これに限定されるものではない。バリア膜１６として、シリコン窒化膜を２層積層した膜を使用してもよいし、その他の積層膜を使用してもよい。
【００６１】
（第３の実施の形態）
［第３の実施の形態に係る不揮発性半導体記憶装置の製造方法］
次に、本発明の第３の実施の形態に係る不揮発性半導体記憶装置の製造方法について、図２４乃至図２８を参照して説明する。第３の実施の形態の不揮発性半導体記憶装置は、バリア膜１６としてシリコン酸化膜１６Ａとシリコン窒化膜１６Ｂの積層膜を用いる点は、第２の実施の形態と同様である。第３の実施の形態の製造方法は、このバリア膜１６の形成と開口１７の形成の順番を変更する点において第２の実施の形態と異なる。第３の実施の形態の不揮発性半導体記憶装置のメモリセル領域１００及び周辺回路領域２００におけるその他の構成は、図１〜図６に示す上述の第１の実施の形態と同様である。第１の実施の形態と対応する箇所には同一の符号を付してその説明を省略する。
【００６２】
以後の図において、図２４〜図２８は、メモリセル領域１００に形成されるメモリセルトランジスタＭｎ及び周辺回路領域２００に形成される電界効果トランジスタＴｒの製造工程の断面図である。図２４〜図２８は、図２Ｂに示されるＡ−Ａ’線の断面、図２Ｂに示されるＢ−Ｂ’線の断面、図３に示されるＣ−Ｃ’線の断面を並べて示している。なお、説明を簡素化するため、Ｂ−Ｂ’線断面図では、選択ゲートトランジスタＳＴ１を省略して、メモリセルＭｎの部分のみを示す。
【００６３】
本実施の形態の製造方法は、図７に示すゲート電極の積層構造を形成する工程までは、第１の実施の形態と同様である。次に、図２４に示すように、多結晶シリコン膜１５Ａ、及び電極間絶縁膜１４を貫通して多結晶シリコン膜１３に達するように開口１７を形成する。周辺回路領域２００の電界効果トランジスタＴｒは、この開口１７を介して上側ゲート電極を形成する多結晶シリコン膜１５Ａ、１５Ｂと下側ゲート電極を形成する多結晶シリコン膜１３が接続される。
【００６４】
次に、図２５に示すように、多結晶シリコン膜１５Ａ上に、バリア膜１６を形成する。本実施の形態の製造方法も、バリア膜１６は、シリコン酸化膜１６Ａとシリコン窒化膜１６Ｂの積層膜として形成される。この積層膜の膜厚は、例えば１．５〜３．０ｎｍ程度の厚さである。このシリコン酸化膜１６Ａ、シリコン窒化膜１６Ｂは、後のシリサイド工程において金属原子の拡散を抑制する。この場合、シリコン酸化膜１６Ａ、シリコン窒化膜１６Ｂは開口１７内部にも形成される。上述のようにバリア膜１６は多結晶シリコン膜１５Ａと多結晶シリコン膜１５Ｂとが導通するような厚さに設定されている。そのため、多結晶シリコン膜１５Ａと多結晶シリコン膜１３もシリコン酸化膜１６Ａ、シリコン窒化膜１６Ｂを介して開口１７底部で導通するので、シリコン酸化膜１６Ａ、シリコン窒化膜１６Ｂの形成と開口１７の形成の順番の変更は不揮発性半導体記憶装置の動作に影響を及ぼさない。
【００６５】
これ以降の本実施の形態の製造方法は、第２の実施の形態と同様の工程である。すなわち、図２６に示すように、開口１７を埋め込むように、シリコン酸化膜１６Ａ、シリコン窒化膜１６Ｂ上に多結晶シリコン膜１５Ｂを成膜する。シリコン酸化膜１６Ａ、シリコン窒化膜１６Ｂの厚さは、例えば１．５〜３．０ｎｍ程度としたが、多結晶シリコン膜１５Ａ、１５Ｂ間が導通するような厚さに設定されていればよい。この２層の多結晶シリコン膜１５Ａ、１５Ｂが、後に示す工程を経てメモリセルトランジスタＭｎの制御ゲート電極又は電界効果トランジスタＴｒの上側ゲート電極となる。その後、フォトリソグラフィ法及びＲＩＥ法を用いてパターニングを行い、メモリセル領域１００及び周辺回路領域２００の多結晶シリコン膜１５Ａ、１５Ｂ、シリコン酸化膜１６Ａ、シリコン窒化膜１６Ｂ、電極間絶縁膜１４、及び多結晶シリコン膜１３を順にエッチングする。そして、イオン注入により不純物拡散領域１８及び不純物拡散領域３０を形成して、メモリセルトランジスタＭｎ及び電界効果トランジスタＴｒを形成する。電界効果トランジスタＴｒがＮＭＯＳトランジスタの場合には例えば砒素（Ａｓ）、又はリン（Ｐ）を、ＰＭＯＳトランジスタの場合には例えばホウ素（Ｂ）、又はフッ化ホウ素（ＢＦ２）をイオン注入して不純物拡散領域３０を形成する。次に、パターニングされたメモリセル領域１００のゲート電極ＭＧｎ間や、周辺回路領域２００のゲート電極ＰＧをシリコン酸化膜２１で埋め込む。ゲート電極ＭＧｎ、ＰＧは、シリコン酸化膜２１により一旦全て埋め込まれる。その後、ゲート電極ＭＧｎ、ＰＧ上のマスク材（図示せず）をストッパーにしてＣＭＰにより平坦化を実行する。そして、ＲＩＥ法によりエッチバックを行い、ゲート電極ＭＧｎ、ＰＧ上のマスク材を除去するとともに、ゲート電極ＭＧｎ、ＰＧ間の酸化膜を多結晶シリコン膜１５Ｂの側面の一部が露出したままとなるように形成する。
【００６６】
次に、図２７に示すように、スパッタリングにより多結晶シリコン膜１５Ｂを覆うように金属膜２０を堆積する。この金属膜２０は、次のシリサイド工程で多結晶シリコン膜１５Ａ、１５Ｂへ金属を拡散させるために用いられる。Ａ−Ａ’線断面、Ｂ−Ｂ’線断面に示すように、メモリセル領域１００の金属膜２０は多結晶シリコン膜１５Ｂの上面及び側面の一部に接するように設けられている。一方、Ｃ−Ｃ’線断面に示すように、周辺回路領域２００の金属膜２０は多結晶シリコン膜１５Ｂの上面及び側面の一部に接する。ここで、電界効果トランジスタＴｒのゲート長は、メモリセルトランジスタＭｎのゲート長と比較すると長い。周辺回路領域２００において、金属膜２０は、殆ど多結晶シリコン膜１５Ｂの上面にのみ形成されている状態となる。周辺回路領域２００では、メモリセル領域１００と比べて多結晶シリコン膜１５Ｂに対する金属の割合が少なくなる。
【００６７】
次に、図２８に示すように、ＲＴＰ法を用いて多結晶シリコン膜１５Ａ、１５Ｂをシリサイド化する。ここで、メモリセル領域１００では、金属膜２０は多結晶シリコン膜１５Ｂの上面及び側面に接しており、それぞれの面から金属原子が拡散する。メモリセル領域１００では、多結晶シリコン膜１５Ｂに対する金属の割合が多いため、シリサイドが多結晶シリコン膜１５Ｂに伸びる量が大きい。一方、周辺回路領域２００では、金属膜２０は多結晶シリコン膜１５Ｂの主に上面に接している。周辺回路領域２００では、メモリセル領域１００と比較して、多結晶シリコン膜１５Ｂに対する金属の割合が少ないため、シリサイドが多結晶シリコン膜１５Ｂに伸びる量が小さい。
【００６８】
メモリセル領域１００のシリサイド化は多結晶シリコン膜１５Ｂの全体に広がり、シリコン酸化膜１６Ａ、シリコン窒化膜１６Ｂに達する。本実施の形態の製造方法においても、メモリセル領域１００の金属原子の拡散は、シリコン酸化膜１６Ａ、シリコン窒化膜１６Ｂにより抑制され、シリサイドの成長速度が遅くなる。所定時間のシリサイド工程が終了したとき、メモリセル領域１００では、多結晶シリコン膜１５Ａの一部はシリサイド化されるものの、電極間絶縁膜１４まではシリサイドが到達せずにシリサイド工程が終了することになる。また、周辺回路領域２００ではシリサイドの成長速度は遅く、シリサイドがシリコン酸化膜１６Ａ、シリコン窒化膜１６Ｂに到達する前にシリサイド工程が終了する。
【００６９】
これ以降は、周知の不揮発性半導体記憶装置の製造工程により製造する。メモリセル領域１００及び周辺回路領域２００をシリコン酸化膜２１で埋め込む。そして、コンタクトホール２７を開口して、導体で埋め込むことによりコンタクトプラグ２８を形成する。このコンタクトプラグ２８に接続するように上層配線を形成してパッシベーション膜を堆積する。これにより、本実施の形態の不揮発性半導体記憶装置を製造することができる。
【００７０】
［第３の実施の形態に係る不揮発性半導体記憶装置の製造方法の効果］
本実施の形態の製造方法では、バリア膜１６はシリコン酸化膜１６Ａ及びシリコン窒化膜１６Ｂの積層膜として設けられる。このシリコン酸化膜１６Ａ及びシリコン窒化膜１６Ｂにより、メモリセル領域１００でシリサイド化が過剰に進むことがなくなるとともに、周辺回路領域２００ではシリコン酸化膜１６Ａ及びシリコン窒化膜１６Ｂ近傍まで多結晶シリコン膜がシリサイド化される。そのため、メモリセル領域１００でシリサイドの成長速度を抑制しつつ、周辺回路領域２００では十分な量のシリサイドを形成することができ、メモリセルトランジスタＭｎと電界効果トランジスタＴｒの動作特性を向上させることが出来る。
【００７１】
［第３の実施の形態に係る不揮発性半導体記憶装置の他の例］
上述の第３の実施の形態の製造方法では、積層されたシリコン酸化膜１６Ａ、シリコン窒化膜１６Ｂは、多結晶シリコン膜１５Ａ、１５Ｂ間に形成された１層のみとして説明した。しかし、図２９に示すように多結晶シリコン膜１５Ｂを積層する工程を複数回に分けて、シリコン酸化膜１６Ａ’及びシリコン窒化膜１６Ｂ’の積層膜を形成することもできる。これにより、複数のバリア膜（シリコン酸化膜１６Ａとシリコン窒化膜１６Ｂの積層膜、及びシリコン酸化膜１６Ａ’とシリコン窒化膜１６Ｂ’の積層膜）を多結晶シリコン膜１５Ｂ内に設けることができる。その結果、メモリセル領域１００においてシリサイドの成長をさらに抑制することができる。
【００７２】
（第４の実施の形態）
［第４の実施の形態に係る不揮発性半導体記憶装置の製造方法］
次に、本発明の第４の実施の形態に係る不揮発性半導体記憶装置の製造方法について、図３０乃至図３３を参照して説明する。第４の実施の形態の不揮発性半導体記憶装置は、バリア膜１６として多結晶シリコン膜に炭素及び窒素がドーピングされて形成されたシリコン炭化膜及びシリコン窒化膜を用いる点において第１の実施の形態と異なる。第４の実施の形態の不揮発性半導体記憶装置のメモリセル領域１００及び周辺回路領域２００におけるその他の構成は、図１〜図６に示す上述の第１の実施の形態と同様である。第１の実施の形態と対応する箇所には同一の符号を付してその説明を省略する。
【００７３】
以後の図において、図３０〜図３３は、メモリセル領域１００に形成されるメモリセルトランジスタＭｎ及び周辺回路領域２００に形成される電界効果トランジスタＴｒの製造工程の断面図である。図３０〜図３３は、図２Ｂに示されるＡ−Ａ’線の断面、図２Ｂに示されるＢ−Ｂ’線の断面、図３に示されるＣ−Ｃ’線の断面を並べて示している。なお、説明を簡素化するため、Ｂ−Ｂ’線断面図では、選択ゲートトランジスタＳＴ１を省略して、メモリセルＭｎの部分のみを示す。
【００７４】
本実施の形態の製造方法は、図７に示すゲート電極の積層構造を形成する工程までは、第１の実施の形態と同様である。次に、図３０に示すように、多結晶シリコン膜１５Ａ上に、バリア膜１６を形成する。本実施の形態の製造方法において、多結晶シリコン膜１５Ａの表面に炭素及び窒素をドーピングして、多結晶シリコン膜１５Ａ内にシリコン炭化膜及びシリコン窒化膜を形成する。このシリコン炭化膜及びシリコン窒化膜がバリア膜１６となる。バリア膜１６は、後のシリサイド工程において金属原子の拡散を抑制する。
【００７５】
これ以降の本実施の形態の製造方法は、第１の実施の形態と同様の工程である。すなわち、図３１に示すように、バリア膜１６、多結晶シリコン膜１５Ａ、及び電極間絶縁膜１４を貫通して多結晶シリコン膜１３に達するように開口１７を形成する。周辺回路領域２００の電界効果トランジスタＴｒは、この開口１７を介して上側ゲート電極を形成する多結晶シリコン膜１５Ａ、１５Ｂと、下側ゲート電極を形成する多結晶シリコン膜１３とが電気的に接続される。そして、開口１７を埋め込むように、バリア膜１６上に多結晶シリコン膜１５Ｂを成膜する。バリア膜１６の厚さは、多結晶シリコン膜１５Ａ、１５Ｂ間が導通するような厚さに設定されていればよい。この２層の多結晶シリコン膜１５Ａ、１５Ｂが、後に示す工程を経てメモリセルトランジスタＭｎの制御ゲート電極又は電界効果トランジスタＴｒの上側ゲート電極となる。その後、フォトリソグラフィ法及びＲＩＥ法を用いてパターニングを行い、メモリセル領域１００及び周辺回路領域２００の多結晶シリコン膜１５Ａ、１５Ｂ、バリア膜１６、電極間絶縁膜１４、及び多結晶シリコン膜１３を順にエッチングする。そして、イオン注入により不純物拡散領域１８及び不純物拡散領域３０を形成して、メモリセルトランジスタＭｎ及び電界効果トランジスタＴｒを形成する。電界効果トランジスタＴｒがＮＭＯＳトランジスタの場合には例えば砒素（Ａｓ）、又はリン（Ｐ）を、ＰＭＯＳトランジスタの場合には例えばホウ素（Ｂ）、又はフッ化ホウ素（ＢＦ２）をイオン注入して不純物拡散領域３０を形成する。次に、パターニングされたメモリセル領域１００のゲート電極ＭＧｎ間や、周辺回路領域２００のゲート電極ＰＧをシリコン酸化膜２１で埋め込む。ゲート電極ＭＧｎ、ＰＧは、シリコン酸化膜２１により一旦全て埋め込まれる。その後、ゲート電極ＭＧｎ、ＰＧ上のマスク材（図示せず）をストッパーにしてＣＭＰにより平坦化を実行する。そして、ＲＩＥ法によりエッチバックを行い、ゲート電極ＭＧｎ、ＰＧ上のマスク材を除去するとともに、ゲート電極ＭＧｎ、ＰＧ間の酸化膜を多結晶シリコン膜１５Ｂの側面の一部が露出したままとなるように形成する。
【００７６】
次に、図３２に示すように、スパッタリングにより多結晶シリコン膜１５Ｂを覆うように金属膜２０を堆積する。この金属膜２０は、次のシリサイド工程で多結晶シリコン膜１５Ａ、１５Ｂへ金属を拡散させるために用いられる。Ａ−Ａ’線断面、Ｂ−Ｂ’線断面に示すように、メモリセル領域１００の金属膜２０は多結晶シリコン膜１５Ｂの上面及び側面の一部に接するように設けられている。一方、Ｃ−Ｃ’線断面に示すように、周辺回路領域２００の金属膜２０は多結晶シリコン膜１５Ｂの上面及び側面の一部に接する。ここで、電界効果トランジスタＴｒのゲート長は、メモリセルトランジスタＭｎのゲート長と比較すると長い。周辺回路領域２００において、金属膜２０は、殆ど多結晶シリコン膜１５Ｂの上面にのみ形成されている状態となる。周辺回路領域２００では、メモリセル領域１００と比べて多結晶シリコン膜１５Ｂに対する金属の割合が少なくなる。
【００７７】
次に、図３３に示すように、ＲＴＰ法を用いて多結晶シリコン膜１５Ａ、１５Ｂをシリサイド化する。ここで、メモリセル領域１００では、金属膜２０は多結晶シリコン膜１５Ｂの上面及び側面に接しており、それぞれの面から金属原子が拡散する。メモリセル領域１００では、多結晶シリコン膜１５Ｂに対する金属の割合が多いため、シリサイドが多結晶シリコン膜１５Ｂに伸びる量が大きい。一方、周辺回路領域２００では、金属膜２０は多結晶シリコン膜１５Ｂの主に上面に接している。周辺回路領域２００では、メモリセル領域１００と比較して、多結晶シリコン膜１５Ｂに対する金属の割合が少ないため、シリサイドが多結晶シリコン膜１５Ｂに伸びる量が小さい。
【００７８】
メモリセル領域１００のシリサイド化は多結晶シリコン膜１５Ｂの全体に広がり、バリア膜１６に達する。本実施の形態の製造方法においても、メモリセル領域１００の金属原子の拡散は、バリア膜１６により抑制され、シリサイドの成長速度が遅くなる。所定時間のシリサイド工程が終了したとき、メモリセル領域１００では、多結晶シリコン膜１５Ａの一部はシリサイド化されるものの、電極間絶縁膜１４まではシリサイドが到達せずにシリサイド工程が終了することになる。また、周辺回路領域２００ではシリサイドの成長速度は遅く、シリサイドがバリア膜１６に到達する前にシリサイド工程が終了する。
【００７９】
これ以降は、周知の不揮発性半導体記憶装置の製造工程により製造する。メモリセル領域１００及び周辺回路領域２００をシリコン酸化膜２１で埋め込む。そして、コンタクトホール２７を開口して、導体で埋め込むことによりコンタクトプラグ２８を形成する。このコンタクトプラグ２８に接続するように上層配線を形成してパッシベーション膜を堆積する。これにより、本実施の形態の不揮発性半導体記憶装置を製造することができる。
【００８０】
［第４の実施の形態に係る不揮発性半導体記憶装置の製造方法の効果］
本実施の形態の製造方法では、バリア膜１６は多結晶シリコン膜に炭素及び窒素がドーピングされて形成されたシリコン炭化膜及びシリコン窒化膜として設けられる。このバリア膜１６により、メモリセル領域１００でシリサイド化が過剰に進むことがなくなるとともに、周辺回路領域２００ではバリア膜１６近傍まで多結晶シリコン膜がシリサイド化される。そのため、メモリセル領域１００でシリサイドの成長速度を抑制しつつ、周辺回路領域２００では十分な量のシリサイドを形成することができ、メモリセルトランジスタＭｎと電界効果トランジスタＴｒの動作特性を向上させることが出来る。
【００８１】
［第４の実施の形態に係る不揮発性半導体記憶装置の他の例］
上述の第４の実施の形態の製造方法では、多結晶シリコン膜１５Ａ上にバリア膜１６を形成した後、開口１７を形成していた（図３０及び図３１参照）。このバリア膜１６の形成と開口１７の形成の順番は変更することができる。すなわち、多結晶シリコン膜１５Ａ及び電極間絶縁膜１４を貫通する開口１７を形成し、その後バリア膜１６を形成することができる。図３１は、開口１７を形成した後に多結晶シリコン膜に炭素及び窒素をドーピングしてバリア膜１６を形成している状態を示す図である。バリア膜１６と開口１７の形成の順番の変更以外は図３２以降に示す上述の実施の形態の製造方法と同様にして、不揮発性半導体記憶装置を形成することができる。
【００８２】
また、第４の実施の形態の製造方法では、バリア膜１６は、多結晶シリコン膜１５Ａ、１５Ｂ間に形成された１層のみとして説明した。しかし、図３５に示すように多結晶シリコン膜１５Ｂを積層する工程を複数回に分けて、各工程において多結晶シリコン膜１５Ｂに炭素及び窒素をドーピングしてバリア膜１６を形成することもできる。これにより、複数のバリア膜１６を多結晶シリコン膜１５Ｂ内に設けることができる。その結果、メモリセル領域１００においてシリサイドの成長をさらに抑制することができる。
【００８３】
以上、本発明の実施の形態を説明したが、本発明はこれらに限定されるものではなく、発明の趣旨を逸脱しない範囲内において、種々の変更、追加、組み合わせ等が可能である。例えば、選択トランジスタＳＴ１、ＳＴ２の間に直列接続されるメモリセルトランジスタＭｎの数は複数であればよく、その数は１６個に限定されるものではない。
【符号の説明】
【００８４】
１・・・ＮＡＮＤセルユニット、 ３・・・ｐ型ウェル、 ４、５、６・・・素子領域、 ７・・・ゲート電極、 ８・・・ソース／ドレイン領域、 ９・・・コンタクトプラグ、 １１・・・素子分離絶縁膜、 １２・・・トンネル絶縁膜、 １３・・・多結晶シリコン膜、 １４・・・電極間絶縁膜、 １５・・・多結晶シリコン膜、 １６・・・バリア膜、 １７・・・開口、 １８、１９・・・不純物拡散領域、 ２０・・・金属膜、 ２１、２２、２４・・・シリコン酸化膜、 ２７・・・コンタクトホール、 ２８・・・コンタクトプラグ、 ２９・・・ゲート絶縁膜、 ３０・・・不純物拡散領域、 ３１・・・接続配線、 ３２・・・シリコン酸化膜、 Ｍｎ・・・メモリセルトランジスタ、 ＳＴ・・・選択ゲートトランジスタ、 ＷＬ・・・ワード線、 ＢＬ・・・ビット線、 ＳＬ・・・ソース線。
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に第１のゲート絶縁膜を介して形成された浮遊ゲート電極と、前記浮遊ゲート電極上に配置される第１の電極間絶縁膜と、前記第１の電極間絶縁膜上に配置される制御ゲート電極とを有し、メモリセル領域に形成されたメモリセルトランジスタと、
前記半導体基板上に第２のゲート絶縁膜を介して形成された下側ゲート電極と、前記下側ゲート電極上に配置され、開口部を有する第２の電極間絶縁膜と、前記第２の電極間絶縁膜上に配置され、前記開口部を介して前記下側ゲート電極に電気的に接続される上側ゲート電極とを有し、周辺回路領域に形成された電界効果トランジスタとを備え、
前記制御ゲート電極及び前記上側ゲート電極は、積層された複数の導電膜により形成され、
前記制御ゲート電極及び前記上側ゲート電極は、積層された複数の前記導電膜間の界面のうちの少なくとも１つに形成され金属原子の拡散を抑制するバリア膜を有し、
前記制御ゲート電極及び前記上側ゲート電極は、その一部がシリサイド化されていることを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記バリア膜は、シリコン酸化膜であることを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
前記バリア膜は、積層されたシリコン酸化膜及びシリコン窒化膜であることを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項４】
前記バリア膜は、前記導電膜に炭素及び窒素がドーピングされて形成されたシリコン炭化膜及びシリコン窒化膜であることを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項５】
前記制御ゲート電極及び前記上側ゲート電極は、少なくとも３層以上の前記導電膜により形成され、
前記バリア膜は、複数の前記導電膜間の界面に設けられていることを特徴とする請求項１乃至４のいずれか記載の不揮発性半導体記憶装置。
【請求項６】
メモリセル領域及び周辺回路領域に第１の導電膜を形成する工程と、
前記第１の導電膜上に電極間絶縁膜を形成する工程と、
前記電極間絶縁膜上に第２の導電膜を形成する工程と、
前記第２の導電膜上に金属原子の拡散を抑制するバリア膜を形成する工程と、
前記周辺回路領域の前記バリア膜、前記第２の導電膜及び前記電極間絶縁膜を貫通して前記第１の導電膜に達する開口部を形成する工程と、
前記バリア膜上に第３の導電膜を形成する工程と、
前記メモリセル領域及び前記周辺回路領域の前記第３の導電膜、前記バリア膜、前記第２の導電膜、前記電極間絶縁膜及び前記第１の導電膜をパターニングして、前記メモリセル領域に浮遊ゲート電極、前記浮遊ゲート電極上の第１の電極間絶縁膜及び前記第１の電極間絶縁膜上の制御ゲート電極を有するメモリセルトランジスタを形成し、前記周辺回路領域に下側ゲート電極、前記開口部を含む第２の電極間絶縁膜及び前記第２の電極間絶縁膜上の上側ゲート電極を有する電界効果トランジスタを形成する工程と、
前記メモリセル領域及び前記周辺回路領域の前記第３の導電膜及び前記第２の導電膜の一部をシリサイド化する工程とを備える
ことを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項７】
メモリセル領域及び周辺回路領域に第１の導電膜を形成する工程と、
前記第１の導電膜上に電極間絶縁膜を形成する工程と、
前記電極間絶縁膜上に第２の導電膜を形成する工程と、
前記周辺回路領域の前記第２の導電膜及び前記電極間絶縁膜を貫通して前記第１の導電膜に達する開口部を形成する工程と、
前記第２の導電膜上に金属原子の拡散を抑制するバリア膜を形成する工程と、
前記バリア膜上に第３の導電膜を形成する工程と、
前記メモリセル領域及び前記周辺回路領域の前記第３の導電膜、前記バリア膜、前記第２の導電膜、前記電極間絶縁膜及び前記第１の導電膜をパターニングして、前記メモリセル領域に浮遊ゲート電極、前記浮遊ゲート電極上の第１の電極間絶縁膜及び前記第１の電極間絶縁膜上の制御ゲート電極を有するメモリセルトランジスタを形成し、前記周辺回路領域に下側ゲート電極、前記開口部を含む第２の電極間絶縁膜及び前記第２の電極間絶縁膜上の上側ゲート電極を有する電界効果トランジスタを形成する工程と、
前記メモリセル領域及び前記周辺回路領域の前記第３の導電膜及び前記第２の導電膜の一部をシリサイド化する工程とを備える
ことを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項８】
前記バリア膜は、導電膜を積層する前の界面処理により形成された酸化膜であることを特徴とする請求項６又は７記載の不揮発性半導体記憶装置の製造方法。
【請求項９】
前記バリア膜は、積層されたシリコン酸化膜及びシリコン窒化膜であることを特徴とする請求項６又は７記載の不揮発性半導体記憶装置の製造方法。
【請求項１０】
前記バリア膜は、導電膜に炭素及び窒素がドーピングされて形成されたシリコン炭化膜及びシリコン窒化膜であることを特徴とする請求項６又は７記載の不揮発性半導体記憶装置の製造方法。
【請求項１１】
前記バリア膜及び前記第３の導電膜を形成する工程を交互に所定回数繰り返すことを特徴とする請求項６乃至１０のいずれか記載の不揮発性半導体記憶装置の製造方法。
【請求項１】
半導体基板と、
前記半導体基板上に第１のゲート絶縁膜を介して形成された浮遊ゲート電極と、前記浮遊ゲート電極上に配置される第１の電極間絶縁膜と、前記第１の電極間絶縁膜上に配置される制御ゲート電極とを有し、メモリセル領域に形成されたメモリセルトランジスタと、
前記半導体基板上に第２のゲート絶縁膜を介して形成された下側ゲート電極と、前記下側ゲート電極上に配置され、開口部を有する第２の電極間絶縁膜と、前記第２の電極間絶縁膜上に配置され、前記開口部を介して前記下側ゲート電極に電気的に接続される上側ゲート電極とを有し、周辺回路領域に形成された電界効果トランジスタとを備え、
前記制御ゲート電極及び前記上側ゲート電極は、積層された複数の導電膜により形成され、
前記制御ゲート電極及び前記上側ゲート電極は、積層された複数の前記導電膜間の界面のうちの少なくとも１つに形成され金属原子の拡散を抑制するバリア膜を有し、
前記制御ゲート電極及び前記上側ゲート電極は、その一部がシリサイド化されていることを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記バリア膜は、シリコン酸化膜であることを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
前記バリア膜は、積層されたシリコン酸化膜及びシリコン窒化膜であることを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項４】
前記バリア膜は、前記導電膜に炭素及び窒素がドーピングされて形成されたシリコン炭化膜及びシリコン窒化膜であることを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項５】
前記制御ゲート電極及び前記上側ゲート電極は、少なくとも３層以上の前記導電膜により形成され、
前記バリア膜は、複数の前記導電膜間の界面に設けられていることを特徴とする請求項１乃至４のいずれか記載の不揮発性半導体記憶装置。
【請求項６】
メモリセル領域及び周辺回路領域に第１の導電膜を形成する工程と、
前記第１の導電膜上に電極間絶縁膜を形成する工程と、
前記電極間絶縁膜上に第２の導電膜を形成する工程と、
前記第２の導電膜上に金属原子の拡散を抑制するバリア膜を形成する工程と、
前記周辺回路領域の前記バリア膜、前記第２の導電膜及び前記電極間絶縁膜を貫通して前記第１の導電膜に達する開口部を形成する工程と、
前記バリア膜上に第３の導電膜を形成する工程と、
前記メモリセル領域及び前記周辺回路領域の前記第３の導電膜、前記バリア膜、前記第２の導電膜、前記電極間絶縁膜及び前記第１の導電膜をパターニングして、前記メモリセル領域に浮遊ゲート電極、前記浮遊ゲート電極上の第１の電極間絶縁膜及び前記第１の電極間絶縁膜上の制御ゲート電極を有するメモリセルトランジスタを形成し、前記周辺回路領域に下側ゲート電極、前記開口部を含む第２の電極間絶縁膜及び前記第２の電極間絶縁膜上の上側ゲート電極を有する電界効果トランジスタを形成する工程と、
前記メモリセル領域及び前記周辺回路領域の前記第３の導電膜及び前記第２の導電膜の一部をシリサイド化する工程とを備える
ことを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項７】
メモリセル領域及び周辺回路領域に第１の導電膜を形成する工程と、
前記第１の導電膜上に電極間絶縁膜を形成する工程と、
前記電極間絶縁膜上に第２の導電膜を形成する工程と、
前記周辺回路領域の前記第２の導電膜及び前記電極間絶縁膜を貫通して前記第１の導電膜に達する開口部を形成する工程と、
前記第２の導電膜上に金属原子の拡散を抑制するバリア膜を形成する工程と、
前記バリア膜上に第３の導電膜を形成する工程と、
前記メモリセル領域及び前記周辺回路領域の前記第３の導電膜、前記バリア膜、前記第２の導電膜、前記電極間絶縁膜及び前記第１の導電膜をパターニングして、前記メモリセル領域に浮遊ゲート電極、前記浮遊ゲート電極上の第１の電極間絶縁膜及び前記第１の電極間絶縁膜上の制御ゲート電極を有するメモリセルトランジスタを形成し、前記周辺回路領域に下側ゲート電極、前記開口部を含む第２の電極間絶縁膜及び前記第２の電極間絶縁膜上の上側ゲート電極を有する電界効果トランジスタを形成する工程と、
前記メモリセル領域及び前記周辺回路領域の前記第３の導電膜及び前記第２の導電膜の一部をシリサイド化する工程とを備える
ことを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項８】
前記バリア膜は、導電膜を積層する前の界面処理により形成された酸化膜であることを特徴とする請求項６又は７記載の不揮発性半導体記憶装置の製造方法。
【請求項９】
前記バリア膜は、積層されたシリコン酸化膜及びシリコン窒化膜であることを特徴とする請求項６又は７記載の不揮発性半導体記憶装置の製造方法。
【請求項１０】
前記バリア膜は、導電膜に炭素及び窒素がドーピングされて形成されたシリコン炭化膜及びシリコン窒化膜であることを特徴とする請求項６又は７記載の不揮発性半導体記憶装置の製造方法。
【請求項１１】
前記バリア膜及び前記第３の導電膜を形成する工程を交互に所定回数繰り返すことを特徴とする請求項６乃至１０のいずれか記載の不揮発性半導体記憶装置の製造方法。
【図１】
【図２Ａ】
【図２Ｂ】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図２Ａ】
【図２Ｂ】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【公開番号】特開２０１２−３８８３５（Ｐ２０１２−３８８３５Ａ）
【公開日】平成２４年２月２３日（２０１２．２．２３）
【国際特許分類】
【出願番号】特願２０１０−１７５９７０（Ｐ２０１０−１７５９７０）
【出願日】平成２２年８月５日（２０１０．８．５）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２４年２月２３日（２０１２．２．２３）
【国際特許分類】
【出願日】平成２２年８月５日（２０１０．８．５）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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