【課題】ＤＨＦ処理後に実施されるＨＰＭ処理またはＡＰＭ処理を、良好に行うことができる半導体装置の製造方法を提供する。
【解決手段】
半導体装置の製造方法は、槽内で、シリコン基板を含むウエハを希フッ酸処理する工程と、槽内に水を導入して、槽内から希フッ酸を排出する工程と、槽内から希フッ酸が排出された後、温水の導入時点が、Ｈ_２Ｏ_２の導入時点と同時かＨ_２Ｏ_２の導入時点よりも遅くなるように、槽内に、Ｈ_２Ｏ_２と、上記水よりも温度の高い温水とを導入する工程とを有する。 （もっと読む）

【課題】電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも
制限が無い、新たな構造の半導体装置を提供することを目的の一とする。
【解決手段】トランジスタのオフ電流を十分に小さくすることができる材料、例えば、ワ
イドギャップ半導体である酸化物半導体材料を用いて半導体装置を構成する。トランジス
タのオフ電流を十分に小さくすることができる半導体材料を用いることで、長期間にわた
って情報を保持することが可能である。また、信号線の電位変化のタイミングを、書き込
みワード線の電位変化のタイミングより遅らせる。これによって、データの書き込みミス
を防ぐことが可能である。 （もっと読む）

【課題】電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い、新たな構造の半導体装置を提供することを目的の一とする。
【解決手段】第１の半導体材料を用いたトランジスタと、第１の半導体材料とは異なる第２の半導体材料を用いたトランジスタと、容量素子とを有する複数のメモリセルを有し、書き込み期間にソース線に電源電位を供給する機能を有する電位切り替え回路を備えた半導体装置とする。これにより、半導体装置の消費電力を十分に抑えることができる。 （もっと読む）

【課題】電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い、新たな構造の半導体装置を提供する。
【解決手段】酸化物半導体を用いた書き込み用トランジスタ１６２、トランジスタ１６２と異なる半導体材料を用いた読み出し用トランジスタ１６０及び容量素子１６４を含む不揮発性のメモリセルにおいて、メモリセルへの書き込みは、書き込み用トランジスタ１６２をオン状態とすることにより、書き込み用トランジスタ１６２のソース電極（またはドレイン電極）と、容量素子１６４の電極の一方と、読み出し用トランジスタ１６０のゲート電極とが電気的に接続されたノードに電位を供給した後、書き込み用トランジスタ１６２をオフ状態とすることにより、ノードに所定量の電荷を保持させることで行う。また、読み出し用トランジスタ１６０として、ｐチャネル型トランジスタを用いて、読み出し電位を正の電位とする。 （もっと読む）

【課題】電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い、新たな構造の半導体装置を提供する。
【解決手段】ワイドギャップ半導体、例えば酸化物半導体を含むメモリセルを用いて構成された半導体装置であって、メモリセルからの読み出しのために基準電位より低い電位を出力する機能を有する電位切り替え回路を備えた半導体装置とする。ワイドギャップ半導体を用いることで、メモリセルを構成するトランジスタのオフ電流を十分に小さくすることができ、長期間にわたって情報を保持することが可能な半導体装置を提供することができる。 （もっと読む）

【課題】半導体装置を小型化する。また、メモリセルを有する半導体装置の駆動回路の面積を縮小する。
【解決手段】少なくとも第１の半導体素子を有する素子形成層と、素子形成層上に設けられた第１の配線と、第１の配線上に設けられた層間膜と、層間膜を介して第１の配線と重畳する第２の配線と、を有し、第１の配線と、層間膜と、第２の配線と、は、第２の半導体素子を構成し、第１の配線と、第２の配線と、は、同電位が供給される配線である半導体装置である。 （もっと読む）

【課題】選択ゲート電極が浮遊ゲート電極の横に位置している不揮発型記憶素子において、浮遊ゲート電極と半導体基板の間の容量に対する、制御ゲート電極と浮遊ゲート電極の間の容量の比を大きくする。
【解決手段】平面視において、制御ゲート電極１３０のうち選択ゲート電極１７０側の端部は、浮遊ゲート電極１２０の外側に位置した拡張部１３３となっている。拡張部１３３の下端は、浮遊ゲート電極１２０の上面よりも半導体基板１００の近くに位置している。また拡張部１３３と浮遊ゲート電極１２０の間にも第１絶縁膜１３２が形成されている。 （もっと読む）

【課題】微細なパターンと比較的サイズが大きめのパターンとを有するパターン形成方法で、サイズが大きめのパターンを従来に比して精度良く形成することができるパターン形成方法を提供する。
【解決手段】実施形態によれば、加工対象上の芯材膜３１に開口を形成した後、マスク膜３２をコンフォーマルに形成する。マスク膜３２をエッチバックして芯材膜３１の側面に第１の幅のマスク膜３２を残す。開口の形成領域以外の領域にレジストパターン３５ａを形成し、これをマスクに芯材膜３１をエッチングする。さらに、芯材膜３１をスリミングして第１の幅より小さい第２の幅のラインアンドスペース状のパターンを形成する。側壁膜をコンフォーマルに形成した後、エッチバックし、さらに芯材膜３１を除去して、加工対象上に側壁膜からなる側壁パターンを形成する。そして側壁パターンで加工対象をエッチングする。 （もっと読む）

【課題】省電力化かつ高速での書き込み処理が可能なメモリの多値化に適した半導体装置およびベリファイ処理を提供する。
【解決手段】半導体装置に用いるメモリセルを、酸化物半導体を用いたトランジスタと酸化物半導体以外の材料を用いたトランジスタをそれぞれ有する構成とし、書き込み回路を用いてデータバッファのデータをメモリセルに書き込む前に、予め各々のメモリセルの有するしきい値ばらつきを調べ、データバッファのデータに対して当該しきい値ばらつきを補正したデータが各々のメモリセルに書き込む。 （もっと読む）

【課題】抵抗素子を有する半導体装置に関し、集積度を低下することなく低消費電力化と高い回路精度とを実現しうる半導体装置を提供する。
【解決手段】半導体材料により形成された複数の抵抗素子と、複数の抵抗素子の近傍に配置された加熱用抵抗素子と、対向する２つの接続ノード間に加熱用抵抗素子が接続され、対向する他の２つの接続ノード間に電源線が接続された抵抗ブリッジ回路とを有する。 （もっと読む）

【課題】メモリセルが３次元的に積層された不揮発性半導体記憶装置を工程数の増大を抑制しながら製造可能な不揮発性半導体記憶装置の製造方法を提供する。
【解決手段】半導体基板１０１上にスペーサ膜１０４とチャネル半導体膜１０３とを交互に複数層積層させた積層構造を形成し、積層構造に第１の方向に延在するトレンチを形成する。ついで、トレンチからチャネル半導体膜１０３を第２の方向にリセスして空隙を形成し、空隙内のチャネル半導体膜１０３上にトンネル誘電体膜１０８を形成し、フローティングゲート電極膜１０９を埋め込む。その後、第１の方向に隣接するメモリセル間でフローティングゲート電極膜１０９が分離され、チャネル半導体膜１０３が分離されないように、積層構造を第１の方向に所定の間隔で分割する。また、第２の方向に隣接するメモリセル間でチャネル半導体膜１０３が分離されるように、積層構造を第２の方向に所定の間隔で分割する。 （もっと読む）

【課題】干渉現象を減らしてゲートラインの抵抗を減らすことができる半導体素子の製造方法を提供する。
【解決手段】最上部層が金属シリサイド層からなり、第１間隔で半導体基板上に配列される第１ゲートラインと、最上部層が金属シリサイド層からなり、前記第１間隔より広い第２間隔で前記半導体基板上に配列される第２ゲートラインと、前記第１ゲートラインの間の前記半導体基板上に形成されてエアギャップを含む第１絶縁膜と、前記第２ゲートラインの対向する側壁上に形成された第２絶縁膜と、前記第２絶縁膜の側壁に形成されたエッチング停止膜と、前記第１ゲートラインの間の空間と前記第２ゲートラインとの間の空間が満たされるように全体構造上に形成された第３絶縁膜と、前記第３絶縁膜の上部に形成されたキャッピング膜と、前記キャッピング膜及び前記第３絶縁膜を貫通して前記第２ゲートラインの間の前記半導体基板に形成された接合領域と繋がれるコンタクトプラグと、を含む。 （もっと読む）

【課題】隣接するメモリセル間およびメモリセルと選択トランジスタとの間に間隙を設け
つつ、選択トランジスタおよび周辺回路における短絡を抑制する。
【解決手段】本実施形態による半導体記憶装置は、ゲートを有する複数のメモリセルが直
列に接続されたメモリセルストリングを備える。選択トランジスタが、メモリセルストリ
ングの一端にある端部メモリセルに接続されている。側壁膜が、端部メモリセルと選択ト
ランジスタとの間において、端部メモリセルのゲートの側面および選択トランジスタのゲ
ートの側面を被覆する。端部メモリセルの側壁膜と選択トランジスタの側壁膜との間に空
隙がある。 （もっと読む）

【課題】酸化物半導体を用いた半導体装置に安定した電気的特性を付与し、信頼性の高い半導体装置を提供する。
【解決手段】トランジスタの作製工程において、酸化物半導体層、ソース電極層、ドレイン電極層、ゲート絶縁膜、ゲート電極層、酸化アルミニウム膜を順に作成した後、酸化物半導体層および酸化アルミニウム膜に対して熱処理を行うことで、水素原子を含む不純物が除去され、かつ、化学量論比を超える酸素を含む領域を有する酸化物半導体層を形成する。また、酸化アルミニウム膜を形成することにより、該トランジスタを有する半導体装置や電子機器の作製工程での熱処理でも大気から水や水素が酸化物半導体層に侵入し、拡散することを防止することができ、信頼性の高いトランジスタとすることができる。 （もっと読む）

【課題】不良を抑制しつつ微細化を達成した半導体装置の提供を目的の一とする。または
、良好な特性を維持しつつ微細化を達成した半導体装置の提供を目的の一とする。
【解決手段】絶縁層と、絶縁層中に埋め込まれたソース電極、およびドレイン電極と、絶
縁層表面、ソース電極表面、およびドレイン電極表面、の一部と接する酸化物半導体層と
、酸化物半導体層を覆うゲート絶縁層と、ゲート絶縁層上のゲート電極と、を有し、絶縁
層表面の一部であって、酸化物半導体層と接する領域は、その二乗平均平方根（ＲＭＳ）
粗さが１ｎｍ以下であり、絶縁層表面の一部とソース電極表面との高低差、および絶縁層
表面の一部とドレイン電極表面との高低差は、５ｎｍ以上の半導体装置である。 （もっと読む）

【課題】メモリセルが３次元的に積層された不揮発性半導体記憶装置で、メモリセルの投影面積を小さくすることができ、従来の平面型のフローティングゲート構造と類似の構造の不揮発性半導体記憶装置を提供する。
【解決手段】実施形態によれば、不揮発性半導体記憶装置は、シート状のチャネル半導体膜１１１の高さ方向に複数のメモリセルＭＣを有するメモリストリングが基板上にほぼ垂直に配置される。フローティングゲート電極膜１０９は、第２の方向に延在し、トンネル誘電体膜１１０を介してチャネル半導体膜１１１の第１の主面上に形成される。制御ゲート電極膜１０３は、第１の方向に延在する共通接続部１０３１と、共通接続部１０３１から第２の方向に突出し、フローティングゲート電極膜１０９の上部または下部に電極間絶縁膜１０８を介してメモリセルＭＣごとに設けられる電極構成部１０３２と、を有する。 （もっと読む）

【課題】絶縁膜の不要な部分を除去するときのエッチングとして、ウェットエッチングを用いても、浮遊ゲート絶縁膜がサイドエッチングされることを抑制する。
【解決手段】選択ゲート絶縁膜１７２は浮遊ゲート絶縁膜１１０の隣に位置している。選択ゲート電極１７０は選択ゲート絶縁膜１７２上に位置しており、側面が第２絶縁膜１５２を介して浮遊ゲート電極１２０の第１側面に接続している。消去ゲート電極１８０は、第３絶縁膜１６０を介して浮遊ゲート電極１２０に接続している。第２絶縁膜１５２の下端は、浮遊ゲート絶縁膜１１０の上面よりも、半導体基板１００の表面の近くに位置している。第２絶縁膜１５２の下端から半導体基板１００の表面までの距離は、選択ゲート絶縁膜１７２の厚さよりも大きい。 （もっと読む）

【課題】隣接するメモリセルゲート電極間に空隙を形成することで結合容量を抑制し、複数のコンタクト同士の短絡を防止しメモリの信頼性を向上する。
【解決手段】半導体記憶装置は、複数の選択ゲート電極間に形成され、選択ゲート電極に近接した側の側面と当該選択ゲート電極との第２間隔が第１間隔より広い層間絶縁膜１１と、複数のメモリセルゲート電極間に空隙ＡＧを備えるよう当該空隙ＡＧの上部を被覆し、複数の選択ゲート電極間においては当該選択ゲート電極の側面および層間絶縁膜１１の側面に沿って形成され、その上部に窪部Ｒを備えて形成されたエアギャップ形成膜１２と、複数のメモリセルゲート電極上のエアギャップ形成膜１２上に形成され、複数の選択ゲート電極間ではエアギャップ形成膜１２の窪部Ｒの内側に埋込まれたリフィル膜１３と、複数の素子領域に接触するように層間絶縁膜１１に形成された複数のコンタクトＣＢａ，ＣＢｂを備える。 （もっと読む）

【課題】電気的特性の安定した酸化物半導体膜を用いることにより、半導体装置に安定した電気的特性を付与し、信頼性の高い半導体装置を提供すること。また、結晶性の高い酸化物半導体膜を用いることにより、移動度の向上した半導体装置を提供すること。
【解決手段】表面粗さの低減された絶縁膜上に接して、結晶性を有する酸化物半導体膜を形成することにより、電気的特性の安定した酸化物半導体膜を形成することができる。これにより、半導体装置に安定した電気的特性を付与し、信頼性の高い半導体装置を提供することができる。さらに、移動度の向上した半導体装置を提供することができる。 （もっと読む）

【課題】キャパシタのエッチングはＮＶＭセルのエッチングの終点検出に有用になるようにキャパシタおよびＮＶＭセルを集積するように形成する。
【解決手段】ＮＶＭ領域およびキャパシタ領域上に２つの導電体層を用いるように達成される。第１導電体層は後のパターニングステップの準備にパターニングされ、これが、ＮＶＭ領域およびキャパシタ領域の両方に第１導電体層および第２導電体層の両方をパターニングするステップを含む。後のエッチングが、同一マスクを用いて両方の導電体層をエッチングされることによって制御ゲート上に浮遊ゲートの重要な配列を提供する。この後のエッチングの間、キャパシタ領域に第１導電体材料をエッチングされることが、ＮＶＭ領域における第１導電体層のエッチングの終点検出を補助する。 （もっと読む）