半導体装置
【課題】隣接するメモリセル間およびメモリセルと選択トランジスタとの間に間隙を設け
つつ、選択トランジスタおよび周辺回路における短絡を抑制する。
【解決手段】本実施形態による半導体記憶装置は、ゲートを有する複数のメモリセルが直
列に接続されたメモリセルストリングを備える。選択トランジスタが、メモリセルストリ
ングの一端にある端部メモリセルに接続されている。側壁膜が、端部メモリセルと選択ト
ランジスタとの間において、端部メモリセルのゲートの側面および選択トランジスタのゲ
ートの側面を被覆する。端部メモリセルの側壁膜と選択トランジスタの側壁膜との間に空
隙がある。
つつ、選択トランジスタおよび周辺回路における短絡を抑制する。
【解決手段】本実施形態による半導体記憶装置は、ゲートを有する複数のメモリセルが直
列に接続されたメモリセルストリングを備える。選択トランジスタが、メモリセルストリ
ングの一端にある端部メモリセルに接続されている。側壁膜が、端部メモリセルと選択ト
ランジスタとの間において、端部メモリセルのゲートの側面および選択トランジスタのゲ
ートの側面を被覆する。端部メモリセルの側壁膜と選択トランジスタの側壁膜との間に空
隙がある。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体記憶装置および半導体記憶装置の製造方法に関する。
【背景技術】
【０００２】
ＮＡＮＤ型フラッシュメモリ（ＮＡＮＤ型ＥＥＰＲＯＭ）のような半導体記憶装置では
、近年、益々微細化の要求が高まっている。しかし、メモリを微細化すると、メモリセル
間の間隔が狭小化し、メモリセル同士の干渉（隣接干渉効果）が無視できなくなる。隣接
干渉効果は、すでにデータを書き込んだメモリセルの閾値電圧が隣接メモリセルへのデー
タ書込み動作によってシフトする現象である。隣接干渉効果によって、メモリセルの閾値
電圧分布は拡大し、読み出したデータの信頼性が低下する。
【０００３】
隣接干渉効果は、隣接するメモリセルの結合容量が大きいことが原因である。従って、
隣接するメモリセルの結合容量を小さくするために、メモリセル間に誘電率の小さい空隙
（エアギャップ）を形成することが考えられる。また、メモリセルと選択トランジスタと
の間の隣接干渉効果を低減させるために、メモリセルと選択トランジスタとの間にも空隙
を形成することが考えられる。
【０００４】
しかし、隣接するメモリセル間やメモリセルと選択トランジスタとの間に空隙を形成しよ
うとすると、空隙は、選択トランジスタとコンタクトとの間、および、周辺回路のトラン
ジスタとコンタクトとの間にも形成される。この場合、選択トランジスタおよび周辺回路
のトランジスタの近傍に形成されたコンタクトホールが空隙と連通し、コンタクト材料が
空隙に入り込んでしまう。これは、ビット線方向に隣接するコンタクト同士の短絡に繋が
る。また、これは、選択トランジスタとコンタクトとの間の耐圧を低下させ、メモリの信
頼性を損ねる原因となる。
【０００５】
これに対処するためには、コンタクトホールと空隙とが連通しないように、コンタクトホ
ールを空隙より遠い位置に形成する必要があった。この場合、選択トランジスタとコンタ
クトとの間の間隔および周辺回路におけるトランジスタ間の間隔を広く設計しなければな
らない。これは、メモリの微細化の妨げとなっていた。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００９−２７７８９７号公報
【特許文献２】特開２００９−２３１３００号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
周辺回路における短絡を抑制する。
【課題を解決するための手段】
【０００８】
本実施形態による半導体記憶装置は、半導体基板と、半導体基板上に設けられたゲート
絶縁膜と、ゲート絶縁膜上に設けられたゲート電極と、半導体基板上のゲート電極脇に形
成された１対の不純物拡散領域と、不純物拡散領域のゲート電極とは反対側の半導体基板
上に埋め込まれたＳＴＩとを有する。ＳＴＩの上面は、前記不純物拡散層が形成された前
記半導体基板の表面より低い。また、ＳＴＩが埋め込まれた前記半導体基板との段差部分
を被覆する側壁膜をさらに有する。
【０００９】
また、他の本実施形態による半導体記憶装置は、ゲートを有する複数のメモリセルが直
列に接続されたメモリセルストリングを備える。選択トランジスタが、メモリセルストリ
ングの一端にある端部メモリセルに接続されている。側壁膜が、端部メモリセルと選択ト
ランジスタとの間において、端部メモリセルのゲートの側面および選択トランジスタのゲ
ートの側面を被覆する。端部メモリセルの側壁膜と選択トランジスタの側壁膜との間に空
隙がある。
【図面の簡単な説明】
【００１０】
【図１】本実施形態に従った半導体記憶装置の構成を示す図。
【図２】第１の実施形態に従った半導体記憶装置の構成を示す断面図。
【図３】本実施形態による周辺回路領域のトランジスタＴｒの構成を示す断面図。
【図４】メモリセルＭＣのコントロールゲートＣＧおよび選択トランジスタＳＴのゲートを加工した直後の構造を示す平面図。
【図５】図４のＡ−Ａ線に沿った断面図。
【図６】図５に続く、本実施形態によるメモリの製造方法を示す断面図。
【図７】図６に続く、本実施形態によるメモリの製造方法を示す断面図。
【図８】図７に続く、本実施形態によるメモリの製造方法を示す断面図。
【図９】図８に続く、本実施形態によるメモリの製造方法を示す断面図。
【図１０】図９に続く、本実施形態によるメモリの製造方法を示す断面図。
【図１１】図１０に続く、本実施形態によるメモリの製造方法を示す断面図。
【図１２】図１１に続く、本実施形態によるメモリの製造方法を示す断面図。
【図１３】図１２に続く、本実施形態によるメモリの製造方法を示す断面図。
【図１４】図１３に続く、本実施形態によるメモリの製造方法を示す断面図。
【発明を実施するための形態】
【００１１】
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定
するものではない。本実施形態は、隣接するメモリセル間およびメモリセルと選択トラン
ジスタとの間に空隙を設けつつ、選択トランジスタおよび周辺回路における短絡を抑制す
ることを課題とする。
【００１２】
図１は、本発明に係る実施形態に従った半導体記憶装置の構成を示す図である。半導体
記憶装置は、例えば、ＮＡＮＤ型フラッシュメモリ（以下、単にメモリとも言う）である
。メモリは、複数のメモリセルＭＣをマトリクス状に二次元配置したメモリセルアレイ１
と、メモリセルアレイ１を制御する周辺回路領域２とを備えている。
【００１３】
メモリセルアレイ１は、複数のブロックＢＬＫを有し、各ブロックＢＬＫは、複数のメ
モリセルストリング（以下、単にストリングとも言う）ＣＳを有する。ブロックＢＬＫは
、データの消去単位である。ストリングＣＳは、直列に接続された複数のメモリセルＭＣ
を有する。ストリングＣＳの両端のメモリセル（端部メモリセル）ＭＣｅは、選択トラン
ジスタＳＴに接続されている。一方の端部メモリセルＭＣｅは、選択トランジスタＳＴを
介してビット線ＢＬに接続されており、他方の端部メモリセルＭＣｅは、選択トランジス
タＳＴを介してセルソースＣＥＬＳＲＣに接続されている。
【００１４】
ワード線ＷＬは、ロウ方向に配列されたメモリセルＭＣのコントロールゲートＣＧに接
続されている。選択ゲート線ＳＧＳ、ＳＧＤは、選択トランジスタＳＴのゲートに接続さ
れている。ワード線ＷＬおよび選択ゲート線ＳＧＳ、ＳＧＤは、ロウデコーダおよびワー
ド線ドライバＷＬＤにより駆動される。
【００１５】
各ビット線ＢＬは、選択トランジスタＳＴを介してストリングＣＳに接続されている。
また、各ビット線ＢＬは、センスアンプ回路ＳＡに接続されている。尚、一つのワード線
に接続された複数のメモリセルＭＣが、一括したデータ読出しおよびデータ書込みの単位
であるページを構成する。
【００１６】
選択ゲート線ＳＧＳ、ＳＧＤが選択トランジスタＳＴを駆動することによって、ストリ
ングＣＳがビット線ＢＬとセルソースＣＥＳＲＣとの間に接続される。そして、ワード線
ドライバＷＬＤが非選択ワード線ＷＬを駆動することによって、非選択メモリセルＭＣを
オン状態にする。これにより、センスアンプＳＡがビット線ＢＬを介して選択メモリセル
ＭＣに電圧を印加することができる。これにより、センスアンプＳＡは、選択メモリセル
ＭＣのデータを検出し、あるいは、選択メモリセルＭＣにデータを書き込むことができる
。
【００１７】
図２は、第１の実施形態に従った半導体記憶装置の構成を示す断面図である。メモリセ
ルＭＣおよび選択トランジスタＳＴが半導体基板１０上に形成されている。メモリセルＭ
Ｃは、トンネル絶縁膜２０上に設けられたフローティングゲートＦＧと、フローティング
ゲートＦＧ上に設けられたインターポリ絶縁膜３０と、インターポリ絶縁膜３０上に設け
られたコントロールゲートＣＧと、拡散層４０とを備えている。拡散層４０は、隣接する
メモリセルＭＣによって共有されており、それにより、複数のメモリセルＭＣが直列に接
続されている。また、端部メモリセルＭＣｅが拡散層４１によって選択トランジスタＳＴ
に接続されている。選択トランジスタＳＴが拡散層４２によってコンタクトＣＮＴに接続
されている。従って、コンタクトＣＮＴは、選択トランジスタＳＴを介してストリングＣ
Ｓに接続されており、選択トランジスタＳＴの導通状態によってストリングＣＳに電気的
に接続され、あるいは、電気的に切断され得る。
【００１８】
メモリセルＭＣのフローティングゲートＦＧおよびコントロールゲートＣＧの側面は、
側壁膜５０、１００によって被覆されている。側壁膜５０、１００は、電荷をトラップし
難い絶縁膜（例えば、シリコン酸化膜）で形成されている。換言すると、側壁膜５０、１
００は、隣接する２つのメモリセルＭＣのゲート間において対向するゲート側面を被覆し
ている。隣接する側壁膜１００の間には、空隙ＡＧがある。即ち、隣接するメモリセルＭ
Ｃのフローティングゲート間およびコントロールゲート間の間隙（第１の間隙）において
、側壁膜５０、１００は、その隣接するメモリセルＭＣのフローティングゲートＦＧおよ
びコントロールゲートＣＧの側面を被覆している。そして、第１の間隙において、空隙Ａ
Ｇが、側壁膜１００間（側壁膜１００内）に設けられている。
【００１９】
また、選択トランジスタＳＴのゲートの側面も、側壁膜５０、１００によって被覆され
ている。端部メモリセルＭＣｅのフローティングゲートＦＧ、コントロールゲートＣＧの
側面も側壁膜５０、１００によって被覆されている。側壁膜５０、１００は、端部メモリ
セルＭＣｅと選択トランジスタＳＴとの間において端部メモリセルＭＣｅのゲートの側面
および選択トランジスタＳＴのゲートの側面を被覆している。選択トランジスタＳＴのゲ
ートと端部メモリセルＭＣｅのゲートＦＧ、ＣＧとの間において、隣接する側壁膜１００
の間（側壁膜１００中）には、空隙ＡＧがある。即ち、端部メモリセルＭＣｅと選択トラ
ンジスタＳＴとの間の間隙（第２の間隙）において、側壁膜５０、１００は、端部メモリ
セルＭＣｅのゲートＦＧ、ＣＧの側面および選択トランジスタＳＴのゲートの側面を被覆
している。そして、第２の間隙において、空隙ＡＧが端部メモリセルＭＣｅの側壁膜１０
０と選択トランジスタＳＴの側壁膜１００との間に設けられている。
【００２０】
各メモリセルＭＣのコントロールゲートＣＧ、選択トランジスタＳＴのゲートの上部に
は、シリサイド１１０が設けられている。これにより、メモリセルＭＣおよび選択トラン
ジスタＳＴのゲート抵抗を低減させることができる。
【００２１】
隣接する選択トランジスタＳＴの間の間隙（第３の間隙）には、絶縁膜６０、７０、８
０、９０が充填されている。絶縁膜６０、７０、９０は、例えば、シリコン酸化膜である
。絶縁膜８０は、例えば、シリコン窒化膜である。絶縁膜７０は、例えば、ＴＥＯＳ膜か
ら成るライナ層である。絶縁膜８０は、例えば、シリコン窒化膜からなるライナ層である
。絶縁膜９０は、例えば、ＰＢＳＧ、ＮＳＧまたはＰＳＧを用いた被覆性の良いシリコン
酸化膜である。
【００２２】
さらに、層間絶縁膜１２０、１３０が、メモリセルＭＣ、選択トランジスタＳＴ、絶縁
膜６０、７０、８０、９０上を被覆するように設けられている。
【００２３】
コンタクトＣＮＴは、層間絶縁膜１２０、１３０および絶縁膜６０、７０、８０、９０
を貫通して、拡散層４２に接触している。
【００２４】
本実施形態では、隣接する選択トランジスタＳＴの間には、絶縁膜６０、７０、８０、
９０が充填されており、原則空隙が存在しない。即ち、選択トランジスタＳＴとコンタク
トＣＮＴとの間には原則空隙が存在しない。従って、図２に示すように、コンタクトＣＮ
Ｔが、隣接する選択トランジスタＳＴのいずれか一方にずれた場合であっても、空隙ＡＧ
とコンタクトホールとが連通しにくく、コンタクトＣＮＴと選択トランジスタＳＴとの間
は絶縁膜６０、７０、８０または９０によって充填たされている。その結果、本実施形態
によるメモリは、コンタクトＣＮＴと選択トランジスタＳＴとの間の耐圧を高く維持する
ことができ、信頼性を高く維持することができる。
【００２５】
一方、端部メモリセルＭＣｅと選択トランジスタとの間には、側壁膜５０、１００を介
して空隙ＡＧが設けられている。これにより、端部メモリセルＭＣｅと選択トランジスタ
ＳＴとの間の結合容量を低減させ、選択トランジスタＳＴと端部メモリセルＭＣｅの間の
耐圧を向上することができる。
【００２６】
また、端部メモリセルＭＣｅのフローティングゲートＦＧ、コントロールゲートＣＧ、
および、選択トランジスタＳＴのゲートの各側面は、側壁膜５０および１００によって保
護されている。これにより、端部メモリセルＭＣｅのフローティングゲートＦＧ、コント
ロールゲートＣＧ、選択トランジスタＳＴのゲート、トンネル絶縁膜端部、および、イン
ターポリ絶縁膜端部は、空隙ＡＧ作成後のプロセスダメージ（ｗｅｔエッチング工程のサ
イドエッチング）から保護され得る。
【００２７】
さらに、側壁膜５０および１００には、電荷をトラップし難いシリコン酸化膜を用いて
いる。これにより、側壁膜５０および１００が端部メモリセルＭＣｅおよびその他のメモ
リセルＭＣの閾値電圧への影響を抑制できる。
【００２８】
例えば、シリコン窒化膜は電荷をトラップし易い。このため、側壁膜５０および１００
がシリコン窒化膜で形成されている場合、データの書込み／消去動作によって電荷が側壁
膜５０および１００にトラップされる可能性が高い。この場合、端部メモリセルＭＣｅの
近傍にトラップされた電荷が端部メモリセルＭＣｅのデータに影響を与える場合がある。
【００２９】
これに対し、側壁膜５０および１００にシリコン酸化膜を用いることによって、端部メ
モリセルＭＣｅおよびその他のメモリセルＭＣのデータへの影響を抑制できる。
【００３０】
隣接するメモリセルＭＣ間にも、側壁膜５０、１００間に空隙ＡＧが設けられている。
これにより、メモリセルＭＣ間の結合容量を低減させ、メモリセルＭＣ同士の隣接干渉効
果を抑制できる。
【００３１】
図３は、本実施形態による周辺回路領域のトランジスタＴｒの構成を示す断面図である
。トランジスタＴｒは、半導体基板１０に形成された拡散層４３、４４と、ゲート電極Ｇ
とを備えている。ゲート電極Ｇ上には、シリサイド１１０が形成されている。ゲート電極
Ｇの側面には、側壁膜５０および絶縁膜（例えばシリコン酸化膜）６０が設けられている
。
【００３２】
また、素子分離領域には、ＳＴＩ（Shallow Trench Isolation）が半導体基板１０中に
埋め込まれている。素子分離領域ＳＴＩ上には、絶縁膜６０、絶縁膜（例えばＴＥＯＳ（
Tetraethoxysilane）膜）７０、絶縁膜（例えばシリコン窒化膜）８０およびシリコン酸
化膜９０が設けられている。
【００３３】
トランジスタＴｒのゲートＧとそれに隣接するトランジスタのゲートとの間の間隙は、
側壁膜５０、絶縁膜６０〜１００またはコンタクトＣＮＴで充填されており、原則空隙が
ない。
【００３４】
次に、本実施形態による半導体記憶装置の製造方法を説明する。
【００３５】
図４は、メモリセルＭＣのコントロールゲートＣＧおよび選択トランジスタＳＴのゲー
トを加工した直後の構造を示す平面図である。図４に示すように、アクティブエリアＡＡ
と素子分離領域ＳＴＩとがロウ方向（ワード線ＷＬの延伸方向）に配列されており、とも
にカラム方向（ビット線ＢＬの延伸方向）に延伸している。従って、アクティブエリアＡ
Ａは、カラム方向に延伸しておりストライプ状に形成されている。後の工程で、ビット線
ＢＬは、アクティブエリアＡＡ上に形成される。
【００３６】
コントロールゲートＣＧ、および、選択トランジスタＳＴのゲートＧｓｔは、ロウ方向
に延伸している。コントロールゲートＣＧは、ワード線ＷＬとして機能してよい。フロー
ティングゲートＦＧは、図４では示されていないが、コントロールゲートＣＧの下方に各
メモリセルＭＣに対応して設けられている。従って、フローティングゲートＦＧは、コン
トロールゲートＣＧとは異なり、ロウ方向に隣接するアクティブエリアＡＡごとに互いに
絶縁されている。
【００３７】
図５は、図４のＡ−Ａ線に沿った断面図である。図６（Ａ）から図１４の（Ａ）は、図
５に続く、本実施形態によるメモリの製造方法を示す断面図である。図６（Ｂ）から図１
４の（Ｂ）は、周辺回路領域のトランジスタＴｒの製造方法を示す断面図である。尚、図
６から図１４の（Ａ）と（Ｂ）とは、同じ製造工程における断面を示す。
【００３８】
図５を参照すると、半導体基板１０上にトンネル絶縁膜２０が形成される。トンネル絶
縁膜２０は、ＣＶＤ（Chemical Vapor Deposition）法または熱酸化法を用いて形成され
る。トンネル絶縁膜２０上に、フローティングゲートＦＧの材料（例えば、ポリシリコン
）を堆積する。フローティングゲートＦＧ上にインターポリ絶縁膜３０を形成する。イン
ターポリ絶縁膜３０は、ＣＶＤ法を用いて形成されたシリコン酸化膜、シリコン窒化膜ま
たは酸化アルミニウム、もしくはこれらを含む積層膜を用いる。リソグラフィおよびＲＩ
Ｅ（Reactive Ion Etching）法を用いて選択トランジスタＳＴおよび周辺回路領域のトラ
ンジスタのインターポリ絶縁膜３０の少なくとも一部を除去する。これにより、選択トラ
ンジスタＳＴおよび周辺回路領域のトランジスタでは、フローティングゲートＦＧの材料
とコントロールゲートＣＧの材料とが接続されて、単一のゲートＧｓｔ、Ｇとして機能す
る。
【００３９】
次に、ＣＶＤ法を用いてインターポリ絶縁膜３０上にコントロールゲートＣＧの材料（
例えば、ポリシリコン）を堆積する。さらに、コントロールゲートＣＧの材料上にマスク
材料３０１（例えば、シリコン窒化膜）を堆積し、リソグラフィおよびＲＩＥを用いて、
マスク材３０１をゲート電極のパターンに加工する。
【００４０】
そして、マスク材３０１をマスクとしてＲＩＥ法でコントロールゲートＣＧの材料、イ
ンターポリ絶縁膜３０およびフローティングゲートＦＧの材料をエッチングする。これに
より、図５に示すゲート構造が得られる。
【００４１】
周辺回路領域のトランジスタＴｒは、図６（Ｂ）に示すように、選択トランジスタＳＴ
と同様に形成されている。尚、素子分離領域ＳＴＩが既知の方法で既に形成されている。
素子分離領域ＳＴＩの表面は、半導体基板１０のアクティブエリアＡＡの表面よりも低く
窪んでいる。
【００４２】
次に、図６（Ａ）に示すように、ＣＶＤ法を用いて側壁膜（例えばシリコン酸化膜）５
０を堆積し、側壁膜５０上にシリコン窒化膜３２０を堆積する。このとき、側壁膜５０は
、フローティングゲートＦＧ、コントロールゲートＣＧおよびゲート電極Ｇｓｔを保護す
る。シリコン窒化膜３２０は、隣接するメモリセルＭＣ間の間隙（第１の間隙）、並びに
、端部メモリセルＭＣｅと選択トランジスタＳＴとの間の間隙（第２の間隙）を充填し、
隣接する選択トランジスタＳＴ間の間隙（第３の間隙）を充填しないような厚みで堆積さ
れる。これにより、図６（Ａ）に示すように、シリコン窒化膜３２０は、隣接するコント
ロールゲートＣＧ間、隣接するフローティングゲートＦＧ間、隣接するゲートＦＧ、ＣＧ
とゲートＧｓｔとの間に充填される。一方で、シリコン窒化膜３２０は、ゲートＧｓｔの
側面を被覆するが、隣接するゲートＧｓｔ間に充填されない。
【００４３】
周辺回路領域では、図６（Ｂ）に示すように、トランジスタＴｒおよび素子分離領域Ｓ
ＴＩ上に側壁膜５０およびシリコン窒化膜３２０が堆積される。
【００４４】
次に、熱燐酸溶液を用いてシリコン窒化膜３２０をウエットエッチングすることによっ
て、隣接する選択トランジスタＳＴのゲートＧｓｔ間にあるシリコン窒化膜３２０をシリ
コン窒化膜３２０が堆積された厚さ分、除去する。このとき、シリコン窒化膜３２０はメ
モリセルＭＣ間、および、端部メモリセルＭＣｅと選択トランジスタＳＴとの間に残って
いる。これは、ウエットエッチングが等方性エッチングであるため、狭い隙間にあるシリ
コン窒化膜３２０が残るからである。従って、メモリセルＭＣ間、および、端部メモリセ
ルＭＣｅと選択トランジスタＳＴとの間にシリコン窒化膜３２０を充填させたまま、隣接
する選択トランジスタＳＴ間にあるシリコン窒化膜３２０を除去することができる。これ
により、図７（Ａ）示す構造が得られる。
【００４５】
周辺回路領域では、図７（Ｂ）に示すように、素子分離領域ＳＴＩ上にあるシリコン窒
化膜３２０も含めて除去される。素子分離領域ＳＴＩは、隣接メモリセルＭＣ間、あるい
は、端部メモリセルＭＣｅと選択トランジスタＳＴとの間の間隙よりも広く、シリコン窒
化膜３２０が充填されていないからである。これにより、トランジスタＴｒと素子分離領
域ＳＴＩとの境界にある段差ＳＴＰにシリコン窒化膜が残りにくい。
【００４６】
次に、ＣＶＤ法を用いてシリコン窒化膜３２０および側壁膜５０上に絶縁膜６０を堆積
する。このとき、図８（Ａ）に示すように、隣接する選択トランジスタＳＴのゲートＧｓ
ｔ間を絶縁膜６０で充填しない。
【００４７】
周辺回路領域では、図８（Ｂ）に示すように、トランジスタＴｒおよび素子分離領域Ｓ
ＴＩ上に絶縁膜６０が堆積される。
【００４８】
次に、ＲＩＥ法を用いて、絶縁膜６０を異方的にエッチングする。これにより、図９（
Ａ）に示すように、隣接する選択トランジスタＳＴのゲートＧｓｔ間の間隙（第３の間隙
）において、互いに対向する側面に絶縁膜６０をスペーサとして残置させる。そして、絶
縁膜６０、シリコン窒化膜３２０、３０１をマスクとして用いて選択トランジスタＳＴ間
の半導体基板１０に不純物を注入する。不純物を拡散することによって拡散層４２が形成
され得る。
【００４９】
このとき、周辺回路領域では、図９（Ｂ）に示すように、トランジスタＴｒのゲートＧ
の側面、および、段差ＳＴＰの側面にも絶縁膜６０がスペーサとして残置されている。ま
た、露光、拡散、現像、不純物注入等の工程を経て拡散層４３、４４が形成される。
【００５０】
次に、図１０（Ａ）に示すように、側壁膜５０、絶縁膜６０およびシリコン窒化膜３０
１、３２０上に絶縁膜７０、絶縁膜８０および絶縁膜９０を順次堆積する。絶縁膜７０お
よび絶縁膜８０は、コンタクト形成時のストッパとしての機能を果たす。絶縁膜９０は、
隣接する選択トランジスタＳＴのゲートＧｓｔ間を埋め込むように埋込み性の良好な絶縁
材料であって、例えば、ＢＰＳＧ（Boron Phosphorus Silicate Glass）、ＮＳＧ（Non-d
oped Silicate Glass）、ＰＳＧ（Phosphorus Silicate Glass）等のシリコン酸化膜でよ
い。
【００５１】
周辺回路領域では、図１０（Ｂ）に示すように、トランジスタＴｒおよび素子分離領域
ＳＴＩ上に絶縁膜７０、絶縁膜８０および絶縁膜９０が堆積される。
【００５２】
次に、ＣＭＰ（Chemical Mechanical Polishing）法を用いて、シリコン窒化膜３０１
が露出されるまで、絶縁膜９０、絶縁膜８０および絶縁膜７０を研磨する。これにより、
図１１（Ａ）に示す構造が得られる。
【００５３】
周辺回路領域では、図１１（Ｂ）に示すように、トランジスタＴｒのゲートＧ上にある
シリコン窒化膜３０１が露出される。
【００５４】
次に、図１２（Ａ）に示すように、ＣＭＰ法、ＲＩＥ法等を用いてメモリセルＭＣのコ
ントロールゲートＣＧの上部および選択トランジスタＳＴのゲートＧｓｔの上部を露出さ
せる。
【００５５】
周辺回路領域では、図１２（Ｂ）に示すように、トランジスタＴｒのゲートＧの上部が
露出される。
【００５６】
次に、リソグラフィ技術を用いて、選択トランジスタＳＴ間の絶縁膜６０、７０、８０
、９０をフォトレジスト３７０で被覆する。一方、メモリセルＭＣ間のシリコン窒化膜３
２０および端部メモリセルＭＣｅと選択トランジスタＳＴとの間のシリコン窒化膜３２０
を露出させる。続いて、熱燐酸溶液を用いて、メモリセルＭＣ間の第１の間隙および端部
メモリセルＭＣｅと選択トランジスタＳＴとの間の第２の間隙にあるシリコン窒化膜３２
０を選択的に除去する。これにより、図１３（Ａ）に示す構造が得られる。このとき、絶
縁膜６０、７０、８０、９０がフォトレジスト３７０で保護されているため、絶縁膜６０
、７０、８０、９０は、隣接する選択トランジスタＳＴ間の第３の間隙を充填した状態を
維持する。
【００５７】
周辺回路領域では、図１３（Ｂ）に示すように、フォトレジスト３７０は、トランジス
タＴｒおよび素子分離領域ＳＴＩ上を被覆する。また、トランジスタＴｒと素子分離領域
ＳＴＩとの間の段差ＳＴＰには、絶縁膜膜６０が残置されているもののシリコン窒化膜は
残存していない。従って、シリコン窒化膜への電荷トラップによる電気的特性の劣化は抑
制される。
【００５８】
続いて、コントロールゲートＣＧ、ゲートＧｓｔの上部をＭｏ／Ｗ／Ｔｉ／Ｃｏ／Ｎｉ
などを用いてシリサイド化する。
【００５９】
次に、ＣＶＤ法等を用いて、メモリセルＭＣおよび選択トランジスタＳＴ上に被覆性の
悪い堆積条件のもとで側壁膜１００を堆積する。これにより、メモリセルＭＣおよび選択
トランジスタＳＴの側面に側壁膜１００が堆積される。しかし、隣接するメモリセルＭＣ
間の第１の間隙、および、端部メモリセルＭＣｅと選択トランジスタＳＴとの間の第２の
間隙は、側壁膜１００で充填される前に、それらの開口部が閉塞される。これにより、図
１４（Ａ）に示すように、空隙ＡＧが、隣接するメモリセルＭＣ間の側壁膜１００内、お
よび、端部メモリセルＭＣｅと選択トランジスタＳＴとの間の側壁膜１００内に形成され
る。
【００６０】
周辺回路領域では、トランジスタＴｒおよび素子分離領域ＳＴＩ上に側壁膜１００が堆
積される。
【００６１】
側壁膜１００の平坦化後、層間絶縁膜１２０、１３０を堆積する。そして、リソグラフ
ィおよびＲＩＥを用いて、コンタクトホールを形成し、そのコンタクトホール内に導電体
を充填する。これにより、コンタクトＣＮＴが形成され、図２に示すメモリが完成する。
【００６２】
本実施形態によれば、隣接するメモリセルＭＣ間の第１の間隙および端部メモリセルＭ
Ｃｅと選択トランジスタＳＴとの間の第２の間隙に空隙ＡＧを形成しつつ、コンタクトＣ
ＮＴと選択トランジスタＳＴとの間の第３の間隙や周辺回路領域には原則空隙を形成しな
い。従って、隣接干渉効果を抑制しつつ、コンタクトＣＮＴと選択トランジスタＳＴまた
は周辺回路領域のトランジスタＴｒとの間の短絡を防止することができる。その結果、信
頼性を高く維持したまま、メモリ全体を微細化することができる。
【００６３】
また、本実施形態によれば、隣接するメモリセルＭＣ間や端部メモリセルＭＣｅと選択
トランジスタＳＴとの間に空隙ＡＧを形成しつつ、フローティングゲートＦＧ、コントロ
ールゲートＣＧ、選択トランジスタＳＴのゲートＧｓｔの各側面は、側壁膜（シリコン酸
化膜）５０、１００によって被覆されている。よって、側壁膜５０、１００は、空隙ＡＧ
形成後のプロセスダメージからフローティングゲートＦＧ、コントロールゲートＣＧ、選
択トランジスタＳＴのゲートＧｓｔを保護することができる。
【００６４】
さらに、図７（Ａ）において、シリコン窒化膜３２０はメモリセルＭＣ間だけでなく、
端部メモリセルＭＣｅと選択トランジスタＳＴとの間にも充填されている。これにより、
図１３（Ａ）に示すフォトレジスト３７０は、選択トランジスタＳＴ間を被覆すれば足り
る。
【００６５】
もし、端部メモリセルＭＣｅと選択トランジスタＳＴとの間にシリコン酸化膜およびシ
リコン窒化膜の積層膜が充填されている場合、メモリセルＭＣ間のシリコン窒化膜を除去
する際に、熱燐酸溶液中にシリコン酸化膜のダストが混入してしまう。
【００６６】
本実施形態では、シリコン窒化膜３２０が端部メモリセルＭＣｅと選択トランジスタＳ
Ｔとの間に充填されているので、端部メモリセルＭＣｅと選択トランジスタＳＴとの間を
エッチングしてもこのようなダストの問題が発生し難い。よって、本実施形態は、端部メ
モリセルＭＣｅと選択トランジスタＳＴとの間にも空隙ＡＧを形成することができる。
【００６７】
なお、本実施形態では不純物注入を用いて拡散層４０〜４４を形成する例について説明
したが、メモリセルＭＣと選択トランジスタＳＴとを直列に接続し、メモリストリングス
を構成することができれば、拡散層４０〜４４を省略しても構わない。
【符号の説明】
【００６８】
１・・・メモリセルアレイ、２・・・周辺回路領域、ＣＳ・・・メモリセルストリング、
ＢＬＫ・・・ブロック、ＭＣ・・・メモリセル、ＭＣｅ・・・端部メモリセル、１０・・
・半導体基板、２０・・・トンネル絶縁膜、３０・・・インターポリ絶縁膜（ＩＰＤ）、
４０〜４４・・・拡散層、５０、１００・・・側壁膜、６０、７０、８０、９０・・・絶
縁膜、１２０、１３０・・・層間絶縁膜、ＦＧ・・・フローティングゲート、ＣＧ・・・
コントロールゲート、ＳＴ・・・選択トランジスタ、ＣＮＴ・・・コンタクト、ＡＧ・・
・空隙
【技術分野】
【０００１】
本発明の実施形態は、半導体記憶装置および半導体記憶装置の製造方法に関する。
【背景技術】
【０００２】
ＮＡＮＤ型フラッシュメモリ（ＮＡＮＤ型ＥＥＰＲＯＭ）のような半導体記憶装置では
、近年、益々微細化の要求が高まっている。しかし、メモリを微細化すると、メモリセル
間の間隔が狭小化し、メモリセル同士の干渉（隣接干渉効果）が無視できなくなる。隣接
干渉効果は、すでにデータを書き込んだメモリセルの閾値電圧が隣接メモリセルへのデー
タ書込み動作によってシフトする現象である。隣接干渉効果によって、メモリセルの閾値
電圧分布は拡大し、読み出したデータの信頼性が低下する。
【０００３】
隣接干渉効果は、隣接するメモリセルの結合容量が大きいことが原因である。従って、
隣接するメモリセルの結合容量を小さくするために、メモリセル間に誘電率の小さい空隙
（エアギャップ）を形成することが考えられる。また、メモリセルと選択トランジスタと
の間の隣接干渉効果を低減させるために、メモリセルと選択トランジスタとの間にも空隙
を形成することが考えられる。
【０００４】
しかし、隣接するメモリセル間やメモリセルと選択トランジスタとの間に空隙を形成しよ
うとすると、空隙は、選択トランジスタとコンタクトとの間、および、周辺回路のトラン
ジスタとコンタクトとの間にも形成される。この場合、選択トランジスタおよび周辺回路
のトランジスタの近傍に形成されたコンタクトホールが空隙と連通し、コンタクト材料が
空隙に入り込んでしまう。これは、ビット線方向に隣接するコンタクト同士の短絡に繋が
る。また、これは、選択トランジスタとコンタクトとの間の耐圧を低下させ、メモリの信
頼性を損ねる原因となる。
【０００５】
これに対処するためには、コンタクトホールと空隙とが連通しないように、コンタクトホ
ールを空隙より遠い位置に形成する必要があった。この場合、選択トランジスタとコンタ
クトとの間の間隔および周辺回路におけるトランジスタ間の間隔を広く設計しなければな
らない。これは、メモリの微細化の妨げとなっていた。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００９−２７７８９７号公報
【特許文献２】特開２００９−２３１３００号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
周辺回路における短絡を抑制する。
【課題を解決するための手段】
【０００８】
本実施形態による半導体記憶装置は、半導体基板と、半導体基板上に設けられたゲート
絶縁膜と、ゲート絶縁膜上に設けられたゲート電極と、半導体基板上のゲート電極脇に形
成された１対の不純物拡散領域と、不純物拡散領域のゲート電極とは反対側の半導体基板
上に埋め込まれたＳＴＩとを有する。ＳＴＩの上面は、前記不純物拡散層が形成された前
記半導体基板の表面より低い。また、ＳＴＩが埋め込まれた前記半導体基板との段差部分
を被覆する側壁膜をさらに有する。
【０００９】
また、他の本実施形態による半導体記憶装置は、ゲートを有する複数のメモリセルが直
列に接続されたメモリセルストリングを備える。選択トランジスタが、メモリセルストリ
ングの一端にある端部メモリセルに接続されている。側壁膜が、端部メモリセルと選択ト
ランジスタとの間において、端部メモリセルのゲートの側面および選択トランジスタのゲ
ートの側面を被覆する。端部メモリセルの側壁膜と選択トランジスタの側壁膜との間に空
隙がある。
【図面の簡単な説明】
【００１０】
【図１】本実施形態に従った半導体記憶装置の構成を示す図。
【図２】第１の実施形態に従った半導体記憶装置の構成を示す断面図。
【図３】本実施形態による周辺回路領域のトランジスタＴｒの構成を示す断面図。
【図４】メモリセルＭＣのコントロールゲートＣＧおよび選択トランジスタＳＴのゲートを加工した直後の構造を示す平面図。
【図５】図４のＡ−Ａ線に沿った断面図。
【図６】図５に続く、本実施形態によるメモリの製造方法を示す断面図。
【図７】図６に続く、本実施形態によるメモリの製造方法を示す断面図。
【図８】図７に続く、本実施形態によるメモリの製造方法を示す断面図。
【図９】図８に続く、本実施形態によるメモリの製造方法を示す断面図。
【図１０】図９に続く、本実施形態によるメモリの製造方法を示す断面図。
【図１１】図１０に続く、本実施形態によるメモリの製造方法を示す断面図。
【図１２】図１１に続く、本実施形態によるメモリの製造方法を示す断面図。
【図１３】図１２に続く、本実施形態によるメモリの製造方法を示す断面図。
【図１４】図１３に続く、本実施形態によるメモリの製造方法を示す断面図。
【発明を実施するための形態】
【００１１】
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定
するものではない。本実施形態は、隣接するメモリセル間およびメモリセルと選択トラン
ジスタとの間に空隙を設けつつ、選択トランジスタおよび周辺回路における短絡を抑制す
ることを課題とする。
【００１２】
図１は、本発明に係る実施形態に従った半導体記憶装置の構成を示す図である。半導体
記憶装置は、例えば、ＮＡＮＤ型フラッシュメモリ（以下、単にメモリとも言う）である
。メモリは、複数のメモリセルＭＣをマトリクス状に二次元配置したメモリセルアレイ１
と、メモリセルアレイ１を制御する周辺回路領域２とを備えている。
【００１３】
メモリセルアレイ１は、複数のブロックＢＬＫを有し、各ブロックＢＬＫは、複数のメ
モリセルストリング（以下、単にストリングとも言う）ＣＳを有する。ブロックＢＬＫは
、データの消去単位である。ストリングＣＳは、直列に接続された複数のメモリセルＭＣ
を有する。ストリングＣＳの両端のメモリセル（端部メモリセル）ＭＣｅは、選択トラン
ジスタＳＴに接続されている。一方の端部メモリセルＭＣｅは、選択トランジスタＳＴを
介してビット線ＢＬに接続されており、他方の端部メモリセルＭＣｅは、選択トランジス
タＳＴを介してセルソースＣＥＬＳＲＣに接続されている。
【００１４】
ワード線ＷＬは、ロウ方向に配列されたメモリセルＭＣのコントロールゲートＣＧに接
続されている。選択ゲート線ＳＧＳ、ＳＧＤは、選択トランジスタＳＴのゲートに接続さ
れている。ワード線ＷＬおよび選択ゲート線ＳＧＳ、ＳＧＤは、ロウデコーダおよびワー
ド線ドライバＷＬＤにより駆動される。
【００１５】
各ビット線ＢＬは、選択トランジスタＳＴを介してストリングＣＳに接続されている。
また、各ビット線ＢＬは、センスアンプ回路ＳＡに接続されている。尚、一つのワード線
に接続された複数のメモリセルＭＣが、一括したデータ読出しおよびデータ書込みの単位
であるページを構成する。
【００１６】
選択ゲート線ＳＧＳ、ＳＧＤが選択トランジスタＳＴを駆動することによって、ストリ
ングＣＳがビット線ＢＬとセルソースＣＥＳＲＣとの間に接続される。そして、ワード線
ドライバＷＬＤが非選択ワード線ＷＬを駆動することによって、非選択メモリセルＭＣを
オン状態にする。これにより、センスアンプＳＡがビット線ＢＬを介して選択メモリセル
ＭＣに電圧を印加することができる。これにより、センスアンプＳＡは、選択メモリセル
ＭＣのデータを検出し、あるいは、選択メモリセルＭＣにデータを書き込むことができる
。
【００１７】
図２は、第１の実施形態に従った半導体記憶装置の構成を示す断面図である。メモリセ
ルＭＣおよび選択トランジスタＳＴが半導体基板１０上に形成されている。メモリセルＭ
Ｃは、トンネル絶縁膜２０上に設けられたフローティングゲートＦＧと、フローティング
ゲートＦＧ上に設けられたインターポリ絶縁膜３０と、インターポリ絶縁膜３０上に設け
られたコントロールゲートＣＧと、拡散層４０とを備えている。拡散層４０は、隣接する
メモリセルＭＣによって共有されており、それにより、複数のメモリセルＭＣが直列に接
続されている。また、端部メモリセルＭＣｅが拡散層４１によって選択トランジスタＳＴ
に接続されている。選択トランジスタＳＴが拡散層４２によってコンタクトＣＮＴに接続
されている。従って、コンタクトＣＮＴは、選択トランジスタＳＴを介してストリングＣ
Ｓに接続されており、選択トランジスタＳＴの導通状態によってストリングＣＳに電気的
に接続され、あるいは、電気的に切断され得る。
【００１８】
メモリセルＭＣのフローティングゲートＦＧおよびコントロールゲートＣＧの側面は、
側壁膜５０、１００によって被覆されている。側壁膜５０、１００は、電荷をトラップし
難い絶縁膜（例えば、シリコン酸化膜）で形成されている。換言すると、側壁膜５０、１
００は、隣接する２つのメモリセルＭＣのゲート間において対向するゲート側面を被覆し
ている。隣接する側壁膜１００の間には、空隙ＡＧがある。即ち、隣接するメモリセルＭ
Ｃのフローティングゲート間およびコントロールゲート間の間隙（第１の間隙）において
、側壁膜５０、１００は、その隣接するメモリセルＭＣのフローティングゲートＦＧおよ
びコントロールゲートＣＧの側面を被覆している。そして、第１の間隙において、空隙Ａ
Ｇが、側壁膜１００間（側壁膜１００内）に設けられている。
【００１９】
また、選択トランジスタＳＴのゲートの側面も、側壁膜５０、１００によって被覆され
ている。端部メモリセルＭＣｅのフローティングゲートＦＧ、コントロールゲートＣＧの
側面も側壁膜５０、１００によって被覆されている。側壁膜５０、１００は、端部メモリ
セルＭＣｅと選択トランジスタＳＴとの間において端部メモリセルＭＣｅのゲートの側面
および選択トランジスタＳＴのゲートの側面を被覆している。選択トランジスタＳＴのゲ
ートと端部メモリセルＭＣｅのゲートＦＧ、ＣＧとの間において、隣接する側壁膜１００
の間（側壁膜１００中）には、空隙ＡＧがある。即ち、端部メモリセルＭＣｅと選択トラ
ンジスタＳＴとの間の間隙（第２の間隙）において、側壁膜５０、１００は、端部メモリ
セルＭＣｅのゲートＦＧ、ＣＧの側面および選択トランジスタＳＴのゲートの側面を被覆
している。そして、第２の間隙において、空隙ＡＧが端部メモリセルＭＣｅの側壁膜１０
０と選択トランジスタＳＴの側壁膜１００との間に設けられている。
【００２０】
各メモリセルＭＣのコントロールゲートＣＧ、選択トランジスタＳＴのゲートの上部に
は、シリサイド１１０が設けられている。これにより、メモリセルＭＣおよび選択トラン
ジスタＳＴのゲート抵抗を低減させることができる。
【００２１】
隣接する選択トランジスタＳＴの間の間隙（第３の間隙）には、絶縁膜６０、７０、８
０、９０が充填されている。絶縁膜６０、７０、９０は、例えば、シリコン酸化膜である
。絶縁膜８０は、例えば、シリコン窒化膜である。絶縁膜７０は、例えば、ＴＥＯＳ膜か
ら成るライナ層である。絶縁膜８０は、例えば、シリコン窒化膜からなるライナ層である
。絶縁膜９０は、例えば、ＰＢＳＧ、ＮＳＧまたはＰＳＧを用いた被覆性の良いシリコン
酸化膜である。
【００２２】
さらに、層間絶縁膜１２０、１３０が、メモリセルＭＣ、選択トランジスタＳＴ、絶縁
膜６０、７０、８０、９０上を被覆するように設けられている。
【００２３】
コンタクトＣＮＴは、層間絶縁膜１２０、１３０および絶縁膜６０、７０、８０、９０
を貫通して、拡散層４２に接触している。
【００２４】
本実施形態では、隣接する選択トランジスタＳＴの間には、絶縁膜６０、７０、８０、
９０が充填されており、原則空隙が存在しない。即ち、選択トランジスタＳＴとコンタク
トＣＮＴとの間には原則空隙が存在しない。従って、図２に示すように、コンタクトＣＮ
Ｔが、隣接する選択トランジスタＳＴのいずれか一方にずれた場合であっても、空隙ＡＧ
とコンタクトホールとが連通しにくく、コンタクトＣＮＴと選択トランジスタＳＴとの間
は絶縁膜６０、７０、８０または９０によって充填たされている。その結果、本実施形態
によるメモリは、コンタクトＣＮＴと選択トランジスタＳＴとの間の耐圧を高く維持する
ことができ、信頼性を高く維持することができる。
【００２５】
一方、端部メモリセルＭＣｅと選択トランジスタとの間には、側壁膜５０、１００を介
して空隙ＡＧが設けられている。これにより、端部メモリセルＭＣｅと選択トランジスタ
ＳＴとの間の結合容量を低減させ、選択トランジスタＳＴと端部メモリセルＭＣｅの間の
耐圧を向上することができる。
【００２６】
また、端部メモリセルＭＣｅのフローティングゲートＦＧ、コントロールゲートＣＧ、
および、選択トランジスタＳＴのゲートの各側面は、側壁膜５０および１００によって保
護されている。これにより、端部メモリセルＭＣｅのフローティングゲートＦＧ、コント
ロールゲートＣＧ、選択トランジスタＳＴのゲート、トンネル絶縁膜端部、および、イン
ターポリ絶縁膜端部は、空隙ＡＧ作成後のプロセスダメージ（ｗｅｔエッチング工程のサ
イドエッチング）から保護され得る。
【００２７】
さらに、側壁膜５０および１００には、電荷をトラップし難いシリコン酸化膜を用いて
いる。これにより、側壁膜５０および１００が端部メモリセルＭＣｅおよびその他のメモ
リセルＭＣの閾値電圧への影響を抑制できる。
【００２８】
例えば、シリコン窒化膜は電荷をトラップし易い。このため、側壁膜５０および１００
がシリコン窒化膜で形成されている場合、データの書込み／消去動作によって電荷が側壁
膜５０および１００にトラップされる可能性が高い。この場合、端部メモリセルＭＣｅの
近傍にトラップされた電荷が端部メモリセルＭＣｅのデータに影響を与える場合がある。
【００２９】
これに対し、側壁膜５０および１００にシリコン酸化膜を用いることによって、端部メ
モリセルＭＣｅおよびその他のメモリセルＭＣのデータへの影響を抑制できる。
【００３０】
隣接するメモリセルＭＣ間にも、側壁膜５０、１００間に空隙ＡＧが設けられている。
これにより、メモリセルＭＣ間の結合容量を低減させ、メモリセルＭＣ同士の隣接干渉効
果を抑制できる。
【００３１】
図３は、本実施形態による周辺回路領域のトランジスタＴｒの構成を示す断面図である
。トランジスタＴｒは、半導体基板１０に形成された拡散層４３、４４と、ゲート電極Ｇ
とを備えている。ゲート電極Ｇ上には、シリサイド１１０が形成されている。ゲート電極
Ｇの側面には、側壁膜５０および絶縁膜（例えばシリコン酸化膜）６０が設けられている
。
【００３２】
また、素子分離領域には、ＳＴＩ（Shallow Trench Isolation）が半導体基板１０中に
埋め込まれている。素子分離領域ＳＴＩ上には、絶縁膜６０、絶縁膜（例えばＴＥＯＳ（
Tetraethoxysilane）膜）７０、絶縁膜（例えばシリコン窒化膜）８０およびシリコン酸
化膜９０が設けられている。
【００３３】
トランジスタＴｒのゲートＧとそれに隣接するトランジスタのゲートとの間の間隙は、
側壁膜５０、絶縁膜６０〜１００またはコンタクトＣＮＴで充填されており、原則空隙が
ない。
【００３４】
次に、本実施形態による半導体記憶装置の製造方法を説明する。
【００３５】
図４は、メモリセルＭＣのコントロールゲートＣＧおよび選択トランジスタＳＴのゲー
トを加工した直後の構造を示す平面図である。図４に示すように、アクティブエリアＡＡ
と素子分離領域ＳＴＩとがロウ方向（ワード線ＷＬの延伸方向）に配列されており、とも
にカラム方向（ビット線ＢＬの延伸方向）に延伸している。従って、アクティブエリアＡ
Ａは、カラム方向に延伸しておりストライプ状に形成されている。後の工程で、ビット線
ＢＬは、アクティブエリアＡＡ上に形成される。
【００３６】
コントロールゲートＣＧ、および、選択トランジスタＳＴのゲートＧｓｔは、ロウ方向
に延伸している。コントロールゲートＣＧは、ワード線ＷＬとして機能してよい。フロー
ティングゲートＦＧは、図４では示されていないが、コントロールゲートＣＧの下方に各
メモリセルＭＣに対応して設けられている。従って、フローティングゲートＦＧは、コン
トロールゲートＣＧとは異なり、ロウ方向に隣接するアクティブエリアＡＡごとに互いに
絶縁されている。
【００３７】
図５は、図４のＡ−Ａ線に沿った断面図である。図６（Ａ）から図１４の（Ａ）は、図
５に続く、本実施形態によるメモリの製造方法を示す断面図である。図６（Ｂ）から図１
４の（Ｂ）は、周辺回路領域のトランジスタＴｒの製造方法を示す断面図である。尚、図
６から図１４の（Ａ）と（Ｂ）とは、同じ製造工程における断面を示す。
【００３８】
図５を参照すると、半導体基板１０上にトンネル絶縁膜２０が形成される。トンネル絶
縁膜２０は、ＣＶＤ（Chemical Vapor Deposition）法または熱酸化法を用いて形成され
る。トンネル絶縁膜２０上に、フローティングゲートＦＧの材料（例えば、ポリシリコン
）を堆積する。フローティングゲートＦＧ上にインターポリ絶縁膜３０を形成する。イン
ターポリ絶縁膜３０は、ＣＶＤ法を用いて形成されたシリコン酸化膜、シリコン窒化膜ま
たは酸化アルミニウム、もしくはこれらを含む積層膜を用いる。リソグラフィおよびＲＩ
Ｅ（Reactive Ion Etching）法を用いて選択トランジスタＳＴおよび周辺回路領域のトラ
ンジスタのインターポリ絶縁膜３０の少なくとも一部を除去する。これにより、選択トラ
ンジスタＳＴおよび周辺回路領域のトランジスタでは、フローティングゲートＦＧの材料
とコントロールゲートＣＧの材料とが接続されて、単一のゲートＧｓｔ、Ｇとして機能す
る。
【００３９】
次に、ＣＶＤ法を用いてインターポリ絶縁膜３０上にコントロールゲートＣＧの材料（
例えば、ポリシリコン）を堆積する。さらに、コントロールゲートＣＧの材料上にマスク
材料３０１（例えば、シリコン窒化膜）を堆積し、リソグラフィおよびＲＩＥを用いて、
マスク材３０１をゲート電極のパターンに加工する。
【００４０】
そして、マスク材３０１をマスクとしてＲＩＥ法でコントロールゲートＣＧの材料、イ
ンターポリ絶縁膜３０およびフローティングゲートＦＧの材料をエッチングする。これに
より、図５に示すゲート構造が得られる。
【００４１】
周辺回路領域のトランジスタＴｒは、図６（Ｂ）に示すように、選択トランジスタＳＴ
と同様に形成されている。尚、素子分離領域ＳＴＩが既知の方法で既に形成されている。
素子分離領域ＳＴＩの表面は、半導体基板１０のアクティブエリアＡＡの表面よりも低く
窪んでいる。
【００４２】
次に、図６（Ａ）に示すように、ＣＶＤ法を用いて側壁膜（例えばシリコン酸化膜）５
０を堆積し、側壁膜５０上にシリコン窒化膜３２０を堆積する。このとき、側壁膜５０は
、フローティングゲートＦＧ、コントロールゲートＣＧおよびゲート電極Ｇｓｔを保護す
る。シリコン窒化膜３２０は、隣接するメモリセルＭＣ間の間隙（第１の間隙）、並びに
、端部メモリセルＭＣｅと選択トランジスタＳＴとの間の間隙（第２の間隙）を充填し、
隣接する選択トランジスタＳＴ間の間隙（第３の間隙）を充填しないような厚みで堆積さ
れる。これにより、図６（Ａ）に示すように、シリコン窒化膜３２０は、隣接するコント
ロールゲートＣＧ間、隣接するフローティングゲートＦＧ間、隣接するゲートＦＧ、ＣＧ
とゲートＧｓｔとの間に充填される。一方で、シリコン窒化膜３２０は、ゲートＧｓｔの
側面を被覆するが、隣接するゲートＧｓｔ間に充填されない。
【００４３】
周辺回路領域では、図６（Ｂ）に示すように、トランジスタＴｒおよび素子分離領域Ｓ
ＴＩ上に側壁膜５０およびシリコン窒化膜３２０が堆積される。
【００４４】
次に、熱燐酸溶液を用いてシリコン窒化膜３２０をウエットエッチングすることによっ
て、隣接する選択トランジスタＳＴのゲートＧｓｔ間にあるシリコン窒化膜３２０をシリ
コン窒化膜３２０が堆積された厚さ分、除去する。このとき、シリコン窒化膜３２０はメ
モリセルＭＣ間、および、端部メモリセルＭＣｅと選択トランジスタＳＴとの間に残って
いる。これは、ウエットエッチングが等方性エッチングであるため、狭い隙間にあるシリ
コン窒化膜３２０が残るからである。従って、メモリセルＭＣ間、および、端部メモリセ
ルＭＣｅと選択トランジスタＳＴとの間にシリコン窒化膜３２０を充填させたまま、隣接
する選択トランジスタＳＴ間にあるシリコン窒化膜３２０を除去することができる。これ
により、図７（Ａ）示す構造が得られる。
【００４５】
周辺回路領域では、図７（Ｂ）に示すように、素子分離領域ＳＴＩ上にあるシリコン窒
化膜３２０も含めて除去される。素子分離領域ＳＴＩは、隣接メモリセルＭＣ間、あるい
は、端部メモリセルＭＣｅと選択トランジスタＳＴとの間の間隙よりも広く、シリコン窒
化膜３２０が充填されていないからである。これにより、トランジスタＴｒと素子分離領
域ＳＴＩとの境界にある段差ＳＴＰにシリコン窒化膜が残りにくい。
【００４６】
次に、ＣＶＤ法を用いてシリコン窒化膜３２０および側壁膜５０上に絶縁膜６０を堆積
する。このとき、図８（Ａ）に示すように、隣接する選択トランジスタＳＴのゲートＧｓ
ｔ間を絶縁膜６０で充填しない。
【００４７】
周辺回路領域では、図８（Ｂ）に示すように、トランジスタＴｒおよび素子分離領域Ｓ
ＴＩ上に絶縁膜６０が堆積される。
【００４８】
次に、ＲＩＥ法を用いて、絶縁膜６０を異方的にエッチングする。これにより、図９（
Ａ）に示すように、隣接する選択トランジスタＳＴのゲートＧｓｔ間の間隙（第３の間隙
）において、互いに対向する側面に絶縁膜６０をスペーサとして残置させる。そして、絶
縁膜６０、シリコン窒化膜３２０、３０１をマスクとして用いて選択トランジスタＳＴ間
の半導体基板１０に不純物を注入する。不純物を拡散することによって拡散層４２が形成
され得る。
【００４９】
このとき、周辺回路領域では、図９（Ｂ）に示すように、トランジスタＴｒのゲートＧ
の側面、および、段差ＳＴＰの側面にも絶縁膜６０がスペーサとして残置されている。ま
た、露光、拡散、現像、不純物注入等の工程を経て拡散層４３、４４が形成される。
【００５０】
次に、図１０（Ａ）に示すように、側壁膜５０、絶縁膜６０およびシリコン窒化膜３０
１、３２０上に絶縁膜７０、絶縁膜８０および絶縁膜９０を順次堆積する。絶縁膜７０お
よび絶縁膜８０は、コンタクト形成時のストッパとしての機能を果たす。絶縁膜９０は、
隣接する選択トランジスタＳＴのゲートＧｓｔ間を埋め込むように埋込み性の良好な絶縁
材料であって、例えば、ＢＰＳＧ（Boron Phosphorus Silicate Glass）、ＮＳＧ（Non-d
oped Silicate Glass）、ＰＳＧ（Phosphorus Silicate Glass）等のシリコン酸化膜でよ
い。
【００５１】
周辺回路領域では、図１０（Ｂ）に示すように、トランジスタＴｒおよび素子分離領域
ＳＴＩ上に絶縁膜７０、絶縁膜８０および絶縁膜９０が堆積される。
【００５２】
次に、ＣＭＰ（Chemical Mechanical Polishing）法を用いて、シリコン窒化膜３０１
が露出されるまで、絶縁膜９０、絶縁膜８０および絶縁膜７０を研磨する。これにより、
図１１（Ａ）に示す構造が得られる。
【００５３】
周辺回路領域では、図１１（Ｂ）に示すように、トランジスタＴｒのゲートＧ上にある
シリコン窒化膜３０１が露出される。
【００５４】
次に、図１２（Ａ）に示すように、ＣＭＰ法、ＲＩＥ法等を用いてメモリセルＭＣのコ
ントロールゲートＣＧの上部および選択トランジスタＳＴのゲートＧｓｔの上部を露出さ
せる。
【００５５】
周辺回路領域では、図１２（Ｂ）に示すように、トランジスタＴｒのゲートＧの上部が
露出される。
【００５６】
次に、リソグラフィ技術を用いて、選択トランジスタＳＴ間の絶縁膜６０、７０、８０
、９０をフォトレジスト３７０で被覆する。一方、メモリセルＭＣ間のシリコン窒化膜３
２０および端部メモリセルＭＣｅと選択トランジスタＳＴとの間のシリコン窒化膜３２０
を露出させる。続いて、熱燐酸溶液を用いて、メモリセルＭＣ間の第１の間隙および端部
メモリセルＭＣｅと選択トランジスタＳＴとの間の第２の間隙にあるシリコン窒化膜３２
０を選択的に除去する。これにより、図１３（Ａ）に示す構造が得られる。このとき、絶
縁膜６０、７０、８０、９０がフォトレジスト３７０で保護されているため、絶縁膜６０
、７０、８０、９０は、隣接する選択トランジスタＳＴ間の第３の間隙を充填した状態を
維持する。
【００５７】
周辺回路領域では、図１３（Ｂ）に示すように、フォトレジスト３７０は、トランジス
タＴｒおよび素子分離領域ＳＴＩ上を被覆する。また、トランジスタＴｒと素子分離領域
ＳＴＩとの間の段差ＳＴＰには、絶縁膜膜６０が残置されているもののシリコン窒化膜は
残存していない。従って、シリコン窒化膜への電荷トラップによる電気的特性の劣化は抑
制される。
【００５８】
続いて、コントロールゲートＣＧ、ゲートＧｓｔの上部をＭｏ／Ｗ／Ｔｉ／Ｃｏ／Ｎｉ
などを用いてシリサイド化する。
【００５９】
次に、ＣＶＤ法等を用いて、メモリセルＭＣおよび選択トランジスタＳＴ上に被覆性の
悪い堆積条件のもとで側壁膜１００を堆積する。これにより、メモリセルＭＣおよび選択
トランジスタＳＴの側面に側壁膜１００が堆積される。しかし、隣接するメモリセルＭＣ
間の第１の間隙、および、端部メモリセルＭＣｅと選択トランジスタＳＴとの間の第２の
間隙は、側壁膜１００で充填される前に、それらの開口部が閉塞される。これにより、図
１４（Ａ）に示すように、空隙ＡＧが、隣接するメモリセルＭＣ間の側壁膜１００内、お
よび、端部メモリセルＭＣｅと選択トランジスタＳＴとの間の側壁膜１００内に形成され
る。
【００６０】
周辺回路領域では、トランジスタＴｒおよび素子分離領域ＳＴＩ上に側壁膜１００が堆
積される。
【００６１】
側壁膜１００の平坦化後、層間絶縁膜１２０、１３０を堆積する。そして、リソグラフ
ィおよびＲＩＥを用いて、コンタクトホールを形成し、そのコンタクトホール内に導電体
を充填する。これにより、コンタクトＣＮＴが形成され、図２に示すメモリが完成する。
【００６２】
本実施形態によれば、隣接するメモリセルＭＣ間の第１の間隙および端部メモリセルＭ
Ｃｅと選択トランジスタＳＴとの間の第２の間隙に空隙ＡＧを形成しつつ、コンタクトＣ
ＮＴと選択トランジスタＳＴとの間の第３の間隙や周辺回路領域には原則空隙を形成しな
い。従って、隣接干渉効果を抑制しつつ、コンタクトＣＮＴと選択トランジスタＳＴまた
は周辺回路領域のトランジスタＴｒとの間の短絡を防止することができる。その結果、信
頼性を高く維持したまま、メモリ全体を微細化することができる。
【００６３】
また、本実施形態によれば、隣接するメモリセルＭＣ間や端部メモリセルＭＣｅと選択
トランジスタＳＴとの間に空隙ＡＧを形成しつつ、フローティングゲートＦＧ、コントロ
ールゲートＣＧ、選択トランジスタＳＴのゲートＧｓｔの各側面は、側壁膜（シリコン酸
化膜）５０、１００によって被覆されている。よって、側壁膜５０、１００は、空隙ＡＧ
形成後のプロセスダメージからフローティングゲートＦＧ、コントロールゲートＣＧ、選
択トランジスタＳＴのゲートＧｓｔを保護することができる。
【００６４】
さらに、図７（Ａ）において、シリコン窒化膜３２０はメモリセルＭＣ間だけでなく、
端部メモリセルＭＣｅと選択トランジスタＳＴとの間にも充填されている。これにより、
図１３（Ａ）に示すフォトレジスト３７０は、選択トランジスタＳＴ間を被覆すれば足り
る。
【００６５】
もし、端部メモリセルＭＣｅと選択トランジスタＳＴとの間にシリコン酸化膜およびシ
リコン窒化膜の積層膜が充填されている場合、メモリセルＭＣ間のシリコン窒化膜を除去
する際に、熱燐酸溶液中にシリコン酸化膜のダストが混入してしまう。
【００６６】
本実施形態では、シリコン窒化膜３２０が端部メモリセルＭＣｅと選択トランジスタＳ
Ｔとの間に充填されているので、端部メモリセルＭＣｅと選択トランジスタＳＴとの間を
エッチングしてもこのようなダストの問題が発生し難い。よって、本実施形態は、端部メ
モリセルＭＣｅと選択トランジスタＳＴとの間にも空隙ＡＧを形成することができる。
【００６７】
なお、本実施形態では不純物注入を用いて拡散層４０〜４４を形成する例について説明
したが、メモリセルＭＣと選択トランジスタＳＴとを直列に接続し、メモリストリングス
を構成することができれば、拡散層４０〜４４を省略しても構わない。
【符号の説明】
【００６８】
１・・・メモリセルアレイ、２・・・周辺回路領域、ＣＳ・・・メモリセルストリング、
ＢＬＫ・・・ブロック、ＭＣ・・・メモリセル、ＭＣｅ・・・端部メモリセル、１０・・
・半導体基板、２０・・・トンネル絶縁膜、３０・・・インターポリ絶縁膜（ＩＰＤ）、
４０〜４４・・・拡散層、５０、１００・・・側壁膜、６０、７０、８０、９０・・・絶
縁膜、１２０、１３０・・・層間絶縁膜、ＦＧ・・・フローティングゲート、ＣＧ・・・
コントロールゲート、ＳＴ・・・選択トランジスタ、ＣＮＴ・・・コンタクト、ＡＧ・・
・空隙
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に設けられたゲート絶縁膜と、
前記ゲート絶縁膜上に設けられたゲート電極と、
前記半導体基板上の前記ゲート電極脇に形成された１対の不純物拡散領域と、
前記不純物拡散領域の前記ゲート電極とは反対側の前記半導体基板上に埋め込まれたＳ
ＴＩとを有し、
前記ＳＴＩの上面は、前記不純物拡散層が形成された前記半導体基板の表面より低く、
前記ＳＴＩが埋め込まれた前記半導体基板との段差部分を被覆する側壁膜と、
ゲートを有する複数のメモリセルが直列に接続されたメモリセルストリングと、
前記メモリセルストリングの一端にある端部メモリセルに接続された選択トランジスタ
と、
前記端部メモリセルと前記選択トランジスタとの間に、前記端部メモリセルのゲートの
側面および前記選択トランジスタのゲートの側面を被覆する前記側壁膜と、
前記選択トランジスタを介して前記メモリストリングスに接続されるコンタクトと、
前記選択トランジスタのゲートと前記コンタクトとの間に充填された前記絶縁膜とさら
にを備え、
前記端部メモリセルの前記側壁膜と前記選択トランジスタの前記側壁膜との間に空隙が
あることを特徴とする半導体装置。
【請求項２】
半導体基板と、
前記半導体基板上に設けられたゲート絶縁膜と、
前記ゲート絶縁膜上に設けられたゲート電極と、
前記半導体基板上の前記ゲート電極脇に形成された１対の不純物拡散領域と、
前記不純物拡散領域の前記ゲート電極とは反対側の前記半導体基板上に埋め込まれたＳ
ＴＩとを有し、
前記ＳＴＩの上面は、前記不純物拡散層が形成された前記半導体基板の表面より低く、
前記ＳＴＩが埋め込まれた前記半導体基板との段差部分を被覆する側壁膜をさらに有す
ることを特徴とする半導体装置。
【請求項３】
前記段差部分の前記側壁膜と前記ＳＴＩの上面の一部を被覆する絶縁膜をさらに有する
ことを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記側壁膜は、前記ゲート電極の側面の少なくとも一部を被覆する請求項３に記載の半
導体装置。
【請求項５】
前記側壁膜の前記ゲート電極の側面を被覆する部分を被覆する側壁絶縁膜をさらに有す
る請求項４に記載の半導体装置。
【請求項６】
前記側壁絶縁膜と前記絶縁膜との材質が同一である請求項５記載の半導体装置。
【請求項１】
半導体基板と、
前記半導体基板上に設けられたゲート絶縁膜と、
前記ゲート絶縁膜上に設けられたゲート電極と、
前記半導体基板上の前記ゲート電極脇に形成された１対の不純物拡散領域と、
前記不純物拡散領域の前記ゲート電極とは反対側の前記半導体基板上に埋め込まれたＳ
ＴＩとを有し、
前記ＳＴＩの上面は、前記不純物拡散層が形成された前記半導体基板の表面より低く、
前記ＳＴＩが埋め込まれた前記半導体基板との段差部分を被覆する側壁膜と、
ゲートを有する複数のメモリセルが直列に接続されたメモリセルストリングと、
前記メモリセルストリングの一端にある端部メモリセルに接続された選択トランジスタ
と、
前記端部メモリセルと前記選択トランジスタとの間に、前記端部メモリセルのゲートの
側面および前記選択トランジスタのゲートの側面を被覆する前記側壁膜と、
前記選択トランジスタを介して前記メモリストリングスに接続されるコンタクトと、
前記選択トランジスタのゲートと前記コンタクトとの間に充填された前記絶縁膜とさら
にを備え、
前記端部メモリセルの前記側壁膜と前記選択トランジスタの前記側壁膜との間に空隙が
あることを特徴とする半導体装置。
【請求項２】
半導体基板と、
前記半導体基板上に設けられたゲート絶縁膜と、
前記ゲート絶縁膜上に設けられたゲート電極と、
前記半導体基板上の前記ゲート電極脇に形成された１対の不純物拡散領域と、
前記不純物拡散領域の前記ゲート電極とは反対側の前記半導体基板上に埋め込まれたＳ
ＴＩとを有し、
前記ＳＴＩの上面は、前記不純物拡散層が形成された前記半導体基板の表面より低く、
前記ＳＴＩが埋め込まれた前記半導体基板との段差部分を被覆する側壁膜をさらに有す
ることを特徴とする半導体装置。
【請求項３】
前記段差部分の前記側壁膜と前記ＳＴＩの上面の一部を被覆する絶縁膜をさらに有する
ことを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記側壁膜は、前記ゲート電極の側面の少なくとも一部を被覆する請求項３に記載の半
導体装置。
【請求項５】
前記側壁膜の前記ゲート電極の側面を被覆する部分を被覆する側壁絶縁膜をさらに有す
る請求項４に記載の半導体装置。
【請求項６】
前記側壁絶縁膜と前記絶縁膜との材質が同一である請求項５記載の半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【公開番号】特開２０１２−２３１１７７（Ｐ２０１２−２３１１７７Ａ）
【公開日】平成２４年１１月２２日（２０１２．１１．２２）
【国際特許分類】
【出願番号】特願２０１２−１６６２５０（Ｐ２０１２−１６６２５０）
【出願日】平成２４年７月２６日（２０１２．７．２６）
【分割の表示】特願２０１１−３４９６３（Ｐ２０１１−３４９６３）の分割
【原出願日】平成２３年２月２１日（２０１１．２．２１）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２４年１１月２２日（２０１２．１１．２２）
【国際特許分類】
【出願日】平成２４年７月２６日（２０１２．７．２６）
【分割の表示】特願２０１１−３４９６３（Ｐ２０１１−３４９６３）の分割
【原出願日】平成２３年２月２１日（２０１１．２．２１）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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