半導体装置およびその製造方法
【課題】リーク電流の発生を防止でき、微細化に対して有利な半導体装置およびその製造方法を提供する。
【解決手段】実施形態によれば、半導体装置は、素子分離膜により分離される素子領域を有する半導体基板３１と、前記素子領域上にゲート絶縁膜を介して設けられる第１導電層ＦＧと、前記第１導電層および前記素子分離膜上に設けられ、前記第１導電層上に開口を有するゲート間絶縁膜ＩＰＤと、前記ゲート間絶縁膜を介して、前記素子領域上および前記素子分離膜上にわたって配置される第２導電層ＣＧ１と、前記第１導電層上に設けられ、周囲の溝により前記第２導電層と電気的に分離され、前記ゲート間絶縁膜の前記開口を介して前記第１導電層と接続される第３導電層ＣＧ２と、前記第１導電層を挟むように、前記素子領域中に隔離して設けられるソースまたはドレイン拡散層３８とを具備する。
【解決手段】実施形態によれば、半導体装置は、素子分離膜により分離される素子領域を有する半導体基板３１と、前記素子領域上にゲート絶縁膜を介して設けられる第１導電層ＦＧと、前記第１導電層および前記素子分離膜上に設けられ、前記第１導電層上に開口を有するゲート間絶縁膜ＩＰＤと、前記ゲート間絶縁膜を介して、前記素子領域上および前記素子分離膜上にわたって配置される第２導電層ＣＧ１と、前記第１導電層上に設けられ、周囲の溝により前記第２導電層と電気的に分離され、前記ゲート間絶縁膜の前記開口を介して前記第１導電層と接続される第３導電層ＣＧ２と、前記第１導電層を挟むように、前記素子領域中に隔離して設けられるソースまたはドレイン拡散層３８とを具備する。
【発明の詳細な説明】
【技術分野】
【０００１】
半導体装置およびその製造方法に関するものである。
【背景技術】
【０００２】
ＮＡＮＤ型フラッシュメモリにおいて、メモリセルアレイに配置されるメモリセルのゲートは、例えば、浮遊ゲートと制御ゲートとからなり、それらはゲート間絶縁膜で電気的に分離されている。一方、メモリセルアレイの周辺回路に配置され、メモリセルに選択電圧／非選択電圧を転送するための転送トランジスタのゲートは、例えば、浮遊ゲートと制御ゲートが積層されるが、上記ゲート間絶縁膜の一部が除去されて、浮遊ゲートと制御ゲートとが接続される。
【０００３】
上記のような構成において、周辺回路に配置される上記転送トランジスタの制御ゲートは、素子分離膜（トレンチ分離膜）上にも通るように配線される。そのため、制御ゲートに与えられる電位（選択電圧／非選択電圧）により、転送トランジスタと素子分離膜と間でリーク電流が発生し得る。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００６−５９９７８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
リーク電流の発生を防止でき、微細化に対して有利な半導体装置およびその製造方法を提供する。
【課題を解決するための手段】
【０００６】
実施形態によれば、一態様に係る半導体装置は、素子分離膜により分離される素子領域を有する半導体基板と、前記素子領域上にゲート絶縁膜を介して設けられる第１導電層と、前記第１導電層および前記素子分離膜上に設けられ、前記第１導電層上に開口を有するゲート間絶縁膜と、前記ゲート間絶縁膜を介して、前記素子領域上および前記素子分離膜上にわたって配置される第２導電層と、前記第１導電層上に設けられ、周囲の溝により前記第２導電層と電気的に分離され、前記ゲート間絶縁膜の前記開口を介して前記第１導電層と接続される第３導電層と、前記第１導電層を挟むように、前記素子領域中に隔離して設けられるソースまたはドレイン拡散層とを具備する。
【図面の簡単な説明】
【０００７】
【図１】第１の実施形態に係る半導体装置の全体構成例を示すブロック図。
【図２】第１の実施形態に係る半導体装置のメモリセルアレイ周辺の周辺回路の構成を示す等価回路図。
【図３】図１中のメモリセルアレイを構成するブロック（Block）の等価回路図。
【図４】図２中の転送トランジスタの平面構成を示す平面図。
【図５】図４中のＶ−Ｖ線に沿って矢印の方向から見た断面図。
【図６】図４中のＶＩ−ＶＩ線に沿って矢印の方向から見た断面図。
【図７】ブロック選択時における電圧関係を示す断面図。
【図８】ブロック非選択時における電圧関係を示す平面図。
【図９】ブロック非選択時における電圧関係を示す等価回路図。
【図１０】ブロック非選択時における制御ゲートに与える電圧ＶＣＧ１とドレイン電流Ｉｄとの関係について示す図。
【図１１】第１の実施形態に係る半導体装置の一製造工程を示す断面図。
【図１２】第１の実施形態に係る半導体装置の一製造工程を示す断面図。
【図１３】第１の実施形態に係る半導体装置の一製造工程を示す断面図。
【図１４】第１の実施形態に係る半導体装置の一製造工程を示す断面図。
【図１５】第２の実施形態に係る転送トランジスタの平面構成を示す平面図。
【図１６】第３の実施形態に係る転送トランジスタの平面構成を示す平面図。
【発明を実施するための形態】
【０００８】
以下、実施形態について図面を参照して説明する。以下の説明においては、ＮＡＮＤ型フラッシュメモリを一例として説明する。尚、この説明においては、全図にわたり共通の部分には共通の参照符号を付す。
【０００９】
［第１実施形態］
＜１．構成例＞
１−１．全体構成
まず、図１を用い、第１の実施形態に係る半導体装置の全体構成について説明する。ここでは、ＮＡＮＤ型フラッシュメモリを一例に挙げる。
【００１０】
図示するように、第１の実施形態に係るＮＡＮＤ型フラッシュメモリは、メモリセルアレイ１１、ビット線制御回路１２、カラムデコーダ１３、データ入出力バッファ１４、データ入出力端子１５、ワード線制御回路１６、制御回路１７、および制御信号入力端子１８を備える。
【００１１】
メモリセルアレイ１１は、ビット線およびワード線の交差位置にマトリックス状に配置される複数のメモリセルを備える複数のブロック（Block）により構成される。メモリセルアレイ１１には、ワード線を制御するワード線制御回路１６、ビット線を制御するビット制御回路１２、制御回路１７が電気的に接続される。ブロック（Block）の構成例については、後述する。
【００１２】
ビット線制御回路１２は、ビット線を介してメモリセルアレイ１１中のメモリセルのデータを読み出し、ビット線を介してメモリセルアレイ１１中のメモリセルの状態を検出する（ベリファイ読み出し）。ビット線制御回路１２は、ビット線を介してメモリセルアレイ１１中のメモリセルに書き込み制御電圧を印加してメモリセルに書き込みを行う。ビット線制御回路１２には、カラムデコーダ１３、データ入出力バッファ１４、制御回路１７が電気的に接続される。
【００１３】
ビット線制御回路１２内には図示しないデータ記憶回路が設けられ、このデータ記憶回路は、カラムデコーダ１３によって選択される。データ記憶回路に読み出されたメモリセルのデータは、データ入出力バッファ１４を介してデータ入出力端子１５から外部へ出力される。
【００１４】
データ入出力端子１５は、例えば、ＮＡＮＤ型フラッシュメモリ外部のホスト機器等に接続される。ホスト機器は、例えば、マイクロコンピュータ等であって、データ入出力端子１５から出力されたデータを受ける。さらに、ホスト機器は、ＮＡＮＤ型フラッシュメモリの動作を制御する各種コマンドＣＭＤ、アドレスＡＤＤ、および書き込みデータＤＴを出力する。
【００１５】
データ入出力バッファ１４を介して、ホスト機器からデータ入出力端子１５に入力された上記書き込みデータＤＴが、カラムデコーダ１３によって選択された上記データ記憶回路に供給される。一方、コマンドＣＭＤおよびアドレスＡＤＤは、制御回路１７に供給される。
【００１６】
ワード線制御回路１６は、メモリセルアレイ１１中のワード線を選択し、選択されたワード線に図示しない電源電圧発生回路から与えられるデータ読み出し、データ書き込みあるいはデータ消去に必要な電圧を印加する。
【００１７】
制御回路１７は、このＮＡＮＤ型フラッシュメモリの動作全体を制御する。制御回路１７は、上記メモリセルアレイ１１、ビット線制御回路１２、カラムデコーダ１３、データ入出力バッファ１４、ワード線制御回路１６に電気的に接続され、上記構成回路は、制御回路１７によって制御される。
【００１８】
制御信号入力端子１８は、制御回路１７に電気的に接続され、外部の上記ホスト機器から制御信号入力端子１８を介して入力されるＡＬＥ（アドレス・ラッチ・イネーブル）信号等の制御信号によって制御回路１７が制御される。
【００１９】
ここで、上記ワード線制御回路１６、ビット線制御回路１２、カラムデコーダ１３、制御回路１７は、データ書き込み回路、データ読み出し回路、およびデータ消去回路を構成する。
【００２０】
１−２．ワード線制御回路の構成例
次に、図２を用いて、ワード線制御回路１６の構成例について説明する。ここでは、図１中のメモリセルアレイ１１の周辺の構成の一部について説明する。
【００２１】
図示するように、本例に係るワード線制御回路１６は、メモリセルアレイ１１に電気的に接続されるロウデコーダ２１およびドライバ回路２２を備える。
【００２２】
メモリセルアレイ１１は、複数のビット線（ＢＬ０〜ＢＬ３１）とワード線（ＷＬ０〜ＷＬ３１）との交差位置に配置される複数のメモリセルＭＣを備える。メモリセルＭＣのそれぞれは、半導体基板上に順次積層される浮遊ゲートＦＧおよび制御ゲートＣＧを備え、浮遊ゲートＦＧと制御ゲートＣＧとの間は図示しないゲート間絶縁膜により電気的に絶縁される。
【００２３】
メモリセルＭＣの電流経路が直列接続されＮＡＮＤストリング（ＮＡＮＤ String）が構成される。ワード線方向の複数のメモリセルＭＣは、ページ（Page）を構成する。本例に係るＮＡＮＤ型フラッシュメモリにおいては、このページ（Page）単位で、データ読み出しおよびデータ書き込みが行われる。データ消去は、後述するブロック（Block）単位で、一括して行われる。
【００２４】
ＮＡＮＤストリングの電流経路の一端は、ソース線ＳＬに接続され、他端はセンスアンプＳ／Ａに接続される。ソース線ＳＬは、ソース線ドライバＳＬＤにより所定の電圧が与えられる。センスアンプＳ／Ａにより、ビット線（ＢＬ０〜ＢＬ３１）の電位がセンスされ、メモリセルＭＣのデータが読み出される。ソース線ドライバＳＬＤおよびセンスアンプＳ／Ａは、図１中の上記ビット線制御回路１２に配置される。
【００２５】
ロウデコーダ２１は、ブロックデコーダ２６，転送トランジスタ（ＴＢｒ０〜ＴＢｒ３１）を備える。ブロックデコーダ２６は、制御回路１７より入力されるブロックアドレスをデコードする。
【００２６】
転送トランジスタ（ＴＢｒ０〜ＴＢｒ３１）は、電流経路の一端がドライバ回路２２からの制御信号（ＳＣＧ０〜ＳＣＧ３１）に接続され、他端がワード線（ＷＬ０〜ＷＬ３１）にそれぞれ接続される。転送トランジスタ（ＴＢｒ０〜ＴＢｒ３１）は、ゲートに与えられるブロックデコーダ２１の出力に応じて、データ書き込み、データ読み出し、またはデータ消去の際に、所定の選択電圧／非選択電圧を、ワード線（ＷＬ０〜ＷＬ３１）に転送して制御ゲートＣＧに与える。転送トランジスタ（ＴＢｒ０〜ＴＢｒ３１）の詳細については、後述する。
【００２７】
ドライバ回路２２は、ページデコーダ２７，ＣＧドライバ（ＣＧＤ０〜ＣＧＤ３１）を備える。ページデコーダ２７は、制御回路１７より入力されるページアドレスをデコードする。ＣＧドライバ（ＣＧＤ０〜ＣＧＤ３１）は、ページデコーダ２７の出力に応じ、制御信号（ＳＣＧ０〜ＳＣＧ３１）を、ロウデコーダ２１に出力する。
【００２８】
１−３．ブロック（Block）の構成例
次に、図３を用いて、ブロックの構成例について説明する。ここでは、メモリセルアレイ１１中の１つのブロック（Block）を一例に挙げて説明する。また、本例の場合、このブロック（Block）中のメモリセルは、一括して消去される。即ち、ブロックはデータ消去単位である。
【００２９】
ブロック（Block）は、ＷＬ方向に配置される複数のＮＡＮＤストリング（ＮＡＮＤ String）を備える。ＮＡＮＤストリング（ＮＡＮＤ String）は、電流経路が直列接続される３２個のメモリセルＭＣと、電流経路の一端および他端に接続される選択トランジスタＳ１、Ｓ２から構成される。本例では、ＮＡＮＤストリングは、３２個のメモリセルＭＣから構成されるが、８個、１６個、６４個等の２つ以上のメモリセルから構成されていればよく、特に、３２個に限定されるというものではない。
選択トランジスタＳ１の電流経路の一端はソース線ＳＬに接続され、選択トランジスタＳ２の電流経路の一端はビット線ＢＬ０〜ＢＬ３１に接続される。
ワード線ＷＬは、ＷＬ方向に延び、ＷＬ方向の複数のメモリセルＭＣの制御ゲートＣＧに共通に接続される。セレクトゲート線ＳＧＳは、ＷＬ方向に延び、ＷＬ方向の複数の選択トランジスタＳ１のゲートに共通に接続される。セレクトゲート線ＳＧＤも、ＷＬ方向に延び、ＷＬ方向の複数の選択トランジスタＳ２のゲートに共通に接続される。
【００３０】
１−４．転送トランジスタの構成例
次に、図４乃至図６用いて、転送トランジスタの構成例について説明する。ここでは、図２のロウデコーダ２１中の転送トランジスタＢＴｒ０〜ＢＴｒ３を一例に挙げる。
【００３１】
１−４−１．平面構成
図４は、転送トランジスタＢＴｒ０〜ＢＴｒ３を模式的に示す平面図である。図示するように、半導体基板の主表面上に、素子分離膜ＳＴＩ（Shallow Trench Isolation）により分離された素子領域ＡＡ（Active Area）がチャネル長方向に延在して設けられる。高耐圧系トランジスタである転送トランジスタＢＴｒ０〜ＢＴｒ３は、素子領域ＡＡ上に配置される。
【００３２】
転送トランジスタＢＴｒ０〜ＢＴｒ３は、ゲート絶縁膜上に設けられる制御ゲートＣＧ１，ＣＧ２（第１，第２制御ゲート）、ソースまたはドレイン拡散層３８，コンタクト配線３５，ＣＳ，層間絶縁膜３７を備える。
【００３３】
第１制御ゲート（第２導電層）ＣＧ１は、チャネル幅方向に沿って、素子領域ＡＡ上および素子分離膜ＳＴＩ上にわたって配置される。そのため、制御ゲートＣＧ１は、チャネル幅方向に隣接する図中の転送トランジスタＢＴｒ０，ＢＴｒ１で共有される。また、制御ゲートＣＧ１は、チャネル幅方向に隣接する図中の転送トランジスタ転送トランジスタＢＴｒ２，ＢＴｒ３で共有される。制御ゲートＣＧ１の外周は、素子領域ＡＡや素子分離膜ＳＴＩと交差するように設けられる。一方、制御ゲートＣＧ１は素子領域ＡＡと交差する位置毎に内周を持つ。
第２制御ゲート（第３導電層）ＣＧ２は、制御ゲートＣＧ１の内周側に形成された層間絶縁膜３７に囲まれて配置される。そのため、制御ゲートＣＧ２は、制御ゲートＣＧ１と孤立して、電気的に分離される。制御ゲートＣＧ２は、図示しないその下の浮遊ゲート（第１導電層）と電気的に接続される。
【００３４】
ソースまたはドレイン拡散層３８は、素子領域ＡＡの半導体基板中に、チャネル長方向に制御ゲートＣＧ１，ＣＧ２を挟むように隔離して設けられる。ソースまたはドレイン拡散層３８は、転送トランジスタＢＴｒ０〜ＢＴｒ３の電流経路として機能する。ソースまたはドレイン拡散層３８の一方は、チャネル長方向に隣接する図中の転送トランジスタＢＴｒ０，ＢＴｒ２、転送トランジスタＢＴｒ１，ＢＴｒ３で共有される。
【００３５】
コンタクト配線３５は、制御ゲート（第２制御ゲート）ＣＧ２上に設けられる。コンタクト配線ＣＳは、ソースまたはドレイン拡散層３８上に設けられる。
【００３６】
層間絶縁膜３７は、転送トランジスタＢＴｒ０〜ＢＴｒ３上を覆うように設けられる。
【００３７】
１−４−２．断面構成
図５は、図４中のＶ−Ｖ線に沿った断面図である。図６は、図４中のＶＩ−ＶＩ線に沿った断面図である。
【００３８】
図示するように、転送トランジスタＢＴｒ０、ＢＴｒ１は、半導体基板（Si-sub）３１上に、ゲート絶縁膜３３を介して設けられる、浮遊ゲートＦＧ、ゲート絶間縁膜ＩＰＤ、制御ゲートＣＧ１，ＣＧ２を備える。また、素子分離膜ＳＴＩの界面には、バリア膜３２が設けられる。
【００３９】
浮遊ゲートＦＧ（第１導電層）は、素子領域ＡＡにおいて、ゲート絶縁膜３３上に設けられる。
【００４０】
制御ゲート（第２導電層）ＣＧ１は、チャネル幅方向に沿って、素子領域ＡＡ上および素子分離膜ＳＴＩ上にわたって配置される。制御ゲートＣＧ１は、バリア膜３２から素子領域ＡＡ方向に延在されるオフセット領域Ｄoffsetを有する。そのため、制御ゲートＣＧ１は、開口ＥＩを通るチャネル幅方向の断面において素子領域ＡＡ上に延在して設けられる。
【００４１】
制御ゲート（第３導電層）ＣＧ２は、上記のように、制御ゲートＣＧ２の周囲をゲート間絶縁膜ＩＰＤが貫通するまでエッチングすることにより形成したトレンチ（お堀）３６中に層間絶縁膜３７が埋め込まれることにより、制御ゲートＣＧ１から孤立して電気的に分離される。制御ゲートＣＧ２は、中央近傍に形成されるゲート間絶縁膜ＩＰＤのエッチング部分ＥＩ（Etching Inter poly）を介して、その下の浮遊ゲートＦＧと電気的に接続される。本実施形態においては、島状に孤立した制御ゲートＣＧ２に与えるゲート電位を制御し、（トレンチ３６の外の）制御ゲートＧＣ１の電位を固定することができるため、リーク電流を防止することができる。詳細については、後述する。なお、開口ＥＩを通るチャネル幅方向の断面において、制御ゲートＣＧ２の幅は浮遊ゲートＦＧの幅よりも小さい。また、開口ＥＩを通るチャネル幅方向の断面において、制御ゲートＣＧ２の断面積は浮遊ゲートＦＧの断面積よりも小さい。
【００４２】
トレンチ３６は、例えば、その外周がバリア膜３２よりも狭く（素子領域ＡＡ側に）なるように設けられることがリーク電流低減の観点から望ましい。内周については、ゲート間絶縁膜ＩＰＤのエッチング部分ＥＩを囲むことがトレンチ形成の加工容易性の観点から望ましい。なお、トレンチ３６は、本例のように、必ずしもゲート間絶縁膜ＩＰＤを貫通させる必要はない。例えば、トレンチ３６の深さは、少なくともゲート間絶縁膜ＩＰＤ上（またはゲート間絶縁膜ＩＰＤ中）に達する深さ等であれば良い。トレンチ３６により、制御ゲートＣＧ１と制御ゲートＣＧ２とが電気的に分離されれば良い。
【００４３】
コンタクト配線３５は、制御ゲートＣＧ２上に設けられ、制御ゲートＣＧ２に接続される。
【００４４】
ゲート絶縁膜ＩＰＤは、浮遊ゲートＦＧと、制御ゲートＣＧ１，ＣＧ２との間に設けられ、中央近傍にエッチング部分ＥＩ（Etching Inter poly-Si）が形成される。エッチング部分ＥＩにより、浮遊ゲートＦＧと制御ゲートＣＧ２とが電気的に接続される。
【００４５】
ソースまたはドレイン拡散層３８は、チャネル長方向に沿って、半導体基板３１中に、浮遊ゲートＦＧおよび制御ゲートＣＧ１，ＣＧ２を挟むように隔離して設けられる。
【００４６】
コンタクト配線ＣＳは、ソースまたはドレイン拡散層３８上に設けられ、ワード線と転送電位とを電気的に接続する。
【００４７】
バリア膜３２は、ＳＴＩ内の不純物の拡散を抑えるために、必要に応じて形成される。
【００４８】
＜２．転送動作＞
２−１．ブロック選択時
次に、図７を用い、第１の実施形態に係る半導体装置のブロック選択時における転送動作について説明する。ここでは、図５に示した構成（ＢＴｒ０，ＢＴｒ１）を一例に挙げる。
ブロック（Block）選択時における選択電圧（Ｖselect）を転送する際の電圧関係は、図７のように示される。
【００４９】
図示するように、制御ゲートＣＧ１には制御ゲートＣＧ２の電位を固定し反転防止のためのシールド電圧（本例では、０Ｖ）が与えられ、制御ゲートＣＧ２には選択電圧（Ｖselect）が与えられる。
【００５０】
この電圧関係のように、制御ゲートＣＧ１，ＣＧ２に独立した電圧を印加できるため、チャネル幅方向に素子分離膜ＳＴＩを超えて発生するフィールド反転に伴うリーク電流Ｉleak１を低減することができる。
【００５１】
加えて、第１の実施形態に係る制御ゲートＣＧ１は、バリア膜３２から素子領域ＡＡ方向に伸びたオフセット領域Ｄoffsetを有する。そのため、制御ゲートＣＧ１に与えられるシールド電圧（０Ｖ）の影響を、図中の破線で囲って示す素子分離膜ＳＴＩの端部３９にも大きく与えることができる。
【００５２】
その結果、ブロック選択時においては、フィールド反転に伴うリーク電流Ｉleak１を低減することができる。
【００５３】
２−２．ブロック非選択時
次に、図８乃至図１０用い、第１の実施形態に係る半導体装置のブロック非選択時における転送動作について説明する。ここでは、図４に示した構成（ＢＴｒ０〜ＢＴｒ３）を一例に挙げる。
ブロック（Block）非選択時における電圧関係は、図８のように示される。非選択時においては、図中に破線で示すチャネル長方向に沿った素子分離膜ＳＴＩ端に、寄生トランジスタにより発生するリーク電流Ｉleak２を抑制できるものである。
【００５４】
図示するように、コンタクト配線ＣＳにはソース電圧Ｖｓ，ドレイン電圧Ｖｓが与えられ、制御電極ＣＧ１，ＣＧ２にはそれぞれ電圧ＶＣＧ１，ＶＦＧ（ＶＣＧ２）が与えられるとする。
【００５５】
この電圧関係を示す等価回路は、図９のように示される。
ここで、図中の制御電極（制御ゲートＣＧ１）ＶＣＧ１に与える電圧をＶ１，Ｖ２，Ｖ３（Ｖ１＜Ｖ２＜Ｖ３）と変化させたときのドレイン電流Ｉｄについて、図１０に示す結果を得た。
【００５６】
図示するように、制御電極ＶＣＧ１に与える電圧をＶ１，Ｖ２，Ｖ３（Ｖ１＜Ｖ２＜Ｖ３）と変化させると、転送トランジスタのドレイン電流Ｉｄが増大している。即ち、換言すれば、より小さい電圧Ｖ１（例えば、第１の実施形態では、接地電源電圧０Ｖ程度）を印加することにより、ドレイン電圧Ｉｄを減少できることが分かる。
【００５７】
その結果、ブロック非選択時において、チャネル長方向に沿った素子分離膜ＳＴＩ端に、寄生トランジスタにより発生するリーク電流Ｉleak２を低減することができる。
【００５８】
＜３．製造方法＞
次に、図１１乃至図１４を用い、第１の実施形態に係る半導体装置の製造方法について説明する。ここでは、メモリセルアレイ１１中のメモリセルＭＣおよび転送トランジスタ構成（ＢＴｒ０）を一例に挙げる。図中（ａ）はメモリセルアレイ１１中のＮＡＮＤストリングのメモリセルＭＣであり、（ｂ）はチャネル長方向における転送トランジスタＢＴｒ０（Ｌ）であり、（ｃ）はチャネル幅方向における転送トランジスタＢＴｒ０（Ｗ）である。
【００５９】
まず、図１１（ａ）〜（ｃ）に示すように、半導体基板３１上に、例えば、熱酸化法等を用いて、シリコン酸化（ＳｉＯ２）膜を形成し、ゲート絶縁膜３３を形成する。
【００６０】
続いて、ゲート絶縁膜３３上に、例えば、ＣＶＤ（Chemical Vapor Deposition）等を用いて、ポリシリコン（Poly-Si）等を堆積させ、浮遊ゲートＦＧを形成する。
【００６１】
続いて、素子分離領域における半導体基板３１に、例えば、ＲＩＥ（Reactive Ion Etching）法等を用いてトレンチを形成し、そのトレンチ内にバリア膜（例えばシリコン酸化（ＳｉＯ２））３２を形成する。続いて、トレンチ内におけるバリア膜３２上に、例えば、シリコン酸化（ＳｉＯ２）膜等を埋め込んで素子分離膜ＳＴＩを形成する。
【００６２】
続いて、浮遊ゲートＦＧ上に、例えば、ＣＶＤ法を用いて、順次、シリコン酸化（ＳｉＯ２）膜，シリコン窒化（ＳｉＮ）膜、シリコン酸化（ＳｉＯ２）膜の三層からなるＯＮＯ構造を形成し、ゲート間絶縁膜ＩＰＤを形成する。
【００６３】
続いて、メモリセルアレイ１１においてＮＡＮＤストリングの図示しない選択トランジスタ（Ｓ１，Ｓ２）および転送トランジスタ（ＢＴｒ０）のゲート構造の中央のゲート間絶縁膜ＩＰＤを、例えば、ＲＩＥ法等を用いてエッチングしてＥＩ部分を形成し、浮遊ゲートＦＧを露出させる。
【００６４】
続いて、同様にして、例えば、ＣＶＤ等を用いて、ポリシリコン（Poly-Si）等を堆積させ、メモリセルＭＣおよび転送トランジスタＢＴｒ０の制御ゲートＣＧを形成する。
【００６５】
続いて、図１２（ａ）〜（ｃ）に示すように、メモリセルアレイ１１上および転送トランジスタＢＴｒ０上に、フォトレジスト４１を塗布する。そして、転送トランジスタＢＴｒ０におけるフォトレジスト４１に露光および現像を行って、制御ゲートＣＧ２を囲む（お堀）トレンチ３６を形成する。このトレンチ３６は、例えば、その外周がバリア膜３２よりも狭く（素子領域ＡＡ側に）なるように形成する。ここで、その内周がゲート間絶縁膜ＩＰＤのエッチング部分ＥＩを囲むように形成すると、トレンチ３６のエッチングがトレンチ３６内で均一に形成しやすい。
【００６６】
さらに、この際、バリア膜３２から素子領域ＡＡ方向に延在する上記オフセット領域Ｄoffsetを有するように、フォトレジスト４１の露光および現像の条件を選択し、開口を形成する。
【００６７】
続いて、パターニングされたフォトレジスト４１をマスクとして、例えば、ＲＩＥ法等を用いて、ゲート間絶縁膜ＩＰＤを貫通し浮遊ゲートＦＧの深さまでエッチングを行い、トレンチ３６を形成する。なお、このエッチング工程において、ゲート間絶縁膜ＩＰＤを貫通させることは、必須でない。例えば、エッチング工程において形成させるトレンチ３６の深さは、少なくともゲート間絶縁膜ＩＰＤ上（またはゲート間絶縁膜ＩＰＤ中）に達する深さ等であれば良い。トレンチ３６により、制御ゲートＣＧ２と制御ゲートＣＧ１とを電気的に分離できれば良いからである。
【００６８】
続いて、図１３（ａ）〜（ｃ）に示すように、メモリセルアレイ１１上および転送トランジスタＢＴｒ０上に形成したフォトレジストを剥離する。
【００６９】
続いて、図１４（ａ）〜（ｃ）に示すように、メモリセルＭＣおよび転送トランジスタＢＴｒ０のゲートをマスクとして、例えば、イオン注入法等により不純物を導入させ、半導体基板３１中にソースまたはドレイン拡散層３８，４０を形成する。
【００７０】
続いて、メモリセルＭＣ上および転送トランジスタＢＴｒ０上を覆うように、例えば、ＣＶＤ法を用いてシリコン酸化（ＳｉＯ２）膜等を堆積させ、トレンチ３６内部を埋め込み層間絶縁膜３７を形成する。
【００７１】
続いて、制御ゲートＣＧ２上にコンタクト配線３５を形成し、ソースまたはドレイン拡散層３８上にコンタクト配線ＣＳを形成し、上記構成を製造する。
【００７２】
＜４．作用効果＞
第１の実施形態に係る半導体装置およびその製造方法によれば、少なくとも下記（１）および（２）の効果が得られる。
【００７３】
（１）リーク電流の発生を防止でき、微細化に対して有利である。
上記のように、第１の実施形態では、転送トランジスタが、周囲が切り取られたトレンチ（堀）３６により、第１制御ゲートＣＧ１と孤立して電気的に分離される島状の第２制御ゲート（第３導電層）ＣＧ２を具備する。この第２制御ゲートＣＧ２は、ゲート間絶縁膜の開口ＥＩを介して、その下の浮遊ゲートＦＧ（第１導電層）と接続される。
【００７４】
上記制御ゲートＣＧ２に与えるゲート電位を制御することにより、（トレンチ３６の外側の）制御ゲートＧＣ１の電位を固定することができるため、リーク電流を防止することができる点で有利である。
【００７５】
例えば、ブロック選択時では、図７に示したように、制御ゲートＣＧ１，ＣＧ２に独立した電圧を印加できるため、チャネル幅方向に素子分離膜ＳＴＩを超えて発生するフィールド反転に伴うリーク電流Ｉleakを低減することができる。加えて、制御ゲートＣＧ１は、バリア膜３２からチャネル幅方向における断面において素子領域ＡＡ側に延在されるオフセット領域Ｄoffsetを有する。そのため、制御ゲートＣＧ１に与えられるシールド電圧（０Ｖ）の影響を、図中の破線で囲って示す素子分離膜ＳＴＩの端部３９にも大きく与えることができる。その結果、ブロック選択時においては、フィールド反転に伴うリーク電流Ｉleak１を低減することができる。
【００７６】
さらに、例えば、ブロック非選択時でも、図８乃至図１０に示したように、チャネル長方向に沿って素子分離膜ＳＴＩ端に、寄生トランジスタにより発生するリーク電流Ｉleak２を抑制することができる。
【００７７】
加えて、第１の実施形態では、上記リーク電流を防止するために、独立にシールド配線などを配置する必要がない。そのため、チャネル幅方向およびチャネル長方向の転送トランジスタ（ＢＴｒ）間の間隔をより狭めることできる点で、微細化に対しても有利である。
【００７８】
（２）製造コストの低減に対して有利である。
上記図１２に示したように、第１の実施形態では、制御ゲートＣＧ２を形成する際には、制御ゲートＣＧ２の周囲を囲むトレンチ３６に対応する位置に開口を形成するようにフォトレジスト４１のマスクパターンを形成するだけで良い。
【００７９】
そのため、例えば、リーク電流を低減するために、転送トランジスタ間にシールドゲートなどを別途形成する必要もなく、製造コストの低減に対して有利であると言える。
【００８０】
［第２の実施形態（センスアンプ側に配置される一例）］
次に、図１５を用い、第２の実施形態について説明する。この実施形態は、センスアンプ側のビット線引き出し部に配置される一例である。この説明において、上記第１の実施形態と重複する部分の詳細な説明を省略する。
【００８１】
＜構成例＞
第２の実施形態に係る転送トランジスタＴｒ０〜Ｔｒ３の平面構成は、図１５のように示される。
図示する転送トランジスタＴｒ０〜Ｔｒ３は、センスアンプ側のビット線引き出し部、例えば、図２中のセンスアンプＳ／Ａとメモリセルアレイ１１との間のビット線ＢＬ０〜ＢＬ３１とを接続する部分に適用される場合を示す。かかるセンスアンプ側のビット線引き出し部においても、比較的高電圧が与えられ、ビット線を引き出すためのコンタクト配線の密度が高いため、上記のような構成が有効である。
【００８２】
図示するように、第２の実施形態では、チャネル長方向に隣接する転送トランジスタＴｒ０，Ｔｒ２間、転送トランジスタＴｒ１，Ｔｒ３間において、ソースまたはドレイン拡散層３８が独立に設けられ共有されていない点で、上記第１の実施形態と相違する。
【００８３】
図中の転送トランジスタＴｒ０におけるコンタクト配線ＣＳ１はメモリセルアレイ１１側（ビット線側）に電気的に接続され、コンタクト配線ＣＳ２はセンスアンプ側（Ｓ／Ａ側）に電気的に接続される。
【００８４】
断面構成は、上記第１の実施形態と同様であるため、詳細な説明を省略する。
【００８５】
転送動作および製造方法に関しても上記第１の実施形態と実施的に同様であるため、詳細な説明を省略する。
【００８６】
＜作用効果＞
第２の実施形態に係る半導体装置およびその製造方法によれば、少なくとも上記（１）および（２）と同様の効果が得られる。さらに、第２の実施形態に示したように、必要に応じ、ロウデコーダ１２に限らず、センスアンプ側のビット線引き出し部などにも適用できることができる。
【００８７】
［第３の実施形態（シールド配線を備える一例）］
次に、図１６を用い、第３の実施形態について説明する。この実施形態は、さらにシールド配線を備える一例に関する。この説明において、上記第２の実施形態と重複する部分の詳細な説明を省略する。
【００８８】
＜構成例＞
第３の実施形態に係る転送トランジスタＴｒ０〜Ｔｒ３の平面構成は、図１６のように示される。
図示するように、第３の実施形態は、チャネル長方向に隣接する転送トランジスタＴｒ０，Ｔｒ２間、転送トランジスタＴｒ１，Ｔｒ３間に、チャネル幅方向に沿ったシールド配線５５を更に備える点で、上記第２の実施形態と相違する。
【００８９】
断面構成は、上記第１の実施形態と同様であるため、詳細な説明を省略する。
【００９０】
転送動作の際に、このシールド配線５５に、所定のシールド電圧（例えば、接地電源電圧０Ｖなど）を与えることによって、フィールド反転を防止でき、これに伴うリーク電流を更に低減できる点で有利である。
【００９１】
製造方法に関しては、転送トランジスタＴｒ０〜Ｔｒ３を製造した後、チャネル幅方向に沿ってＣＶＤ法によりポリシリコン等を形成し、シールド配線５５をさらに形成すれば良い。その他は、上記第１の実施形態と実施的に同様であるため、詳細な説明を省略する。
【００９２】
＜作用効果＞
第３の実施形態に係る半導体装置およびその製造方法によれば、少なくとも上記（１）および（２）と同様の効果が得られる。
【００９３】
さらに、第３の実施形態では、シールド配線５５を備える。シールド配線５５に、所定のシールド電圧（例えば、接地電源電圧０Ｖなど）を与えることによって、フィールド反転を防止でき、これに伴うリーク電流を更に低減できる点で有利である。
【００９４】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００９５】
ＳＴＩ…素子分離絶縁膜、ＡＡ…素子領域、３３…ゲート絶縁膜、ＦＧ…浮遊ゲート（第１導電層）、ＩＰＤ…ゲート間絶縁膜、ＣＧ１…第１制御ゲート（第２導電層）、ＣＧ２…第２制御ゲート（第３導電層）、３６…トレンチ、３８…ソースまたはドレイン拡散層、Ｄoffset…オフセット領域。
【技術分野】
【０００１】
半導体装置およびその製造方法に関するものである。
【背景技術】
【０００２】
ＮＡＮＤ型フラッシュメモリにおいて、メモリセルアレイに配置されるメモリセルのゲートは、例えば、浮遊ゲートと制御ゲートとからなり、それらはゲート間絶縁膜で電気的に分離されている。一方、メモリセルアレイの周辺回路に配置され、メモリセルに選択電圧／非選択電圧を転送するための転送トランジスタのゲートは、例えば、浮遊ゲートと制御ゲートが積層されるが、上記ゲート間絶縁膜の一部が除去されて、浮遊ゲートと制御ゲートとが接続される。
【０００３】
上記のような構成において、周辺回路に配置される上記転送トランジスタの制御ゲートは、素子分離膜（トレンチ分離膜）上にも通るように配線される。そのため、制御ゲートに与えられる電位（選択電圧／非選択電圧）により、転送トランジスタと素子分離膜と間でリーク電流が発生し得る。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００６−５９９７８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
リーク電流の発生を防止でき、微細化に対して有利な半導体装置およびその製造方法を提供する。
【課題を解決するための手段】
【０００６】
実施形態によれば、一態様に係る半導体装置は、素子分離膜により分離される素子領域を有する半導体基板と、前記素子領域上にゲート絶縁膜を介して設けられる第１導電層と、前記第１導電層および前記素子分離膜上に設けられ、前記第１導電層上に開口を有するゲート間絶縁膜と、前記ゲート間絶縁膜を介して、前記素子領域上および前記素子分離膜上にわたって配置される第２導電層と、前記第１導電層上に設けられ、周囲の溝により前記第２導電層と電気的に分離され、前記ゲート間絶縁膜の前記開口を介して前記第１導電層と接続される第３導電層と、前記第１導電層を挟むように、前記素子領域中に隔離して設けられるソースまたはドレイン拡散層とを具備する。
【図面の簡単な説明】
【０００７】
【図１】第１の実施形態に係る半導体装置の全体構成例を示すブロック図。
【図２】第１の実施形態に係る半導体装置のメモリセルアレイ周辺の周辺回路の構成を示す等価回路図。
【図３】図１中のメモリセルアレイを構成するブロック（Block）の等価回路図。
【図４】図２中の転送トランジスタの平面構成を示す平面図。
【図５】図４中のＶ−Ｖ線に沿って矢印の方向から見た断面図。
【図６】図４中のＶＩ−ＶＩ線に沿って矢印の方向から見た断面図。
【図７】ブロック選択時における電圧関係を示す断面図。
【図８】ブロック非選択時における電圧関係を示す平面図。
【図９】ブロック非選択時における電圧関係を示す等価回路図。
【図１０】ブロック非選択時における制御ゲートに与える電圧ＶＣＧ１とドレイン電流Ｉｄとの関係について示す図。
【図１１】第１の実施形態に係る半導体装置の一製造工程を示す断面図。
【図１２】第１の実施形態に係る半導体装置の一製造工程を示す断面図。
【図１３】第１の実施形態に係る半導体装置の一製造工程を示す断面図。
【図１４】第１の実施形態に係る半導体装置の一製造工程を示す断面図。
【図１５】第２の実施形態に係る転送トランジスタの平面構成を示す平面図。
【図１６】第３の実施形態に係る転送トランジスタの平面構成を示す平面図。
【発明を実施するための形態】
【０００８】
以下、実施形態について図面を参照して説明する。以下の説明においては、ＮＡＮＤ型フラッシュメモリを一例として説明する。尚、この説明においては、全図にわたり共通の部分には共通の参照符号を付す。
【０００９】
［第１実施形態］
＜１．構成例＞
１−１．全体構成
まず、図１を用い、第１の実施形態に係る半導体装置の全体構成について説明する。ここでは、ＮＡＮＤ型フラッシュメモリを一例に挙げる。
【００１０】
図示するように、第１の実施形態に係るＮＡＮＤ型フラッシュメモリは、メモリセルアレイ１１、ビット線制御回路１２、カラムデコーダ１３、データ入出力バッファ１４、データ入出力端子１５、ワード線制御回路１６、制御回路１７、および制御信号入力端子１８を備える。
【００１１】
メモリセルアレイ１１は、ビット線およびワード線の交差位置にマトリックス状に配置される複数のメモリセルを備える複数のブロック（Block）により構成される。メモリセルアレイ１１には、ワード線を制御するワード線制御回路１６、ビット線を制御するビット制御回路１２、制御回路１７が電気的に接続される。ブロック（Block）の構成例については、後述する。
【００１２】
ビット線制御回路１２は、ビット線を介してメモリセルアレイ１１中のメモリセルのデータを読み出し、ビット線を介してメモリセルアレイ１１中のメモリセルの状態を検出する（ベリファイ読み出し）。ビット線制御回路１２は、ビット線を介してメモリセルアレイ１１中のメモリセルに書き込み制御電圧を印加してメモリセルに書き込みを行う。ビット線制御回路１２には、カラムデコーダ１３、データ入出力バッファ１４、制御回路１７が電気的に接続される。
【００１３】
ビット線制御回路１２内には図示しないデータ記憶回路が設けられ、このデータ記憶回路は、カラムデコーダ１３によって選択される。データ記憶回路に読み出されたメモリセルのデータは、データ入出力バッファ１４を介してデータ入出力端子１５から外部へ出力される。
【００１４】
データ入出力端子１５は、例えば、ＮＡＮＤ型フラッシュメモリ外部のホスト機器等に接続される。ホスト機器は、例えば、マイクロコンピュータ等であって、データ入出力端子１５から出力されたデータを受ける。さらに、ホスト機器は、ＮＡＮＤ型フラッシュメモリの動作を制御する各種コマンドＣＭＤ、アドレスＡＤＤ、および書き込みデータＤＴを出力する。
【００１５】
データ入出力バッファ１４を介して、ホスト機器からデータ入出力端子１５に入力された上記書き込みデータＤＴが、カラムデコーダ１３によって選択された上記データ記憶回路に供給される。一方、コマンドＣＭＤおよびアドレスＡＤＤは、制御回路１７に供給される。
【００１６】
ワード線制御回路１６は、メモリセルアレイ１１中のワード線を選択し、選択されたワード線に図示しない電源電圧発生回路から与えられるデータ読み出し、データ書き込みあるいはデータ消去に必要な電圧を印加する。
【００１７】
制御回路１７は、このＮＡＮＤ型フラッシュメモリの動作全体を制御する。制御回路１７は、上記メモリセルアレイ１１、ビット線制御回路１２、カラムデコーダ１３、データ入出力バッファ１４、ワード線制御回路１６に電気的に接続され、上記構成回路は、制御回路１７によって制御される。
【００１８】
制御信号入力端子１８は、制御回路１７に電気的に接続され、外部の上記ホスト機器から制御信号入力端子１８を介して入力されるＡＬＥ（アドレス・ラッチ・イネーブル）信号等の制御信号によって制御回路１７が制御される。
【００１９】
ここで、上記ワード線制御回路１６、ビット線制御回路１２、カラムデコーダ１３、制御回路１７は、データ書き込み回路、データ読み出し回路、およびデータ消去回路を構成する。
【００２０】
１−２．ワード線制御回路の構成例
次に、図２を用いて、ワード線制御回路１６の構成例について説明する。ここでは、図１中のメモリセルアレイ１１の周辺の構成の一部について説明する。
【００２１】
図示するように、本例に係るワード線制御回路１６は、メモリセルアレイ１１に電気的に接続されるロウデコーダ２１およびドライバ回路２２を備える。
【００２２】
メモリセルアレイ１１は、複数のビット線（ＢＬ０〜ＢＬ３１）とワード線（ＷＬ０〜ＷＬ３１）との交差位置に配置される複数のメモリセルＭＣを備える。メモリセルＭＣのそれぞれは、半導体基板上に順次積層される浮遊ゲートＦＧおよび制御ゲートＣＧを備え、浮遊ゲートＦＧと制御ゲートＣＧとの間は図示しないゲート間絶縁膜により電気的に絶縁される。
【００２３】
メモリセルＭＣの電流経路が直列接続されＮＡＮＤストリング（ＮＡＮＤ String）が構成される。ワード線方向の複数のメモリセルＭＣは、ページ（Page）を構成する。本例に係るＮＡＮＤ型フラッシュメモリにおいては、このページ（Page）単位で、データ読み出しおよびデータ書き込みが行われる。データ消去は、後述するブロック（Block）単位で、一括して行われる。
【００２４】
ＮＡＮＤストリングの電流経路の一端は、ソース線ＳＬに接続され、他端はセンスアンプＳ／Ａに接続される。ソース線ＳＬは、ソース線ドライバＳＬＤにより所定の電圧が与えられる。センスアンプＳ／Ａにより、ビット線（ＢＬ０〜ＢＬ３１）の電位がセンスされ、メモリセルＭＣのデータが読み出される。ソース線ドライバＳＬＤおよびセンスアンプＳ／Ａは、図１中の上記ビット線制御回路１２に配置される。
【００２５】
ロウデコーダ２１は、ブロックデコーダ２６，転送トランジスタ（ＴＢｒ０〜ＴＢｒ３１）を備える。ブロックデコーダ２６は、制御回路１７より入力されるブロックアドレスをデコードする。
【００２６】
転送トランジスタ（ＴＢｒ０〜ＴＢｒ３１）は、電流経路の一端がドライバ回路２２からの制御信号（ＳＣＧ０〜ＳＣＧ３１）に接続され、他端がワード線（ＷＬ０〜ＷＬ３１）にそれぞれ接続される。転送トランジスタ（ＴＢｒ０〜ＴＢｒ３１）は、ゲートに与えられるブロックデコーダ２１の出力に応じて、データ書き込み、データ読み出し、またはデータ消去の際に、所定の選択電圧／非選択電圧を、ワード線（ＷＬ０〜ＷＬ３１）に転送して制御ゲートＣＧに与える。転送トランジスタ（ＴＢｒ０〜ＴＢｒ３１）の詳細については、後述する。
【００２７】
ドライバ回路２２は、ページデコーダ２７，ＣＧドライバ（ＣＧＤ０〜ＣＧＤ３１）を備える。ページデコーダ２７は、制御回路１７より入力されるページアドレスをデコードする。ＣＧドライバ（ＣＧＤ０〜ＣＧＤ３１）は、ページデコーダ２７の出力に応じ、制御信号（ＳＣＧ０〜ＳＣＧ３１）を、ロウデコーダ２１に出力する。
【００２８】
１−３．ブロック（Block）の構成例
次に、図３を用いて、ブロックの構成例について説明する。ここでは、メモリセルアレイ１１中の１つのブロック（Block）を一例に挙げて説明する。また、本例の場合、このブロック（Block）中のメモリセルは、一括して消去される。即ち、ブロックはデータ消去単位である。
【００２９】
ブロック（Block）は、ＷＬ方向に配置される複数のＮＡＮＤストリング（ＮＡＮＤ String）を備える。ＮＡＮＤストリング（ＮＡＮＤ String）は、電流経路が直列接続される３２個のメモリセルＭＣと、電流経路の一端および他端に接続される選択トランジスタＳ１、Ｓ２から構成される。本例では、ＮＡＮＤストリングは、３２個のメモリセルＭＣから構成されるが、８個、１６個、６４個等の２つ以上のメモリセルから構成されていればよく、特に、３２個に限定されるというものではない。
選択トランジスタＳ１の電流経路の一端はソース線ＳＬに接続され、選択トランジスタＳ２の電流経路の一端はビット線ＢＬ０〜ＢＬ３１に接続される。
ワード線ＷＬは、ＷＬ方向に延び、ＷＬ方向の複数のメモリセルＭＣの制御ゲートＣＧに共通に接続される。セレクトゲート線ＳＧＳは、ＷＬ方向に延び、ＷＬ方向の複数の選択トランジスタＳ１のゲートに共通に接続される。セレクトゲート線ＳＧＤも、ＷＬ方向に延び、ＷＬ方向の複数の選択トランジスタＳ２のゲートに共通に接続される。
【００３０】
１−４．転送トランジスタの構成例
次に、図４乃至図６用いて、転送トランジスタの構成例について説明する。ここでは、図２のロウデコーダ２１中の転送トランジスタＢＴｒ０〜ＢＴｒ３を一例に挙げる。
【００３１】
１−４−１．平面構成
図４は、転送トランジスタＢＴｒ０〜ＢＴｒ３を模式的に示す平面図である。図示するように、半導体基板の主表面上に、素子分離膜ＳＴＩ（Shallow Trench Isolation）により分離された素子領域ＡＡ（Active Area）がチャネル長方向に延在して設けられる。高耐圧系トランジスタである転送トランジスタＢＴｒ０〜ＢＴｒ３は、素子領域ＡＡ上に配置される。
【００３２】
転送トランジスタＢＴｒ０〜ＢＴｒ３は、ゲート絶縁膜上に設けられる制御ゲートＣＧ１，ＣＧ２（第１，第２制御ゲート）、ソースまたはドレイン拡散層３８，コンタクト配線３５，ＣＳ，層間絶縁膜３７を備える。
【００３３】
第１制御ゲート（第２導電層）ＣＧ１は、チャネル幅方向に沿って、素子領域ＡＡ上および素子分離膜ＳＴＩ上にわたって配置される。そのため、制御ゲートＣＧ１は、チャネル幅方向に隣接する図中の転送トランジスタＢＴｒ０，ＢＴｒ１で共有される。また、制御ゲートＣＧ１は、チャネル幅方向に隣接する図中の転送トランジスタ転送トランジスタＢＴｒ２，ＢＴｒ３で共有される。制御ゲートＣＧ１の外周は、素子領域ＡＡや素子分離膜ＳＴＩと交差するように設けられる。一方、制御ゲートＣＧ１は素子領域ＡＡと交差する位置毎に内周を持つ。
第２制御ゲート（第３導電層）ＣＧ２は、制御ゲートＣＧ１の内周側に形成された層間絶縁膜３７に囲まれて配置される。そのため、制御ゲートＣＧ２は、制御ゲートＣＧ１と孤立して、電気的に分離される。制御ゲートＣＧ２は、図示しないその下の浮遊ゲート（第１導電層）と電気的に接続される。
【００３４】
ソースまたはドレイン拡散層３８は、素子領域ＡＡの半導体基板中に、チャネル長方向に制御ゲートＣＧ１，ＣＧ２を挟むように隔離して設けられる。ソースまたはドレイン拡散層３８は、転送トランジスタＢＴｒ０〜ＢＴｒ３の電流経路として機能する。ソースまたはドレイン拡散層３８の一方は、チャネル長方向に隣接する図中の転送トランジスタＢＴｒ０，ＢＴｒ２、転送トランジスタＢＴｒ１，ＢＴｒ３で共有される。
【００３５】
コンタクト配線３５は、制御ゲート（第２制御ゲート）ＣＧ２上に設けられる。コンタクト配線ＣＳは、ソースまたはドレイン拡散層３８上に設けられる。
【００３６】
層間絶縁膜３７は、転送トランジスタＢＴｒ０〜ＢＴｒ３上を覆うように設けられる。
【００３７】
１−４−２．断面構成
図５は、図４中のＶ−Ｖ線に沿った断面図である。図６は、図４中のＶＩ−ＶＩ線に沿った断面図である。
【００３８】
図示するように、転送トランジスタＢＴｒ０、ＢＴｒ１は、半導体基板（Si-sub）３１上に、ゲート絶縁膜３３を介して設けられる、浮遊ゲートＦＧ、ゲート絶間縁膜ＩＰＤ、制御ゲートＣＧ１，ＣＧ２を備える。また、素子分離膜ＳＴＩの界面には、バリア膜３２が設けられる。
【００３９】
浮遊ゲートＦＧ（第１導電層）は、素子領域ＡＡにおいて、ゲート絶縁膜３３上に設けられる。
【００４０】
制御ゲート（第２導電層）ＣＧ１は、チャネル幅方向に沿って、素子領域ＡＡ上および素子分離膜ＳＴＩ上にわたって配置される。制御ゲートＣＧ１は、バリア膜３２から素子領域ＡＡ方向に延在されるオフセット領域Ｄoffsetを有する。そのため、制御ゲートＣＧ１は、開口ＥＩを通るチャネル幅方向の断面において素子領域ＡＡ上に延在して設けられる。
【００４１】
制御ゲート（第３導電層）ＣＧ２は、上記のように、制御ゲートＣＧ２の周囲をゲート間絶縁膜ＩＰＤが貫通するまでエッチングすることにより形成したトレンチ（お堀）３６中に層間絶縁膜３７が埋め込まれることにより、制御ゲートＣＧ１から孤立して電気的に分離される。制御ゲートＣＧ２は、中央近傍に形成されるゲート間絶縁膜ＩＰＤのエッチング部分ＥＩ（Etching Inter poly）を介して、その下の浮遊ゲートＦＧと電気的に接続される。本実施形態においては、島状に孤立した制御ゲートＣＧ２に与えるゲート電位を制御し、（トレンチ３６の外の）制御ゲートＧＣ１の電位を固定することができるため、リーク電流を防止することができる。詳細については、後述する。なお、開口ＥＩを通るチャネル幅方向の断面において、制御ゲートＣＧ２の幅は浮遊ゲートＦＧの幅よりも小さい。また、開口ＥＩを通るチャネル幅方向の断面において、制御ゲートＣＧ２の断面積は浮遊ゲートＦＧの断面積よりも小さい。
【００４２】
トレンチ３６は、例えば、その外周がバリア膜３２よりも狭く（素子領域ＡＡ側に）なるように設けられることがリーク電流低減の観点から望ましい。内周については、ゲート間絶縁膜ＩＰＤのエッチング部分ＥＩを囲むことがトレンチ形成の加工容易性の観点から望ましい。なお、トレンチ３６は、本例のように、必ずしもゲート間絶縁膜ＩＰＤを貫通させる必要はない。例えば、トレンチ３６の深さは、少なくともゲート間絶縁膜ＩＰＤ上（またはゲート間絶縁膜ＩＰＤ中）に達する深さ等であれば良い。トレンチ３６により、制御ゲートＣＧ１と制御ゲートＣＧ２とが電気的に分離されれば良い。
【００４３】
コンタクト配線３５は、制御ゲートＣＧ２上に設けられ、制御ゲートＣＧ２に接続される。
【００４４】
ゲート絶縁膜ＩＰＤは、浮遊ゲートＦＧと、制御ゲートＣＧ１，ＣＧ２との間に設けられ、中央近傍にエッチング部分ＥＩ（Etching Inter poly-Si）が形成される。エッチング部分ＥＩにより、浮遊ゲートＦＧと制御ゲートＣＧ２とが電気的に接続される。
【００４５】
ソースまたはドレイン拡散層３８は、チャネル長方向に沿って、半導体基板３１中に、浮遊ゲートＦＧおよび制御ゲートＣＧ１，ＣＧ２を挟むように隔離して設けられる。
【００４６】
コンタクト配線ＣＳは、ソースまたはドレイン拡散層３８上に設けられ、ワード線と転送電位とを電気的に接続する。
【００４７】
バリア膜３２は、ＳＴＩ内の不純物の拡散を抑えるために、必要に応じて形成される。
【００４８】
＜２．転送動作＞
２−１．ブロック選択時
次に、図７を用い、第１の実施形態に係る半導体装置のブロック選択時における転送動作について説明する。ここでは、図５に示した構成（ＢＴｒ０，ＢＴｒ１）を一例に挙げる。
ブロック（Block）選択時における選択電圧（Ｖselect）を転送する際の電圧関係は、図７のように示される。
【００４９】
図示するように、制御ゲートＣＧ１には制御ゲートＣＧ２の電位を固定し反転防止のためのシールド電圧（本例では、０Ｖ）が与えられ、制御ゲートＣＧ２には選択電圧（Ｖselect）が与えられる。
【００５０】
この電圧関係のように、制御ゲートＣＧ１，ＣＧ２に独立した電圧を印加できるため、チャネル幅方向に素子分離膜ＳＴＩを超えて発生するフィールド反転に伴うリーク電流Ｉleak１を低減することができる。
【００５１】
加えて、第１の実施形態に係る制御ゲートＣＧ１は、バリア膜３２から素子領域ＡＡ方向に伸びたオフセット領域Ｄoffsetを有する。そのため、制御ゲートＣＧ１に与えられるシールド電圧（０Ｖ）の影響を、図中の破線で囲って示す素子分離膜ＳＴＩの端部３９にも大きく与えることができる。
【００５２】
その結果、ブロック選択時においては、フィールド反転に伴うリーク電流Ｉleak１を低減することができる。
【００５３】
２−２．ブロック非選択時
次に、図８乃至図１０用い、第１の実施形態に係る半導体装置のブロック非選択時における転送動作について説明する。ここでは、図４に示した構成（ＢＴｒ０〜ＢＴｒ３）を一例に挙げる。
ブロック（Block）非選択時における電圧関係は、図８のように示される。非選択時においては、図中に破線で示すチャネル長方向に沿った素子分離膜ＳＴＩ端に、寄生トランジスタにより発生するリーク電流Ｉleak２を抑制できるものである。
【００５４】
図示するように、コンタクト配線ＣＳにはソース電圧Ｖｓ，ドレイン電圧Ｖｓが与えられ、制御電極ＣＧ１，ＣＧ２にはそれぞれ電圧ＶＣＧ１，ＶＦＧ（ＶＣＧ２）が与えられるとする。
【００５５】
この電圧関係を示す等価回路は、図９のように示される。
ここで、図中の制御電極（制御ゲートＣＧ１）ＶＣＧ１に与える電圧をＶ１，Ｖ２，Ｖ３（Ｖ１＜Ｖ２＜Ｖ３）と変化させたときのドレイン電流Ｉｄについて、図１０に示す結果を得た。
【００５６】
図示するように、制御電極ＶＣＧ１に与える電圧をＶ１，Ｖ２，Ｖ３（Ｖ１＜Ｖ２＜Ｖ３）と変化させると、転送トランジスタのドレイン電流Ｉｄが増大している。即ち、換言すれば、より小さい電圧Ｖ１（例えば、第１の実施形態では、接地電源電圧０Ｖ程度）を印加することにより、ドレイン電圧Ｉｄを減少できることが分かる。
【００５７】
その結果、ブロック非選択時において、チャネル長方向に沿った素子分離膜ＳＴＩ端に、寄生トランジスタにより発生するリーク電流Ｉleak２を低減することができる。
【００５８】
＜３．製造方法＞
次に、図１１乃至図１４を用い、第１の実施形態に係る半導体装置の製造方法について説明する。ここでは、メモリセルアレイ１１中のメモリセルＭＣおよび転送トランジスタ構成（ＢＴｒ０）を一例に挙げる。図中（ａ）はメモリセルアレイ１１中のＮＡＮＤストリングのメモリセルＭＣであり、（ｂ）はチャネル長方向における転送トランジスタＢＴｒ０（Ｌ）であり、（ｃ）はチャネル幅方向における転送トランジスタＢＴｒ０（Ｗ）である。
【００５９】
まず、図１１（ａ）〜（ｃ）に示すように、半導体基板３１上に、例えば、熱酸化法等を用いて、シリコン酸化（ＳｉＯ２）膜を形成し、ゲート絶縁膜３３を形成する。
【００６０】
続いて、ゲート絶縁膜３３上に、例えば、ＣＶＤ（Chemical Vapor Deposition）等を用いて、ポリシリコン（Poly-Si）等を堆積させ、浮遊ゲートＦＧを形成する。
【００６１】
続いて、素子分離領域における半導体基板３１に、例えば、ＲＩＥ（Reactive Ion Etching）法等を用いてトレンチを形成し、そのトレンチ内にバリア膜（例えばシリコン酸化（ＳｉＯ２））３２を形成する。続いて、トレンチ内におけるバリア膜３２上に、例えば、シリコン酸化（ＳｉＯ２）膜等を埋め込んで素子分離膜ＳＴＩを形成する。
【００６２】
続いて、浮遊ゲートＦＧ上に、例えば、ＣＶＤ法を用いて、順次、シリコン酸化（ＳｉＯ２）膜，シリコン窒化（ＳｉＮ）膜、シリコン酸化（ＳｉＯ２）膜の三層からなるＯＮＯ構造を形成し、ゲート間絶縁膜ＩＰＤを形成する。
【００６３】
続いて、メモリセルアレイ１１においてＮＡＮＤストリングの図示しない選択トランジスタ（Ｓ１，Ｓ２）および転送トランジスタ（ＢＴｒ０）のゲート構造の中央のゲート間絶縁膜ＩＰＤを、例えば、ＲＩＥ法等を用いてエッチングしてＥＩ部分を形成し、浮遊ゲートＦＧを露出させる。
【００６４】
続いて、同様にして、例えば、ＣＶＤ等を用いて、ポリシリコン（Poly-Si）等を堆積させ、メモリセルＭＣおよび転送トランジスタＢＴｒ０の制御ゲートＣＧを形成する。
【００６５】
続いて、図１２（ａ）〜（ｃ）に示すように、メモリセルアレイ１１上および転送トランジスタＢＴｒ０上に、フォトレジスト４１を塗布する。そして、転送トランジスタＢＴｒ０におけるフォトレジスト４１に露光および現像を行って、制御ゲートＣＧ２を囲む（お堀）トレンチ３６を形成する。このトレンチ３６は、例えば、その外周がバリア膜３２よりも狭く（素子領域ＡＡ側に）なるように形成する。ここで、その内周がゲート間絶縁膜ＩＰＤのエッチング部分ＥＩを囲むように形成すると、トレンチ３６のエッチングがトレンチ３６内で均一に形成しやすい。
【００６６】
さらに、この際、バリア膜３２から素子領域ＡＡ方向に延在する上記オフセット領域Ｄoffsetを有するように、フォトレジスト４１の露光および現像の条件を選択し、開口を形成する。
【００６７】
続いて、パターニングされたフォトレジスト４１をマスクとして、例えば、ＲＩＥ法等を用いて、ゲート間絶縁膜ＩＰＤを貫通し浮遊ゲートＦＧの深さまでエッチングを行い、トレンチ３６を形成する。なお、このエッチング工程において、ゲート間絶縁膜ＩＰＤを貫通させることは、必須でない。例えば、エッチング工程において形成させるトレンチ３６の深さは、少なくともゲート間絶縁膜ＩＰＤ上（またはゲート間絶縁膜ＩＰＤ中）に達する深さ等であれば良い。トレンチ３６により、制御ゲートＣＧ２と制御ゲートＣＧ１とを電気的に分離できれば良いからである。
【００６８】
続いて、図１３（ａ）〜（ｃ）に示すように、メモリセルアレイ１１上および転送トランジスタＢＴｒ０上に形成したフォトレジストを剥離する。
【００６９】
続いて、図１４（ａ）〜（ｃ）に示すように、メモリセルＭＣおよび転送トランジスタＢＴｒ０のゲートをマスクとして、例えば、イオン注入法等により不純物を導入させ、半導体基板３１中にソースまたはドレイン拡散層３８，４０を形成する。
【００７０】
続いて、メモリセルＭＣ上および転送トランジスタＢＴｒ０上を覆うように、例えば、ＣＶＤ法を用いてシリコン酸化（ＳｉＯ２）膜等を堆積させ、トレンチ３６内部を埋め込み層間絶縁膜３７を形成する。
【００７１】
続いて、制御ゲートＣＧ２上にコンタクト配線３５を形成し、ソースまたはドレイン拡散層３８上にコンタクト配線ＣＳを形成し、上記構成を製造する。
【００７２】
＜４．作用効果＞
第１の実施形態に係る半導体装置およびその製造方法によれば、少なくとも下記（１）および（２）の効果が得られる。
【００７３】
（１）リーク電流の発生を防止でき、微細化に対して有利である。
上記のように、第１の実施形態では、転送トランジスタが、周囲が切り取られたトレンチ（堀）３６により、第１制御ゲートＣＧ１と孤立して電気的に分離される島状の第２制御ゲート（第３導電層）ＣＧ２を具備する。この第２制御ゲートＣＧ２は、ゲート間絶縁膜の開口ＥＩを介して、その下の浮遊ゲートＦＧ（第１導電層）と接続される。
【００７４】
上記制御ゲートＣＧ２に与えるゲート電位を制御することにより、（トレンチ３６の外側の）制御ゲートＧＣ１の電位を固定することができるため、リーク電流を防止することができる点で有利である。
【００７５】
例えば、ブロック選択時では、図７に示したように、制御ゲートＣＧ１，ＣＧ２に独立した電圧を印加できるため、チャネル幅方向に素子分離膜ＳＴＩを超えて発生するフィールド反転に伴うリーク電流Ｉleakを低減することができる。加えて、制御ゲートＣＧ１は、バリア膜３２からチャネル幅方向における断面において素子領域ＡＡ側に延在されるオフセット領域Ｄoffsetを有する。そのため、制御ゲートＣＧ１に与えられるシールド電圧（０Ｖ）の影響を、図中の破線で囲って示す素子分離膜ＳＴＩの端部３９にも大きく与えることができる。その結果、ブロック選択時においては、フィールド反転に伴うリーク電流Ｉleak１を低減することができる。
【００７６】
さらに、例えば、ブロック非選択時でも、図８乃至図１０に示したように、チャネル長方向に沿って素子分離膜ＳＴＩ端に、寄生トランジスタにより発生するリーク電流Ｉleak２を抑制することができる。
【００７７】
加えて、第１の実施形態では、上記リーク電流を防止するために、独立にシールド配線などを配置する必要がない。そのため、チャネル幅方向およびチャネル長方向の転送トランジスタ（ＢＴｒ）間の間隔をより狭めることできる点で、微細化に対しても有利である。
【００７８】
（２）製造コストの低減に対して有利である。
上記図１２に示したように、第１の実施形態では、制御ゲートＣＧ２を形成する際には、制御ゲートＣＧ２の周囲を囲むトレンチ３６に対応する位置に開口を形成するようにフォトレジスト４１のマスクパターンを形成するだけで良い。
【００７９】
そのため、例えば、リーク電流を低減するために、転送トランジスタ間にシールドゲートなどを別途形成する必要もなく、製造コストの低減に対して有利であると言える。
【００８０】
［第２の実施形態（センスアンプ側に配置される一例）］
次に、図１５を用い、第２の実施形態について説明する。この実施形態は、センスアンプ側のビット線引き出し部に配置される一例である。この説明において、上記第１の実施形態と重複する部分の詳細な説明を省略する。
【００８１】
＜構成例＞
第２の実施形態に係る転送トランジスタＴｒ０〜Ｔｒ３の平面構成は、図１５のように示される。
図示する転送トランジスタＴｒ０〜Ｔｒ３は、センスアンプ側のビット線引き出し部、例えば、図２中のセンスアンプＳ／Ａとメモリセルアレイ１１との間のビット線ＢＬ０〜ＢＬ３１とを接続する部分に適用される場合を示す。かかるセンスアンプ側のビット線引き出し部においても、比較的高電圧が与えられ、ビット線を引き出すためのコンタクト配線の密度が高いため、上記のような構成が有効である。
【００８２】
図示するように、第２の実施形態では、チャネル長方向に隣接する転送トランジスタＴｒ０，Ｔｒ２間、転送トランジスタＴｒ１，Ｔｒ３間において、ソースまたはドレイン拡散層３８が独立に設けられ共有されていない点で、上記第１の実施形態と相違する。
【００８３】
図中の転送トランジスタＴｒ０におけるコンタクト配線ＣＳ１はメモリセルアレイ１１側（ビット線側）に電気的に接続され、コンタクト配線ＣＳ２はセンスアンプ側（Ｓ／Ａ側）に電気的に接続される。
【００８４】
断面構成は、上記第１の実施形態と同様であるため、詳細な説明を省略する。
【００８５】
転送動作および製造方法に関しても上記第１の実施形態と実施的に同様であるため、詳細な説明を省略する。
【００８６】
＜作用効果＞
第２の実施形態に係る半導体装置およびその製造方法によれば、少なくとも上記（１）および（２）と同様の効果が得られる。さらに、第２の実施形態に示したように、必要に応じ、ロウデコーダ１２に限らず、センスアンプ側のビット線引き出し部などにも適用できることができる。
【００８７】
［第３の実施形態（シールド配線を備える一例）］
次に、図１６を用い、第３の実施形態について説明する。この実施形態は、さらにシールド配線を備える一例に関する。この説明において、上記第２の実施形態と重複する部分の詳細な説明を省略する。
【００８８】
＜構成例＞
第３の実施形態に係る転送トランジスタＴｒ０〜Ｔｒ３の平面構成は、図１６のように示される。
図示するように、第３の実施形態は、チャネル長方向に隣接する転送トランジスタＴｒ０，Ｔｒ２間、転送トランジスタＴｒ１，Ｔｒ３間に、チャネル幅方向に沿ったシールド配線５５を更に備える点で、上記第２の実施形態と相違する。
【００８９】
断面構成は、上記第１の実施形態と同様であるため、詳細な説明を省略する。
【００９０】
転送動作の際に、このシールド配線５５に、所定のシールド電圧（例えば、接地電源電圧０Ｖなど）を与えることによって、フィールド反転を防止でき、これに伴うリーク電流を更に低減できる点で有利である。
【００９１】
製造方法に関しては、転送トランジスタＴｒ０〜Ｔｒ３を製造した後、チャネル幅方向に沿ってＣＶＤ法によりポリシリコン等を形成し、シールド配線５５をさらに形成すれば良い。その他は、上記第１の実施形態と実施的に同様であるため、詳細な説明を省略する。
【００９２】
＜作用効果＞
第３の実施形態に係る半導体装置およびその製造方法によれば、少なくとも上記（１）および（２）と同様の効果が得られる。
【００９３】
さらに、第３の実施形態では、シールド配線５５を備える。シールド配線５５に、所定のシールド電圧（例えば、接地電源電圧０Ｖなど）を与えることによって、フィールド反転を防止でき、これに伴うリーク電流を更に低減できる点で有利である。
【００９４】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００９５】
ＳＴＩ…素子分離絶縁膜、ＡＡ…素子領域、３３…ゲート絶縁膜、ＦＧ…浮遊ゲート（第１導電層）、ＩＰＤ…ゲート間絶縁膜、ＣＧ１…第１制御ゲート（第２導電層）、ＣＧ２…第２制御ゲート（第３導電層）、３６…トレンチ、３８…ソースまたはドレイン拡散層、Ｄoffset…オフセット領域。
【特許請求の範囲】
【請求項１】
素子分離膜により分離される素子領域を有する半導体基板と、
前記素子領域上にゲート絶縁膜を介して設けられる第１導電層と、
前記第１導電層上に設けられ、前記第１導電層上に開口を有するゲート間絶縁膜と、
前記ゲート間絶縁膜を介して、前記素子領域上および前記素子分離膜上にわたって配置される第２導電層と、
前記第１導電層上に設けられ、周囲の溝により前記第２導電層と分離され、前記ゲート間絶縁膜の前記開口を介して前記第１導電層と接続される第３導電層と、
前記第１導電層を挟むように、前記素子領域中に隔離して設けられるソースまたはドレイン拡散層とを具備すること
を特徴とする半導体装置。
【請求項２】
前記第２導電層は、前記開口を通るチャネル幅方向の断面において前記素子領域上に延在すること
を特徴とする請求項１に記載の半導体装置。
【請求項３】
前記開口を通るチャネル幅方向の断面において、前記第３導電層の断面積は前記第１導電層の断面積よりも小さいこと
を特徴とする請求項１または２に記載の半導体装置。
【請求項４】
複数のビット線とワード線との交差位置に配置される複数のメモリセルを備えるメモリセルアレイを更に具備し、
前記半導体装置は、前記メモリセルアレイのロウデコーダ、または前記メモリセルアレイのセンスアンプ側のビット線引き出し部に配置されること
を特徴とする請求項１乃至３のいずれか１項に記載の半導体装置。
【請求項５】
半導体基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に第１導電層を形成する工程と、
前記半導体基板中に、素子領域を囲む素子分離膜を形成する工程と、
前記第１導電層上にゲート間絶縁膜を形成する工程と、
前記素子領域上の前記ゲート間絶縁膜の一部を除去して前記浮遊ゲートを露出させる開口を形成する工程と、
前記ゲート間絶縁膜を介して、前記素子領域上および前記素子分離膜上にわたって第２導電層を形成する工程と、
前記素子領域上における前記第２導電層を少なくとも前記ゲート間絶縁膜上まで除去してトレンチを形成することにより、前記第２導電層から分離し、前記開口を介して前記浮遊ゲートと接続される第３導電層を形成する工程と、
前記第１乃至第３導電層をマスクとして、前記素子領域中に不純物を導入させ、ソースまたはドレイン拡散層を形成する工程と、
前記第１乃至第３導電層上を覆い前記トレンチ内部を埋め込む層間絶縁膜を形成する工程とを具備すること
を特徴とする半導体装置の製造方法。
【請求項６】
前記トレンチは、前記開口を通るチャネル幅方向の断面において前記素子領域より内側に形成することを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項１】
素子分離膜により分離される素子領域を有する半導体基板と、
前記素子領域上にゲート絶縁膜を介して設けられる第１導電層と、
前記第１導電層上に設けられ、前記第１導電層上に開口を有するゲート間絶縁膜と、
前記ゲート間絶縁膜を介して、前記素子領域上および前記素子分離膜上にわたって配置される第２導電層と、
前記第１導電層上に設けられ、周囲の溝により前記第２導電層と分離され、前記ゲート間絶縁膜の前記開口を介して前記第１導電層と接続される第３導電層と、
前記第１導電層を挟むように、前記素子領域中に隔離して設けられるソースまたはドレイン拡散層とを具備すること
を特徴とする半導体装置。
【請求項２】
前記第２導電層は、前記開口を通るチャネル幅方向の断面において前記素子領域上に延在すること
を特徴とする請求項１に記載の半導体装置。
【請求項３】
前記開口を通るチャネル幅方向の断面において、前記第３導電層の断面積は前記第１導電層の断面積よりも小さいこと
を特徴とする請求項１または２に記載の半導体装置。
【請求項４】
複数のビット線とワード線との交差位置に配置される複数のメモリセルを備えるメモリセルアレイを更に具備し、
前記半導体装置は、前記メモリセルアレイのロウデコーダ、または前記メモリセルアレイのセンスアンプ側のビット線引き出し部に配置されること
を特徴とする請求項１乃至３のいずれか１項に記載の半導体装置。
【請求項５】
半導体基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に第１導電層を形成する工程と、
前記半導体基板中に、素子領域を囲む素子分離膜を形成する工程と、
前記第１導電層上にゲート間絶縁膜を形成する工程と、
前記素子領域上の前記ゲート間絶縁膜の一部を除去して前記浮遊ゲートを露出させる開口を形成する工程と、
前記ゲート間絶縁膜を介して、前記素子領域上および前記素子分離膜上にわたって第２導電層を形成する工程と、
前記素子領域上における前記第２導電層を少なくとも前記ゲート間絶縁膜上まで除去してトレンチを形成することにより、前記第２導電層から分離し、前記開口を介して前記浮遊ゲートと接続される第３導電層を形成する工程と、
前記第１乃至第３導電層をマスクとして、前記素子領域中に不純物を導入させ、ソースまたはドレイン拡散層を形成する工程と、
前記第１乃至第３導電層上を覆い前記トレンチ内部を埋め込む層間絶縁膜を形成する工程とを具備すること
を特徴とする半導体装置の製造方法。
【請求項６】
前記トレンチは、前記開口を通るチャネル幅方向の断面において前記素子領域より内側に形成することを特徴とする請求項５に記載の半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【公開番号】特開２０１２−１９９４３９（Ｐ２０１２−１９９４３９Ａ）
【公開日】平成２４年１０月１８日（２０１２．１０．１８）
【国際特許分類】
【出願番号】特願２０１１−６３３５０（Ｐ２０１１−６３３５０）
【出願日】平成２３年３月２２日（２０１１．３．２２）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２４年１０月１８日（２０１２．１０．１８）
【国際特許分類】
【出願日】平成２３年３月２２日（２０１１．３．２２）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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