【課題】有機トランジスタにより簡単な構造で電気的に不揮発性メモリの動作が得られる不揮発性記憶素子及び不揮発性メモリ並びに不揮発性記憶素子の制御方法を提供する。
【解決手段】不揮発性記憶素子１は、有機半導体からなるチャンネル５とゲート絶縁膜３とゲート電極とソース電極とドレイン電極とからなるトランジスタ構造を有し、チャンネル５とゲート絶縁膜３との界面又は界面近傍に、キャリアのトラップ８が形成されている。特に、チャンネル５がフラーレンからなり、ゲート絶縁膜３がアルミナや二酸化シリコンなどの無機物から構成されているので、電気的に書き込み、消去、読み出しができる不揮発性記憶素子１となる。 （もっと読む）

【課題】水素原子の拡散による特性変動が少ない半導体装置を提供することを課題とする。
【解決手段】半導体基板上に、ゲート絶縁膜を介してゲート電極を形成する工程と、前記半導体基板及び前記ゲート電極上に第一のシリコン窒化膜を形成する工程と、前記ゲート電極をマスクとして前記第一のシリコン窒化膜を介して不純物注入することにより前記半導体基板の表面層に拡散領域を形成する工程と、前記第一のシリコン窒化膜上に第二のシリコン窒化膜を形成する工程とを含み、前記第一のシリコン窒化膜が、前記第二のシリコン窒化膜より水素含有量が小さいことを特徴とする半導体装置の製造方法により上記課題を解決する。 （もっと読む）

【課題】ＦＰＧＡセル及びアレー構造体の相互接続部を選択的にプログラムする方法を提供する。
【解決手段】各セルは、フローティングゲートが共通で且つ制御ゲートが共通であるスイッチ用フローティングゲート電界効果トランジスタ及び感知用フローティングゲート電界効果トランジスタを備えている。セルのプログラミングは、共通の制御ゲートラインと、感知トランジスタのソース／ドレインとをバイアスする電圧により行われる。 （もっと読む）

【課題】ＭＯＮＯＳ型不揮発性メモリセルを有する半導体装置において、メモリセルに書き込まれたデータの消去残りを防いで、データの書き換え劣化を抑制することのできる技術を提供する。
【解決手段】選択ゲート電極ＣＧとメモリゲート電極ＭＧとの間のギャップ部側に多結晶シリコン膜からなる第１メモリゲート電極ＭＧ１を設け、ソース領域Ｓｒｍ側に第１メモリゲート電極ＭＧ１を構成する多結晶シリコン膜よりも不純物濃度の高い多結晶シリコン膜からなる第２メモリゲート電極ＭＧ２を設ける。これにより、データ書き込み時に、ギャップ部および第１メモリゲート電極ＭＧ１下の電荷蓄積層ＣＳＬに注入されるホットエレクトロンの注入量を第２メモリゲート電極ＭＧ２下の電荷蓄積層ＣＳＬに注入されるホットエレクトロンの注入量よりも減少させて、ギャップ部および第１メモリゲート電極ＭＧ１下の電荷蓄積層ＣＳＬにおけるデータの消去残りを防ぐ。 （もっと読む）

【課題】ゲート絶縁膜中に電荷蓄積部を含む不揮発性メモリセルを有する半導体装置において、不揮発性メモリ領域の面積を縮小する。
【解決手段】メモリゲート電極１１Ａに、局所的に電界が集中するコーナー部１１ｃｎを設け、メモリゲート電極１１Ａ中の電荷をＦＮトンネル動作によりゲート絶縁膜２ａ中の電荷蓄積部に注入する消去方式を用いる。ＦＮトンネルにより消去時の消費電流を低減できるため、メモリモジュールの電源回路面積を低減できる。また、書込みディスターブ耐性を向上できるために、より簡易なメモリアレイ構成を採用してメモリアレイ面積を低減できる。両者の効果を併せてメモリモジュールの面積を大幅に低減し製造コストを低減できる。また、書込み消去の注入電荷中心が一致するため書換え耐性が向上する。 （もっと読む）

【課題】１電界効果トランジスタ当たり２ビットの情報を記憶でき、しかも微細化が容易な半導体記憶装置を提供すること。
【解決手段】半導体基板１１、ゲート絶縁膜１２、ゲート電極１３、ゲート電極に対して側方に離間して形成された２つの電荷保持部６１、６２と、２つソース／ドレイン拡散層領域１７、１８と、チャネル領域４１、４２とを備える。電荷保持部６１、６２は、電荷を蓄積する機能を有する第１の材料からなるナノドット１５が、第２の絶縁体１４と第３の絶縁体１６との間に挟まれた構造を有する。第２の絶縁体１４と第３の絶縁体１６とは互いに密度、材料または結晶構造が異なる。各電荷保持部６１、６２のナノドット１５に保持された電荷の多寡に応じて、ゲート電極１３に電圧を印加した際の一方の拡散層領域から他方の拡散層領域に流れる電流量を変化させるようになっている。 （もっと読む）

【課題】信頼性に優れた半導体記憶装置の製造方法を提供する。
【解決手段】半導体記憶装置の製造方法は、凹凸部を有する半導体基板１０の凹部に素子分離領域１２を形成する工程と、凹凸部を有する半導体基板１０の凸部、及び素子分離領域１２を覆うようにゲート電極材からなる層を形成する工程と、ゲート電極材からなる層の表面に形成するマスクを、凸部の上面から前記マスクの表面までの高さが記素子分離領域１２の表面から凸部の上面までの高さより高くなるように形成し、ゲート電極材からなる層をパターニングしてゲート電極１４を形成する工程と、ゲート電極１４の側面であり、凹凸部を有する半導体基板の凸部と接する面の少なくとも一方に電荷蓄積層１６を形成する工程と、電荷蓄積層１６の少なくとも一部にサイドウォール３４を形成する工程と、を含む。 （もっと読む）

【課題】フローティングゲートを有するスプリットゲート型不揮発性半導体記憶装置において、コントロールゲートの側壁に、シリサイド・ショートを防止できるのに十分な高さの側壁絶縁膜を形成することができる製造方法を提供する。
【解決手段】半導体記憶装置の製造方法は、半導体基板１に形成したＰウエル４上にゲート絶縁膜２を介してフローティングゲート用の導電体層１６を形成する工程と、導電体層１６上にＴＥＯＳ−ＮＳＧ等の第１のシリコン酸化膜から構成される第１のスペーサ１０と、第１のスペーサ１０と隣接し第１のシリコン酸化膜１０よりもエッチングレートが遅い第２の高温シリコン酸化膜から構成される第２のスペーサ１１と、を形成する工程と、第１及び第２のスペーサ１０，１１をマスクにして導電体層１６を選択的に除去する工程と、第１のスペーサ１０を除去して導電体層１６の一部を露出させる工程と、を含む。 （もっと読む）

【課題】砒素を含んだシリコン窒化膜に対して、燐酸を用いたウェットエッチングを行うと、ウェットエッチング液中に反応生成物（パーティクル）が発生し、汚染の原因になってしまう。
【解決手段】本発明の半導体装置の製造方法は、砒素が含まれている部分と砒素が含まれていない部分とを有するシリコン窒化膜を形成する工程と、ドライエッチングにより、前記シリコン窒化膜のうちの前記砒素が含まれている部分をエッチングする第１のエッチング工程と、ウェットエッチングにより、前記シリコン窒化膜のうちの前記砒素が含まれていない部分をエッチングする第２のエッチング工程と、を含む、ことを特徴とする （もっと読む）

【課題】プログラム時間が短い不揮発性半導体記憶装置を提供する。
【解決手段】フラッシュメモリ４においてプログラム用の電圧を発生する正昇圧回路５０および降圧回路５１は、スタンバイモードＳＴＢＹではリセット電圧を発生し、プログラムパルス印加モードＰＰではプログラム電圧を発生し、プログラムベリファイモードＰＶではプログラムベリファイ電圧を発生し、モードＰＰ，ＰＶの各々の終了後にプログラム電圧とプログラムベリファイ電圧の間のホームポジション電圧を発生する。したがって、モードＰＰ，ＰＶの各々を行なう度に電源のセットアップおよびリセットを行なっていた従来に比べ、プログラム時間が短くなる。 （もっと読む）

【課題】周辺回路部における電荷蓄積膜への電荷の注入量を減らすことで、周辺回路のホットキャリアによる劣化を防止する。
【解決手段】半導体基板２０に設定された第１領域２３及び第２領域２６に、それぞれ第１電界効果トランジスタ３０及び第２電界効果トランジスタ６０が形成されて構成される。第１電界効果トランジスタは、第１ゲート電極３４に隣接して設けられていて、順次に積層して形成された第１下部絶縁膜５２及び第１電荷蓄積膜５４を有する第１側壁部５０を備えている。第２電界効果トランジスタは、第２ゲート電極６４に隣接して設けられていて、順次に積層して形成された第２下部絶縁膜８２及び第２電荷蓄積膜８４を有する第２側壁部８０を備えている。第２下部絶縁膜は、ノンドープトシリケートガラスを含んでいる。さらに、第２側壁部の幅が第１側壁部の幅よりも大きく、第２下部絶縁膜の厚みが第１下部絶縁膜の厚みよりも大きい。 （もっと読む）

【課題】不揮発性メモリを有する半導体装置の信頼性を向上させる技術を提供する。
【解決手段】半導体基板の主面上に第１導体膜、第１絶縁膜、第２導体膜およびネガ型のフォトレジスト膜を堆積し、フォトマスク９を用いてネガ型のフォトレジスト膜を露光し、現像する工程を含み、フォトマスク９は、半導体基板の主面上の第１領域に対応する第１部分９ａと、半導体基板の主面上の第２領域に対応する第２部分９ｂとを有し、第１部分９ａは、第１領域におけるネガ型のフォトレジスト膜上に所望のパターンを結像するための第１のマスクパターン１０ａを備え、第２部分９ｂは、第２領域におけるネガ型のフォトレジスト膜上に特定のパターンを結像しないように、露光光の解像限界以下の寸法および間隔で配列した、複数の遮光パターンを有する第２のマスクパターン１０ｂを備える。 （もっと読む）

【課題】電荷蓄積用のゲート電極に付随するカップリング容量を低減する不揮発性メモリセル技術を提供する。
【解決手段】半導体基板１の主面上にはフラッシュメモリを構成する複数の不揮発性メモリセルが形成されている。各不揮発性メモリセルは、絶縁膜２と、その上に形成された浮遊ゲート電極ＦＧと、その上に形成された絶縁膜１０と、その上に形成されたワード線ＷＬとを有している。浮遊ゲート電極ＦＧは、例えばポリシリコンにより形成されており、その内部には空洞部８ｂが形成されている。これにより、隣接する浮遊ゲート電極ＦＧ同士の対向面積や浮遊ゲート電極ＦＧと他の配線（例えばプラグ２２）との対向面積を低減でき、浮遊ゲート電極ＦＧに付随するカップリング容量を低減することができるので、フラッシュメモリの性能および動作信頼性を向上させることができる。 （もっと読む）

【課題】円柱型構造のトランジスタからなるメモリの特性を向上させる。
【解決手段】電気的に書き換え可能な複数のメモリセルが直列に接続された複数のメモリ列を有する不揮発性半導体記憶装置であって、メモリ列は、柱状半導体と、柱状半導体の周囲に形成された絶縁膜と、絶縁膜の周囲を介して形成されたゲート電極となる第１から第ｎの電極（ｎは２以上の自然数）とを有しており、第１から第ｎの電極の間の各々の領域において、絶縁膜の周囲を介して形成された層間電極と、を有していることを特徴とする不揮発性半導体記憶装置を提供することにより上記課題を解決する。 （もっと読む）

【課題】記憶容量が記憶素子における表面集積度の増大に、そして表面寸法に単にリンクしていない装置を提案する。
【解決手段】略０．０１（Ω・ｃｍ）^−１未満の伝導度を有する第１層（４ａ）と、略１（Ω・ｃｍ）^−１より上の伝導度を有する第２層（４ｂ）との交互配置で形成される層（４ａ、４ｂ）のスタック（４）、これらの層のスタック中に配置されて、このスタック（４）における各層（４ａ、４ｂ）を貫通する複数の柱（６、６ａ、６ｂ）、可動マイクロスパイク（２２）のネットワークを備える前記柱の端部に電圧を印加する手段、を備え、各々の柱は、半導体材料の部分及びスタックから電気的に絶縁された少なくとも１つの電荷貯蔵層（１０ａ、１０ｂ）によって囲まれた半導体材料（８ａ、８ｂ）の少なくとも一部で製造される、データ記憶装置（１００）。 （もっと読む）

ワード線ＷＬ（ｎ）上の選択された不揮発性メモリセルのフローティングゲートに、次の隣接するワード線ＷＬ（ｎ−１）に結合されたゲートノードを有する注入メモリセルのドレイン領域からホットキャリアを注入することによって、ワード線ＷＬ（ｎ）に結合されたゲートノードおよび選択されたビット線に接続されたドレインノードを有するメモリアレイにおいて、選択された不揮発性メモリセルをプログラムする低電圧方法およびシステム。
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【課題】スプリットゲート型ＭＯＮＯＳメモリセルの誤書込み（ディスターブ）耐性を向上し、かつ同メモリセルを高速動作させる。
【解決手段】素子分離領域、及びメモリトランジスタと選択トランジスタとの間の絶縁領域中の電荷蓄積層をなくして同部に電荷が注入または蓄積されないようにする。かつ素子分離領域上においてメモリトランジスタのゲート電極を選択トランジスタのゲート電極よりシリコン基板０００の表面から高い位置で結束してメモリトランジスタと選択トランジスタとの間の容量を低減する。 （もっと読む）

【課題】熱電子の速度オーバーシュートを抑制することにより、書き込み効率を向上させることのできるＮＯＲ型不揮発性半導体記憶装置及びその製造方法を提供する。
【解決手段】第1導電型の半導体基板１と、半導体基板表面に対峙して形成された第２導電型の不純物拡散領域である一対のソース拡散領域２及びドレイン拡散領域３と、ソース拡散領域２とドレイン拡散領域３に挟まれた半導体基板表面のチャネル領域上に順次形成された、ゲート絶縁膜４、電荷蓄積層５、層間絶縁膜６、制御ゲート７を備える積層構造とを具備し、ソース拡散領域２に溝状の段差部が形成されている。 （もっと読む）

【課題】１ビット以上のデータを格納し得るフラッシュメモリ素子を提供する。
【解決手段】フラッシュメモリ素子は、第１の導電型の不純物をドープした領域１１０と、第１の導電型の不純物をドープした領域１１０上に、第２の導電型の不純物をドープした第１のポリシリコン層１２０と、第１のポリシリコン層１２０上に、第１の導電型の不純物をドープした第２のポリシリコン層１３０と、第１のポリシリコン層１２０及び第２のポリシリコン層１３０の両側面に形成されたＯＮＯ層等の電子捕獲層１４０と、電子捕獲層１４０の側面に形成された制御ゲート１６０と、を含み、第１の不純物をドープした領域１１０と第２のポリシリコン層１３０とは、それぞれ垂直構造のソース／ドレーン領域を形成する。 （もっと読む）

【課題】誤動作を防止した半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、シリコン基板１２上に素子分離絶縁層１４を有した基板１０と、基板１０上に凸状に形成された半導体２０と、凸状半導体２０中に形成されたチャネル領域２２と、チャネル領域２２を挟むように、半導体２０中に形成されたソース領域２４及びドレイン領域２６と、チャネル領域２２とソース領域２４との間及びチャネル領域２２とドレイン領域２６との間の少なくとも１方に挟まれるように、半導体２０中に形成された抵抗変化領域２８と、チャネル領域２２が形成された半導体２０の少なくとも両側面を覆うゲート電極３０と、抵抗変化領域２８が形成された半導体２０の少なくとも両側面を覆い、第１酸化シリコン層と、前記第１酸化シリコン層上４２に形成される窒化シリコン層４４と、前記窒化シリコン層上に形成された酸化シリコン層４６とを含む電荷蓄積層４０と、を有する。 （もっと読む）