【課題】 注入効率の改善と製造工程の簡素化の両立が実現可能な不揮発性半導体記憶装置を提供する。
【解決手段】 第１導電型の半導体基板２上に、第２導電型の第１不純物拡散領域４及び第２不純物拡散領域３を有し、両領域間に、第１絶縁膜５、電荷蓄積層６、第２絶縁膜７、及び第１ゲート電極８を下から順に積層してなる第１積層部１５と、第３絶縁膜９及び第２ゲート電極１０を下から順に積層してなる第２積層部と、を有するメモリセル１を備えて構成される不揮発性半導体記憶装置であって、前記第１積層部１５と前記第２積層部１６とに挟まれた領域が、不純物密度が前記第１及び第２不純物拡散領域より低く５×１０^１２ｉｏｎｓ／ｃｍ^２以下に設定されている前記第２導電型の第３不純物拡散領域１３で構成される。 （もっと読む）

【課題】高温下での書き換えにより生ずる不良因子の発生量及び拡散を緩和する。
【解決手段】電気的に記憶情報の書き換えが可能であって、電荷蓄積領域に電子が注入されることによって閾値電圧が高くされる不揮発性メモリセル(ＭＣ)がマトリクス配置されたメモリアレイ(ＡＲＹ＿Ｄ)を半導体基板に有する。前記メモリアレイは、高温で書換えられた不揮発性メモリセルの近傍で半導体基板に生じた不純物溜りが高温で放置されることによって拡散されるのを緩和する拡散緩和領域(ＳＰＣ)を、不揮発性メモリセルの配列に対して規則的に有する。上記不純物溜りの拡散を緩和することができる。拡散した不純物溜りによる不所望な閾値電圧の低下を緩和することができる。 （もっと読む）

【課題】ホットホールによるデータ消去後においても、再書き込み後の電荷保持性能を十分に確保できると共に、消去状態の読み出し不良を抑制することのできる不揮発性半導体記憶装置のデータ書き換え方法を提供する。
【解決手段】高エネルギー状態にあるホールを浮遊ゲート電極に注入し、先に浮遊ゲート電極に注入されている電子を中和して消去するデータ消去ステップＳ１１と、データ消去ステップＳ１１後、不揮発性半導体記憶装置を加熱処理する熱処理ステップＳ１２と、熱処理ステップＳ１２後、高エネルギー状態にある電子を浮遊ゲート電極に注入するデータ書き込みステップＳ１３と、を有してなる不揮発性半導体記憶装置のデータ書き換え方法とする。 （もっと読む）

【課題】不揮発性メモリセル、並びに薄膜トランジスタ及びそれらを含む回路を様々な基板上に作成する方法を提供する。
【解決手段】この不揮発性メモリセルは、同一水平レベルにおいて所定の距離で離間している第１及び第２の半導体アイランドであって、第１の半導体アイランドが制御ゲート２を構成し、第２の半導体アイランドがソース端子及びドレイン端子を構成する、当該第１及び第２の半導体アイランドと、第１の半導体アイランドの少なくとも一部の上のゲート誘電体層と、第２半導体アイランドの少なくとも一部の上のトンネリング誘電体５層と、ゲート誘電体４層とトンネリング誘電体層の少なくとも一部の上のフローティングゲート７と、制御ゲート２並びにソース端子及びドレイン端子に電気的に接触する金属層と、を備える。一つの効果的な実施形態では、不揮発性メモリセルを、「全プリント」加工技術を使用して製造することができる。 （もっと読む）

【課題】メモリセルユニットを微細化・簡略化し、メモリセルトランジスタを積層化して大容量化する。
【解決手段】アノード領域をソース線ＳＴＬに接続された第１ソース線側ダイオードＤＳと、カソード領域を第１ビット線ＢＬに接続された第１ビット線側ダイオードＤＢと、第１ソース線側ダイオードＤＳのカソード領域と第１ビット線側ダイオードＤＢのアノード領域との間に接続され，メモリセルトランジスタＭ１０,Ｍ１１,…が複数個，直列接続された第１メモリセルストリングとを備え、第１メモリセルストリングは半導体基板１０上に配置され、第１ソース線側ダイオードＤＳは、ソース線ＳＴＬと第１メモリセルストリングとを接続するコンタクト内に半導体基板１０上に縦方向に配置され、第１ビット線側ダイオードＤＢは第１ビット線ＢＬと第１メモリセルストリングとを接続するコンタクト内に半導体基板１０上に縦方向に配置される不揮発性半導体記憶装置。 （もっと読む）

【課題】バイト書替えが可能であって書替え耐性の優れるマルチストレージ形態の不揮発性メモリセルを比較的容易に製造する。
【解決手段】第１半導体領域（３０）上にゲート絶縁膜（３１）及びゲート窒化膜（３２）を介してメモリゲート電極（３３）が形成され、その両側に第１及び第２スイッチゲート電極（３６，３７）及びソース・ドレイン電極とされる第１及び第２信号電極（３８，３９）が形成されて、不揮発性メモリセルが構成される。このとき、メモリゲート電極をマスクとして高濃度不純物をメモリゲート電極直下の第１半導体領域に導入する。 （もっと読む）

【課題】メモリセルの高集積化を損なわず、ＦＮトンネル電流を利用して電荷蓄積層への電荷の注入を行うことができるNOR型不揮発性半導体メモリを提供する。
【解決手段】半導体基板上に島状半導体層が形成され、島状半導体層は、その上部に形成されたドレイン拡散層と、その下部に形成されたソース拡散層と、ドレイン拡散層とソース拡散層に挟まれた側壁のチャネル領域上にゲート絶縁膜を介して形成された電荷蓄積層と、電荷蓄積層上に形成された制御ゲートを有する不揮発性半導体メモリセルを行列状に配列し、ドレイン拡散層に接続されたビット線を列方向に配線し、制御ゲート線を行方向に配線し、ソース拡散層に接続されたソース線を列方向に配線することを特徴とする不揮発性半導体メモリにより、上記課題を解決する。 （もっと読む）

【課題】ゲート絶縁膜の欠陥やゲート電極の近傍に位置する半導体基板の欠陥が除去された半導体装置およびその製造方法を提供する。
【解決手段】半導体装置の製造方法は、半導体基板１０の主表面上にゲート絶縁膜４１を介して形成された導電膜にエッチングを施して、導電膜の一部を除去し、ゲート絶縁膜４１を露出させる工程と、ゲート絶縁膜４１におけるエッチングにより露出した部分の全体を除去する工程と、ゲート絶縁膜４１の露出部分の全体が除去された後に、半導体基板１０上のアシストゲート電極ＡＧの側壁上に絶縁膜６０を形成する工程と、サイドウォール絶縁膜である絶縁膜６０に挟まれた領域に位置する半導体基板１０の主表面上にゲート絶縁膜４２を形成する工程と、ゲート絶縁膜４２上に導電膜ＦＧ０を形成する工程と、導電膜ＦＧ０をパターニングしてフローティングゲート電極を形成する工程とを備える。 （もっと読む）

【課題】スケーラビリティを有するＡＮＤ型フローティングゲートフラッシュメモリを提供する。
【解決手段】ソースサイドインジェクションプログラミング方法を実行するため、ＡＮＤアーキテクチャを有するバンドギャップ操作ＢＥ‐ＳＯＮＯＳデバイス構造は、酸化物１４１‐窒化物１４２‐酸化物１４３‐窒化物１４４‐酸化物１４５スタックに重ねられる制御ゲート１１０と、ゲート酸化物１５０に重ねられるサブゲート１３０との間に配されるスペーサ酸化物１２０を含む。第１の形態においては、ＢＥ‐ＳＯＮＯＳサブゲートＡＮＤアレイアーキテクチャは、サブゲートライン及び拡散ビットラインを有するＳＯＮＯＮＯＳデバイスの複数の列を含む。第２の形態においては、ＢＥ‐ＳＯＮＯＳサブゲート反転ビットラインＡＮＤアーキテクチャは、サブゲート反転ビットラインを有して、拡散ビットラインは有さないＳＯＮＯＮＯＳデバイスの複数の列を含む。 （もっと読む）

【課題】コントロールゲートとメモリゲートとのスプリットゲート型のメモリセル、低耐圧ＭＩＳＦＥＴおよび高耐圧ＭＩＳＦＥＴを備えた半導体装置において、メモリセルのしきい値電圧の変動を抑制する。
【解決手段】コントロールゲート８のゲート絶縁膜６が高耐圧ＭＩＳＦＥＴ（Ｑ２）のゲート絶縁膜７より薄く、コントロールゲート８が低耐圧ＭＩＳＦＥＴ（Ｑ１）のゲート電極１４より厚く、メモリゲート９のゲート長に対するメモリゲート９の厚さの比が１より大きい。コントロールゲート８およびゲート電極１５は、電極材料膜８Ａおよび電極材料膜８Ｂを含む多層構造からなり、ゲート電極１４は、コントロールゲート８の電極材料膜８Ａと共に形成されてなる単層構造である。 （もっと読む）

【課題】ＮＯＲフラッシュメモリ及びその製造方法を提供する。
【解決手段】複数のビット線拡散部２１が基板１９に形成され、メモリセルが、ビット線拡散部２１の間に対として形成され、セル対の各々が、浮遊ゲート１１、浮遊ゲート１１の間の消去ゲート１７、及び消去ゲート１７の下方の基板内のソース線拡散部１３を有し、少なくとも１つの付加的な導体１６が浮遊ゲート１１に容量結合された、半導体メモリアレイ及び製造方法。一部の開示した実施形態では、ビット線拡散部２１に隣接する導体は、ワード線１４であり、付加的な導体は、浮遊ゲート１１のそれぞれのものに結合した１対の結合ゲート１６、又は浮遊ゲート１１の両方に結合した単一の結合ゲート１６のいずれかから成る。別の実施形態では、ビット線拡散部２１に隣接する導体は、プログラム線であり、第３の導体は、プログラム線と拡散部とに垂直な方向に延びるワード線１４である。 （もっと読む）

【課題】サイドウォールを有するゲート電極を備えた半導体装置の信頼性を確保する。
【解決手段】補助ゲート電極４Ｇを覆うように半導体基板１Ｓの主面上に、モノシランと酸素を含む混合ガスを用いたＣＶＤ法によって、時間経過と共に酸素の供給量を増加しながら酸化シリコン膜を形成する。この酸化シリコン膜は、酸化シリコン膜の上層より、半導体基板側の下層にシリコンが多く含まれている。次いで、酸化シリコン膜をエッチバックし、補助ゲート電極４Ｇの側壁にサイドウォール１６を形成する。エッチバックで露出した半導体基板１Ｓの主面上にトンネル絶縁膜１５を形成する。 （もっと読む）

【課題】１ビットあたりのメモリセル面積が小さく、しかも高い書き込み効率を実現することのできるメモリセル（メモリユニット）を備える不揮発性半導体記憶装置を提供する。
【解決手段】基板上にゲート絶縁膜を介して配置されるゲート電極をそれぞれ有する第１トランジスタ部および第２トランジスタ部と、第１および第２トランジスタ部の間のいずれか一方の側の基板上に配置され電荷蓄積部とその電位を制御するための制御ゲート電極とを有する第１メモリトランジスタ部および第２メモリトランジスタ部と、第１メモリトランジスタ部と第２メモリトランジスタ部との間に基板上に配置される第３ゲート電極を有する分離トランジスタ部とからなるメモリユニットを備え、前記メモリユニットの第１メモリトランジスタ部の制御ゲート電極と第３ゲート電極と第２メモリトランジスタ部の制御ゲート電極とが共通の電極であることを特徴とする不揮発性半導体記憶装置。 （もっと読む）

【課題】データ消去を、フローティングゲートからコントロールゲートに電子を引き抜くことによって行うスプリットゲート型不揮発性半導体記憶装置において、そのデータ消去の動作を適切に、かつ安定的に行うことができるスプリットゲート型不揮発性半導体記憶装置を構成する。
【解決手段】側面と上部とで形成された鋭角部（１０）を有するフローティングゲート（５）と、前記鋭角部（１０）に対向するように設けられたコントロールゲート（６）と、前記フローティングゲート（６）の上部に設けられた絶縁領域（２８）とを基板上（２）に備えるスプリットゲート型不揮発性半導体記憶装置を構成する。ここで、前記絶縁領域（８）の側面のうち前記コントロールゲート側（６）に相当する側面は、前記基板（２）の法線方向を基準として、前記コントロールゲート（６）と離れる方向に傾斜する。 （もっと読む）

【課題】微細な半導体装置の製造方法を提供する。
【解決手段】半導体装置の製造方法は、制御ゲート絶縁膜４を介して制御ゲート電極５を形成する第１電極形成工程と、半導体基板１の表面に、記憶ノード絶縁膜６を形成する工程とを含む。記憶ノード絶縁膜６の表面にメモリゲート電極を形成する第２電極形成工程を含む。第２電極形成工程は、記憶ノード絶縁膜６の表面にメモリゲート電極層７ａを形成する工程と、メモリゲート電極層７ａの表面に、メモリゲート電極層７ａよりもエッチング速度が遅い補助膜８を形成する工程と、メモリゲート電極層７ａおよび補助膜に対して異方性エッチングを行なう工程とを含む。 （もっと読む）

２次電子注入（ＳＥＩ）は、ＮＲＯＭセルなどのＯＮＯ層内に別個の電荷蓄積領域を有するＮＶＭセルをプログラムするために使用される。低ワード線電圧（Ｖｗｌ）、負基板電圧（Ｖｂ）、更に狭い及び深いインプラントの種々の組合せによりプロセスが促進される。第２ビット問題を制御することができ、保存及びパンチスルーを改善することができる。より低いＳＥＩプログラミング電流が、ビット線抵抗、必要な接点の数、及び電源要件に関する制約の緩和をもたらすことができる。 （もっと読む）

【課題】フローティングゲート間の容量を低減して、選択されたメモリセルのしきい値電圧が変動することを抑制すると共に、空隙部の両端部を閉塞することにより、空隙部内に洗浄液等が浸入することを抑制することができる不揮発性半導体記憶装置およびその製造方法を提供する。
【解決手段】メモリセル領域ＲＭＣと、周辺回路領域ＲＴとを有する不揮発性半導体記憶装置１００であって、半導体基板１と、第１絶縁膜を介して形成された第１および第２フローティングゲートＦＧと、第２絶縁膜を介して形成された第１および第２コントロールゲートＣＧと、第１コントロールゲートＣＧ上に形成された第３絶縁膜と、第２コントロールゲートＣＧ上に形成された第４絶縁膜と、第１フローティングゲートＦＧと第２フローティングゲートＦＧとの間に形成された空隙部ＧＡと、第１および第２コントロールゲートＣＧの端部側にて、空隙部を閉塞する第５絶縁膜とを備える。 （もっと読む）

【課題】メモリセルの微細化を実現することが可能な不揮発性半導体記憶装置及びその製造方法を提供することができる。
【解決手段】本発明にかかる不揮発性半導体記憶装置の一態様は、半導体基板１０１上に形成されたドレイン１０２と、半導体基板１０１に設けられた溝１０３と、溝１０３底面に形成されたソース１０４と、半導体基板１０１のドレイン１０２の側端部と溝１０３の側面との間の領域上に、第１のゲート絶縁膜１０５を介して設けられた浮遊ゲート１０６と、浮遊ゲート１０６上に、第２のゲート絶縁膜１０７を介して設けられた制御ゲート１０８とを有する複数のメモリセルを備える不揮発性半導体記憶装置であって、溝１０３は、隣接するメモリセル間で共有され、溝１０３の側面は、浮遊ゲート１０６の側端部と略一致して形成され、溝１０３には酸化膜１１０が充填されているものである。 （もっと読む）

【課題】段差上に形成された絶縁膜の平坦性を向上させた半導体装置およびその製造方法を提供する。
【解決手段】半導体装置は、半導体基板１０と、半導体基板１０の主表面上に形成されるパターン層１００と、パターン層１００上に設けられる層間絶縁膜１１０とを備える。パターン層１００は、上面の高さが相対的に高いメモリセルアレイ部１と、上面の高さが相対的に低い周辺回路部２とを含む。層間絶縁膜１１０は、相対的に研磨レートが高い第１の層１１１と、該第１の層１１１上に形成された相対的に研磨レートが低い第２の層１１２とを含む。そして、パターン層１００における周辺回路部２上に位置する第１の層１１１の上面は、パターン層１００におけるメモリセルアレイ部１の上面よりも下側に位置している。 （もっと読む）

ＮＡＮＤタイプの不揮発性メモリが、抑止されたメモリ素子に対するプログラム外乱の発生率を減少させるようにプログラムされる。これは、プログラム外乱を低減するための昇圧により行われるが、ワード線の位置によっては昇圧による効果が減少してしまう。このため、メモリ素子をプログラムするワード線の順序を、上位のワード線が残りのワード線と異なる順序で最初にプログラムされるように調整する。加えて、上位のワード線に対して自己昇圧法を用い、これ以外のワード線に対しては消去領域自己昇圧法またはその変更法を用いることが可能である。さらに、第１のワード線と接続されている素子より後にプログラムされる不揮発性記憶素子に対しては、自己昇圧法を用いる前に、抑止されているメモリ素子のチャネルを予備充電してもよい。
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