【課題】低消費電力で動作し、記憶情報の信頼性が高く、小型で軽量、安価な記憶装置とその駆動方法を提供することを課題とする。さらに低消費電力で動作し、記憶情報の信頼性が高く、無線通信距離の長い、小型で軽量、安価な半導体装置とその駆動方法を提供することを課題とする。
【解決手段】記憶装置は、少なくとも記憶素子がマトリックス状に配置されたメモリセルアレイと、書き込み回路とを有し、記憶素子は第一の導電層と、第二の導電層と第一の導電層と第二の導電層とに挟まれて設けられた有機化合物層とを有し、書き込み回路は、複数回印加する電圧を発生させる電圧発生回路と、電圧の出力時間を制御するタイミング制御回路とを有することを特徴とする。 （もっと読む）

【課題】埋込型フローティングゲート構造のフラッシュメモリセル、及び、そのフラッシュメモリセルの製造方法を提供すること。
【解決手段】本発明は、埋め込み型フローティングゲート構造を持つフラッシュメモリセル及びその製造方法に関し、本発明のフラッシュメモリセルは、半導体基板の上部に形成され、第１の導電膜から形成されたコントロールゲートと、半導体基板の表面とコントロールゲートとの間に形成された誘電体膜と、誘電体膜下の半導体基板の内部に埋め込まれ、第２の導電膜から形成されるフローティングゲートと、半導体基板の内部にフローティングゲートを取り囲みながら形成され、フローティングゲートのボトムコーナー(bottom corner)部分でより厚いトンネル酸化膜と、そして、半導体基板内のフローティングゲートとトンネル酸化膜とを挟んで離隔されているソース及びドレインと、を含む。ソースとドレインとのジャンクションの深さは、互いに異なるので、ソースのジャンクションの深さが、フローティングゲートの深さよりも浅く、ドレインのジャンクションの深さは、フローティングゲートの深さと同じであることができる。あるいは、フラッシュメモリセルのソースとドレインとのジャンクションの深さは、フローティングゲートの深さと同じであり、ソースとドレインとのジャンクションの深さが、フローティングゲートの深さよりも浅かったり、ソースとドレインとのジャンクションの深さが、フローティングゲートの深さよりも深いことができる。 （もっと読む）

【課題】 不揮発性半導体記憶装置の高集積化、高性能化を推進する。
【解決手段】 メモリセルは、浮遊ゲート２２１ｂ、ワード線ＷＬを構成する制御ゲート２２２ａおよび補助ゲート２２３ａを有するＭＯＳトランジスタで構成される。補助ゲート２２３ａのゲート酸化膜２１３の厚さは、浮遊ゲート２２１ｂのゲート酸化膜２１１の厚さよりも薄く、ワード線ＷＬの延在方向における補助ゲート２２３ａの寸法（ゲート幅）は、ワード線ＷＬの延在方向における浮遊ゲート２２１ｂのゲート長よりも小さい。また、補助ゲート２２３ａの下部のチャネル不純物濃度は、浮遊ゲート２２１ｂの下部のチャネル不純物濃度よりも低い。 （もっと読む）

【課題】フラッシュメモリを有する半導体装置のメモリセルの動作速度を安定させることのできる技術を提供する。
【解決手段】ゲート電極５ａの形成工程において、（１）導体膜５および酸化シリコン膜６の合計の厚さを測定する、（２）隣接するゲート電極５ａおよび酸化シリコン膜６からなるパターンのスペースの目標とするアスペクト比と前記（１）の結果とを基にしてゲート電極５ａの線幅および隣接するゲート電極５ａのスペース幅を修正する、（３）前記（２）の結果をリソグラフィ工程へフィードフォワードしてレジストパターン７の寸法を調整することにより、目標とするアスペクト比を満たすスペースを形成する。 （もっと読む）

【課題】 フローティングゲート絶縁膜の膜厚のばらつきが抑制されるとともに、リーク電流の低減が図られる半導体装置と、その製造方法を提供する。
【解決手段】 半導体基板１の主表面上にアシストゲート絶縁膜２ａを介在させ互いに間隔を隔てて複数のアシストゲート電極３３が形成されている。隣り合うシストゲート電極３３によって挟まれた半導体基板１の領域の表面上を充填するようにシリコンエピタキシャル成長部１３が形成されている。シリコンエピタキシャル成長部１３の表面上にフローティングゲート絶縁膜８が形成されている。フローティングゲート絶縁膜８上にフローティングゲート電極９９が形成されている。フローティングゲート電極９９上にＯＮＯ膜１０を介在させて、ポリシリコン膜１１および金属シリサイド膜１２からなるコントロールゲート電極３４が形成されている。 （もっと読む）

【課題】フラッシュメモリを有する半導体装置の信頼性を向上させることのできる技術を提供する。
【解決手段】半導体基板１の主面にメモリセルのゲート絶縁膜およびゲート電極５ａを形成した後、窒化雰囲気中または窒素を含んだ酸化雰囲気中で半導体基板１に熱処理を施して、露出した半導体基板１の主面に窒素を含む絶縁膜９を形成する。これに続いて、絶縁膜９をエッチングストッパとして、半導体基板１の主面上に堆積した酸化シリコンを主成分とする絶縁膜を異方性のドライエッチングによりエッチバックすることにより、ゲート電極５ａの側壁にサイドウォール１０を形成し、半導体基板１へのダメージ層の形成を防ぐ。 （もっと読む）

フラッシュメモリ用のプログラミング技法によって、基板からメモリセルの電荷蓄積素子内に電子が注入されることが可能になる。共通の線に印加される電圧によってプログラムされる、共通のワード線または他の共通のコントロールゲート線に沿ったメモリセルのソースおよびドレイン領域が、電気的に浮遊するようにされ、その一方で、プログラムされないメモリセルのソースおよびドレイン領域は、そこに印加される電圧を有する。このプログラミング技法は、ＮＯＲまたはＮＡＮＤ構造のいずれかを有するメモリセルの大きなアレイに適用される。
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【課題】 信頼性の高いゲート絶縁膜を有する半導体装置およびその製造方法を提供する。
【解決手段】 半導体装置は、主表面を有する半導体基板８と、半導体基板８の主表面上にゲート絶縁膜１２を介して形成され、半導体基板８に反転層を形成するアシストゲート電極３と、半導体基板８の主表面上においてアシストゲート電極３と隣り合う位置に断続的に形成され、半導体基板８およびアシストゲート電極３と電気的に絶縁された孤立パターンであるフローティングゲート電極２０と、アシストゲート電極３上にシリコン酸化膜１３Ａを介して形成され、ゲルマニウムが注入されたシリコン窒化膜１３Ｂと、シリコン窒化膜１３Ｂ上からフローティングゲート電極２０上に形成される絶縁膜１５と、フローティングゲート電極２０が位置する絶縁膜１５上に設けられたコントロールゲート電極２とを備える。 （もっと読む）

【課題】 パターンの埋め込み不良の発生が抑制された半導体装置およびその製造方法ならびにフォトマスクを提供する。
【解決手段】 半導体装置の露光工程において用いられるフォトマスク２００は、その主表面上に形成された光を遮る残しパターン２２（遮光パターン）と、主表面上に形成された光を透過させる抜きパターン２３（透光パターン）とを備え、抜きパターン２３は、その延在方向の終端部２３０におけるパターン幅が、中央部側に位置する部分におけるパターン幅よりも広くなるように形成されている。 （もっと読む）

【課題】ｐチャネルＭＯＮＯＳメモリセルにおいて、データ書込時のデータ転送レートの高速化を実現する。
【解決手段】ビットラインをＧＮＤ〜ＶＣＣで動作させるために、プログラム時にセルウェルに４Ｖのバックゲート電圧を印加する。プログラムモードとベリファイモードとの切り換えを高速化するために、ベリファイも４Ｖのバックゲート電圧が印加されたままの状態で行う。このため、ベリファイ時にはワードライン（ゲート）に−５Ｖの読出モード時よりも大きい（絶対値）電圧を印加する。 （もっと読む）

【課題】 フローティングゲートとコントロールゲート間の層間絶縁膜をエッチングする際に下地の絶縁膜がエッチングされることに起因するデバイス特性劣化を防止することができる不揮発性半導体記憶装置を提供する。
【解決手段】 半導体基板１と、ゲート絶縁膜２と、半導体基板１の主表面の法線と成す角度θが０度より大きく４５度以下となるように傾斜する側面を含み、上方に向かうに従って幅寸法が漸次狭くなるように形成された複数のフローティングゲート８ａ〜８ｃと、フローティングゲート８ａ〜８ｃ間に形成された絶縁膜３０と、層間絶縁膜９と、コントロールゲートとを備え、絶縁膜３０上でフローティングゲート８ａ〜８ｃが分断され、層間絶縁膜９の厚みをＴとした場合に絶縁膜３０の厚みが、Ｔ/ｓｉｎθ以上である。 （もっと読む）

この発明は、両面ＯＮＯフラッシュメモリセル（５００）におけるビットのレベルを決定するための技術（８００）に関する。この場合、両面ＯＮＯフラッシュメモリセルのビットの各々は複数のレベル（５４０、５４２、５４４）にプログラミング可能である。この発明の１つ以上の局面は、１つのビット上の電荷のレベルが相補ビット妨害として公知である他のビットに及ぼす恐れのある影響を考慮に入れている。相互コンダクタンスとして公知の測定基準が、より高い解像度および精度をもたらすようビットレベルを決定する際に用いられる。この態様では、この発明の１つ以上の局面に従ったビットレベルの決定により、偽のまたは誤った読出が軽減される。
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半導体基板上に、少なくとも１つのビットを記憶する縦型スプリット・ゲート不揮発性メモリ・セルを備え、基板上に、トレンチと、第１の活性領域と、第２の活性領域と、トレンチの側壁に沿って延びるチャネル領域とを含み、このトレンチは、第１の方向に延びる長さと、それに垂直な第２の方向に延びる幅を有し、トンネル酸化物によって側壁が覆われており、少なくとも１つの浮遊ゲートおよび制御ゲートのゲート・スタックを含み、制御ゲートがトレンチの底部まで延び、第１の浮遊ゲートが、制御ゲートと共に第１のスタックを形成するようにトレンチの左壁に位置するとともに、第２の浮遊ゲートが、制御ゲートと共に第２のスタックを形成するようにトレンチの右壁に位置する半導体デバイス。
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本発明は、フィン電界効果トランジスタメモリセル（２００）、フィン電界効果トランジスタメモリセルアレイおよびフィン電界効果トランジスタメモリセルの製造方法に関するものである。フィン電界効果トランジスタメモリセル（２００）は、第１ソース／ドレイン領域（２０１）および第２ソース／ドレイン領域（２０２）と、ゲート領域とを有している。メモリセル（２００）は、さらに、上記第１ソース／ドレイン領域（２０１）と第２ソース／ドレイン領域（２０２）との間にチャネル領域を有する半導体フィン（２０４）を有し、少なくとも一部が上記ゲート領域上に形成されてなる電荷蓄積層（２０７・２０８）を有している。上記電荷蓄積層の少なくとも一部の領域上には、ワード線領域（２０５・２０６）が形成されている。フィン電界効果トランジスタセルへの所定の電位の印加により、電荷キャリアを選択的に上記電荷蓄積層へ注入または該電荷蓄積層から放出することができる。
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【課題】 複数のコントロールゲート電極間のショートが抑制された半導体装置を提供する。
【解決手段】 半導体装置の製造方法は、アシストゲート電極３および窒化シリコン膜４を形成する工程と、アシストゲート電極３および窒化シリコン膜４の側壁上にアシストゲート電極３および窒化シリコン膜４よりも上方に突出するサイドウォール絶縁膜７を形成する工程と、サイドウォール絶縁膜７上にフローティングゲート電極８となるポリシリコン層を形成する工程と、半導体基板１の主表面に向かって厚みが徐々に増加するように窒化シリコン膜４より上方にサイドウォール絶縁膜７を残存させながらサイドウォール絶縁膜７をエッチングする工程と、窒化シリコン膜４よりも上方に位置する部分に残存したサイドウォール絶縁膜７を除去する工程と、フローティングゲート電極８上にＯＮＯ膜９およびコントロールゲート電極１０を形成する工程とを備える。 （もっと読む）

【課題】
フラッシュメモリでは、微細化するにあたりトランジスタのチャネル長が短くなるため、リーク電流を抑制することが求められている。補助電極を有したＡＮＤ型メモリアレイはＭＯＳトランジスタを用いたフィールドアイソレーションによって、メモリセル面積を低減しているが、さらに微細化が進むとチャネル方向のリーク電流が大きくなり、書込み特性の劣化や消費電流の増大、読出し不良などが問題となる。
【解決手段】
上記目的を達成するために、本発明は書込みおよび読出し動作において、互いに平行に配線された補助電極のうち少なくとも１本の補助電極を負の電位に設定し、前記補助電極近傍の半導体基板表面を非導通にすることによって、電気的に素子分離を行うことを特徴とする。 （もっと読む）

【課題】 記憶情報に対する読出し性能を向上させることができる不揮発性メモリを提供することにある。
【解決手段】 メモリトランジスタ２１と制御トランジスタ２２が繰り返し直列された回路を複数並列に有し、前記制御トランジスタはオンされることにより前記直列方向とは交差する方向に反転層を形成し、読み出し動作において前記制御トランジスタ２２をオンさせてメモリトランジスタに流れる電流を制御トランジスタの反転層に引き込み可能とする。前記制御トランジスタ２２のゲート電極に供給する信号電圧に正の温度特性を与える特性調整回路を有する。前記反転層は半導体基板の表面に形成され、負の温度特性を有する。反転層の負の温度特性を相殺するのに、反転層を形成する制御トランジスタのゲート電極には正の温度特性を有する電圧を与える。 （もっと読む）

第１の浮遊ゲート・スタック（Ａ）と、第２の浮遊ゲート・スタック（Ｂ）と、中間アクセス・ゲート（ＡＧ）とを含むメモリ・セルの製作。浮遊ゲート・スタック（Ａ、Ｂ）は、第１のゲート酸化物（４）と、浮遊ゲート（ＦＧ）と、制御ゲート（ＣＧ；ＣＧｌ、ＣＧｕ）と、ポリ間誘電体層（８）と、キャッピング層（６）と、側壁スペーサ（１０）とを含む。メモリ・セルはさらに、ソースおよびドレイン接触部（２２）を含む。このメモリ・セルの製作は、浮遊ゲート・スタックを等しい高さにするために同じ処理工程で画定すること、ポリＳｉ層（１２）を浮遊ゲート・スタックの高さよりも大きな厚みで浮遊ゲートを覆って堆積させること、ポリＳｉ層（１２）を平坦化すること、浮遊ゲート・スタック間のポリＳｉ層上にアクセス・ゲート・マスクを使用するマスキング工程およびポリＳｉエッチング工程によって、平坦化されたポリＳｉ層（１４）内に中間アクセス・ゲート（ＡＧ）を画定することを含む。
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【課題】微細化が容易な半導体記憶装置を提供する。
【解決手段】半導体基板２１１上には、ゲート絶縁膜２１４を介して単一のゲート電極２１７を形成している。ゲート電極２１７の両側には、第１，第２のメモリ機能体２６１，２６２を形成している。半導体基板２１１のゲート電極２１７側の表面部にはＰ型のチャネル領域４７２を形成し、チャネル領域４７２の両側にＮ型の第１，第２の拡散領域２１２，２１３を形成している。チャネル領域４７２は、第１，第２のメモリ機能体２６１，２６２下に位置するオフセット領域４０１と、ゲート電極２１７下に位置するゲート電極下領域４０２とで構成されている。オフセット領域４０１にＰ型の導電型を与える不純物の濃度は、ゲート電極下領域４０２にＰ型の導電型を与える不純物の濃度に比べて実効的に薄くなっている。 （もっと読む）

【課題】 複数のスタックゲート型メモリセルを含むフラッシュメモリにおいて、消去前書込動作を不要とすることにより一括消去動作に要する時間を短縮し、データの書換動作に要する時間も短縮することである。
【解決手段】 消去時に、複数のメモリセルのソース１００３からフローティングゲート１００５に同時に電子を注入する。それにより、複数のメモリセルのしきい値電圧が上昇する。プログラム時に、選択されたメモリセルのフローティングゲート１００５からドレイン１００２に電子を放出する。それにより、選択されたメモリセルのしきい値電圧が下降する。 （もっと読む）