自己整合型の２ビット「ダブル・ポリＣＭＰ」フラッシュ・メモリ・セル
第１の浮遊ゲート・スタック（Ａ）と、第２の浮遊ゲート・スタック（Ｂ）と、中間アクセス・ゲート（ＡＧ）とを含むメモリ・セルの製作。浮遊ゲート・スタック（Ａ、Ｂ）は、第１のゲート酸化物（４）と、浮遊ゲート（ＦＧ）と、制御ゲート（ＣＧ；ＣＧｌ、ＣＧｕ）と、ポリ間誘電体層（８）と、キャッピング層（６）と、側壁スペーサ（１０）とを含む。メモリ・セルはさらに、ソースおよびドレイン接触部（２２）を含む。このメモリ・セルの製作は、浮遊ゲート・スタックを等しい高さにするために同じ処理工程で画定すること、ポリＳｉ層（１２）を浮遊ゲート・スタックの高さよりも大きな厚みで浮遊ゲートを覆って堆積させること、ポリＳｉ層（１２）を平坦化すること、浮遊ゲート・スタック間のポリＳｉ層上にアクセス・ゲート・マスクを使用するマスキング工程およびポリＳｉエッチング工程によって、平坦化されたポリＳｉ層（１４）内に中間アクセス・ゲート（ＡＧ）を画定することを含む。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、請求項１のプリアンブルで定義する方法に関する。また、本発明は、前述の方法によって製作されるフラッシュ・メモリ・セルに関する。さらに、本発明は、前述のフラッシュ・メモリ・セルを少なくとも１つ含む半導体デバイスに関する。
【背景技術】
【０００２】
コンパクト・メモリ・セルは、より高密度なフラッシュ・メモリ（不揮発性メモリ・セル、ＮＶＭセル）に向けた次の段階であると考えられている。そのようなメモリ・セルは、自己整合型２ビット・スプリット・ゲート（ＤＳＧ）フラッシュＥＥＰＲＯＭセルおよびその製作方法を記載する、米国特許第５４１４６９３号（ならびにそれに関連する米国特許第５３６４８０６号および米国特許第５２７８４３９号）により周知である。
【０００３】
しかし、従来技術のそのようなコンパクト・セルは、フラッシュ・メモリ・セルのビット線が、比較的高い直列電気抵抗を有する、埋込み（ｂｕｒｉｅｄ）（非シリサイド化）拡散物から成るという難点がある。そのようなビット線のすべての抵抗を削減するために、従来技術によるコンパクト・セルでは、金属線でビット線を「ストラップする（ｓｔｒａｐｐｉｎｇ）」必要がある。
【０００４】
さらに、埋込み式（ｅｍｂｅｄｄｅｄ）ＮＶＭセル製作工程での埋込み拡散物の形成には、追加の処理モジュールが必要である。当業者には周知のように、そのような処理モジュールは、都合の悪いことに、この埋込式ＮＶＭセル工程に組み込むことが難しい。
【０００５】
従来技術によるコンパクト・セルのさらに別の欠点は、埋め込まれたビット線に対する、制御ゲート線および選択ゲート線の配置である。制御ゲート線は、選択ゲート線の方向に対して垂直方向にあるビット線と平行に走っており、それが、そのようなコンパクト・セルのアドレス体系に悪影響を及ぼす。
【０００６】
さらに、従来技術によるコンパクト・セルのリソグラフィ処理は、ビット線の拡散注入がＤＳＧセルの２つの浮遊ゲート間の領域に及ばないようにする注入マスクのリソグラフィ処理のために複雑である。局所的な表面形状（ｔｏｐｏｇｒａｐｈｙ）のため、そのような処理は難しい。マスクの露光中、レジスト内の干渉を抑えるために、通常、まず有機物の底部反射防止被覆（ｂｏｔｔｏｍ ａｎｔｉ−ｒｅｆｌｅｃｔｉｖｅ ｃｏａｔｉｎｇ）（ＢＡＲＣ）層をウェハ上にスピン・コーティングし、次いで実際の感光性レジストをＢＡＲＣ層上にスピン・コーティングする。
【０００７】
通常、ＢＡＲＣ層の反射防止特性は、ＢＡＲＣ層内の吸光過程および干渉過程の最適化された組合せによって決まる。ＤＳＧセルの２つの浮遊ゲート／制御ゲート・スタックの表面形状により、ＢＡＲＣ層の厚みは不均一である。悪いことに、その結果、ＢＡＲＣ層の局所的な反射防止特性が悪化し、それによって層上にある感光性レジスト内で深刻な光学干渉が引き起こされる。
【０００８】
さらに、レジストも平坦面よりも厚みが均一でなくなるので、それによって問題がさらに悪化する。有機ＢＡＲＣの代わりに無機ＢＡＲＣを使用することにより、部分的に、ＢＡＲＣの厚みをより良好に制御できるようになる。しかし、レジストを現像した後、無機ＢＡＲＣは、異方性エッチング工程によって除去しなければならない。不都合なことに、無機ＢＡＲＣスペーサの残渣は、ＢＡＲＣ層が垂直面に堆積したところ（すなわち、浮遊ゲート／制御ゲート・スタックの側面）に残されることがある。
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明の目的は、従来技術によるコンパクト・セルの上記の欠点を回避するメモリ・セルと、そのようなセルを製作する方法とを提供することである。
【課題を解決するための手段】
【００１０】
本発明は、請求項１のプリアンブルで定義する製作方法に関する。この製作方法は、
第１および第２の浮遊ゲート・スタックを、実質的に等しい高さにするために、同じ処理工程で画定すること、
第１および第２の浮遊ゲート・スタックの高さよりも厚いポリＳｉ層を、第１および第２の浮遊ゲート・スタックを覆って堆積させること、
第１および第２の浮遊ゲート・スタックのキャッピング層を研磨停止層として使用し、化学的機械的研磨によってポリＳｉ層を平坦化して、平坦化されたポリＳｉ層を得ること、
第１および第２の浮遊ゲート・スタックの間の平坦化されたポリＳｉ層上にアクセス・ゲート・マスクを設けるマスキング工程およびポリＳｉをエッチングする工程によって、平坦化されたポリＳｉ層内に中間アクセス・ゲートを画定することを含むことを特徴とする。
【００１１】
本発明の方法は、１つのリソグラフィ工程中に２つの浮遊ゲート・スタックが画定されるので、有利には不整合の問題を軽減する。また、その後の工程で、平坦化されたポリＳｉ層上のアクセス・ゲート・マスクによってアクセス・ゲートを画定するときに、２つの浮遊ゲート・スタックの間に作成されるアクセス・ゲートの長さは、アクセス・ゲート・マスクと浮遊ゲート・スタックの間の不整合の原因とはならない。
【００１２】
また、本発明は、上記のような方法によって製作されるメモリ・セルに関する。このメモリ・セルは、
第１および第２の浮遊ゲート・スタックが実質的に等しい高さであること、
中間アクセス・ゲートが、第１と第２の浮遊ゲート・スタックの間に平坦化されたポリＳｉ層を含むことを特徴とする。
【００１３】
さらに、本発明は、上記のメモリ・セルのアレイに関する。このアレイは、隣接する少なくとも２つの上記のメモリ・セルを備えることを特徴とする。
【００１４】
さらに、本発明は、そのようなメモリ・セルを少なくとも１つ備える半導体デバイスに関する。
【００１５】
以下で、いくつかの図面に関連して本発明を説明する。それらは、説明の目的のみで意図したものであり、添付の特許請求の範囲が定義する保護の範囲を限定するものではない。
【発明を実施するための最良の形態】
【００１６】
図１は、本発明による第１のポリＳｉ堆積工程でのフラッシュ・メモリ・セルを概略的に示す断面図である。半導体基板２上に、第１の酸化物層４をトンネル酸化物として熱成長（または堆積）させる。この酸化物層４の上に、当業者には周知のリソグラフィおよびエッチングを含む前出の処理工程で浮遊ゲート・スタックＡ，Ｂを画定した。浮遊ゲート・スタックは、浮遊ゲートＦＧ、ポリ間誘電体層８、制御ゲートＣＧ、側壁スペーサ１０、およびキャッピング層６を含む。浮遊ゲートＦＧおよび制御ゲートＣＧは、ポリＳｉ（またはＳｉＧｅ、場合によっては金属）から成る。ポリＳｉは、おそらくはインサイチュ（ｉｎ−ｓｉｔｕ）・ドーピングされる。ポリ間誘電体層８は、ＯＮＯ多層（二酸化シリコン／窒化シリコン／二酸化シリコン）、ＯＮ層、または二酸化シリコン層で構成することができる。側壁スペーサ１０およびキャッピング層６は、一般に窒化シリコンから成る。
【００１７】
一般に、スペーサ１０を作成するための窒化物の異方性乾式エッチング後、第１の酸化物層４は、隣接する２つの浮遊ゲート／制御ゲート・スタックＡ，Ｂの間の領域に損傷（エッチング・プラズマへの暴露による）を受ける。したがって、一般にＨＦに浸漬させることによって第１の酸化物層４を除去し、元の第１の酸化物層４の厚みとは異なってもよい適当な厚みに再成長させなければならない。
【００１８】
最後に、ＡＧポリ（アクセス・ゲート・ポリ）としても示されるポリＳｉ層１２を、ブランケット堆積によって堆積させて、浮遊ゲート・スタックＡ，Ｂを覆う。十分な電荷担体を提供するために、ポリＳｉ層１２をインサイチュ・ドーピングすることに留意されたい。
【００１９】
必要とするアクセス・トランジスタの閾値電圧に応じて、インサイチュ・ドーピングしたポリＳｉ層１２を、ｎ＋型またはｐ＋型にすることができる。ｐ＋型にドーピングした場合、ドーピング濃度は、その工程中に後で行うｎ＋型のソースおよびドレインの注入によって過度にドーピングされるのを防止するのに十分な高さにすべきであることに留意されたい。そうしなければ（図３参照）、ｎ＋型ソースおよびドレインの注入中、対応するｎ＋型注入用マスクでＡＧポリ１４を覆わなければならなくなり、それにより、上で説明したように、従来技術の場合と同様にリソグラフィ処理が不十分になる。
【００２０】
０．１２μｍ技術世代では、フラッシュ・メモリ・セル内の要素の寸法は、以下のものを用いることができる。浮遊ゲートの長さは、一般に０．１２〜０．１８μｍの間である。浮遊ゲートＦＧの厚さは、所望の電気特性に応じて、５０〜２００ｎｍの間である。制御ゲートＣＧの厚さは、これも所望の特性に応じて、１００〜２００ｎｍの間である。隣接する２つの浮遊ゲート間の間隔（端から端まで）は、０．１５〜０．２５μｍの間である。側壁スペーサ１０は、典型的な幅が１０〜３０ｎｍである。ＯＮＯ層８は、約１８ｎｍ（一般に６ｎｍの酸化物、６ｎｍの窒化物、６ｎｍの酸化物）の厚さを有する。キャッピング層６は、厚さが約５０ｎｍ〜約１５０ｎｍの間である。他の要素の厚さに応じて、ポリＳｉ層１２の典型的厚さは、５００ｎｍである。一般に、ポリＳｉ層１２の厚さは、浮遊ゲート／制御ゲート・スタックＡ，Ｂの高さよりもいくらか大きい。
【００２１】
図２は、次のリソグラフィ工程でのフラッシュ・メモリ・セルを概略的に示す断面図である。ポリＳｉ層１２は、ポリＣＭＰ工程（ＣＭＰ：化学的機械的研磨）によって平坦化されており、その結果、研磨されたポリＳｉ層１４になっている。浮遊ゲート・スタックＡ，Ｂのキャッピング層６は、研磨停止層の役割をする。次に、アクセス・ゲートの画定のため、アクセス・ゲート・マスク（レジスト層）２０を研磨されたポリＳｉ層１４上に付着させる。この場合、アクセス・ゲート・マスクの位置合わせは、あまり重要な工程ではない。
【００２２】
ポリＣＭＰ工程で、浮遊ゲート・スタックＡ，Ｂとアクセス・ゲートＡＧを、有利には同じ高さにする。（スタックとなった）ゲートＡ，Ｂ，ＡＧを同じ高さにすると、以下で説明するように、次のリソグラフィ処理が簡単になる。
【００２３】
図３は、次の製作工程でのフラッシュ・メモリ・セルを概略的に示す断面図である。図２に示す構造を、好ましくは反応性イオン・エッチングによってエッチングして、アクセス・ゲート・マスク２０に覆われていない研磨されたポリＳｉ層１４を除去する。浮遊ゲート・スタックＡとＢの間には、アクセス・ゲート長ｌＡＧを有するアクセス・ゲートＡＧが形成される。さらに、ＴＥＯＳ／窒化物スペーサ（オルトケイ酸テトラエチル、図示せず）およびソース／ドレイン注入部Ｓ／Ｄ，Ｄ／Ｓ２２を設け、セルを完成させる。
【００２４】
アクセス・ゲート・マスク２０が、それぞれの側で浮遊ゲート・スタックＡ，Ｂに重なるので、アクセス・ゲートの実際の長さは、アクセス・ゲート・マスク２０の幅（アクセス・ゲート・マスク２０がアクセス・ゲート・スタックＡおよびＢのキャッピング層６上で終端している場合）およびアクセス・ゲート・マスク２０の不整合によってではなく、浮遊ゲート・スタックＡ，Ｂ間の間隔および浮遊ゲートＡ、Ｂ間に位置する側壁スペーサ１０の幅によって決まる。浮遊ゲート・スタックＡ，Ｂが同じリソグラフィ工程中に画定されるので、スタックＡとＢの間には不整合が存在しない。当業者には周知のように、側壁スペーサ１０の幅は非常に正確に制御することができる。したがって、アクセス・ゲート長ｌＡＧには、スタックＡとＢの間のいかなる不整合も考慮に入れる必要がない。
【００２５】
したがって、アクセス・ゲート長ｌＡＧを、フラッシュ・メモリ・セルの必要な電気特性によって規定される最小にすることができる。事実、この３つのトランジスタ（浮遊ゲート・スタックＡ，Ｂおよびアクセス・ゲートＡＧによって画定される）は、単一の長チャネル・トランジスタのような挙動を実際に示すので、そのような３トランジスタ・デバイスは、従来技術による他の型の３トランジスタ・デバイスよりも短チャネル効果が少ないであろうことが予想される。
【００２６】
さらに、本発明によるフラッシュ・メモリ・セルは、シリサイド化、局部相互接続の製作、およびプレメタル誘電体の堆積によって完成する。図４は、シリサイド化工程、局部相互接続の製作工程、およびプレメタル誘電体堆積工程後の、第１の実施形態のフラッシュ・メモリ・セルを概略的に示す断面図である。
【００２７】
図４では、最小ピッチの２つの「ダブル・ポリＣＭＰ」フラッシュ・メモリ・セルＣ、Ｄが示されている。
【００２８】
ソース／ドレイン注入部２２上およびアクセス・ゲートＡＧ上に、シリサイド層２６および２８をそれぞれ形成する。「ダブル・ポリＣＭＰ」フラッシュ・メモリ・セルＣ、Ｄの間に、局部相互接続層（ＬＩＬ）３０を形成する。この構造は、プレメタル誘電層３２によって覆われる。
【００２９】
「ダブル・ポリＣＭＰ」フラッシュ・メモリ・セルＣ、Ｄは対称形のセルであり、それにより、自己整合型ＬＩＬ線３０を用いて、セルの２つの接合部を製作することが可能になることに留意されたい。一般に、ＬＩＬ３０は、当業者には周知の長方形のＷプラグを含む。
【００３０】
これらのＬＩＬ線３０を、部分的に、浮遊ゲート・スタックに重ねることができるので、電極窓の不整合を補償するために、浮遊ゲート・スタックの幅に追加の余裕を導入する必要がない。フラッシュ・メモリ・セルＣ，Ｄは、有利には、図４に示す断面と平行な最小ピッチで配置することができる。
【００３１】
図５は、前工程処理が完了し局部相互接続層が完成した後の、仮想接地構成で配置された、フラッシュ・メモリ・セルを備える第１の実施形態の典型的なメモリ・アレイを概略的に示す平面図である。
線ＺＺ’は、図１〜図４で示した断面の方向を示している。
【００３２】
図５に示すように、浅いトレンチ分離（ＳＴＩ）線は、能動線（ａｃｔｉｖｅ ｌｉｎｅ）３５を分離する。上部制御ゲートＣＧｕ、下部制御ゲートＣＧｌ、およびアクセス・ゲートＡＧ１２から成るワード線が、能動線３５を横切って垂直に走り「ダブル・ポリＣＭＰ」フラッシュ・メモリ・セルを形成している。アレイの仮想接地構成では、自己整合型の長方形のＬＩＬ線３０が、１本の能動線にある１対のセルの共用ソース／ドレイン接合部を、それらの左または右に隣接する１対のセルの共用ソース／ドレイン接合部に交互に接続する。
【００３３】
図６は、後工程処理完了後の、仮想接地構成で配置された、フラッシュ・メモリ・セルを備える典型的なメモリ・アレイを概略的に示す平面図である。明確にするため、長方形のＬＩＬ線３０だけをメモリ・アレイの要素として示す。プレメタル誘電層３２上に、金属線４０をビット線として形成する。メタライゼーションは、ＣｕまたはＡｌ技術を使用することによって行うことができる。
【００３４】
セルを覆っているプレメタル誘電層３２内に、接触開口部ＣＯを形成する。（第１の）金属ビット線４０をＬＩＬの長方形３０のそれぞれの中央に接続する第１の金属接触部３４を、これらの接触開口部ＣＯ内に形成する。各金属線４０は、ＳＴＩ線上に位置する。第１の金属接触部は、例えばダマシン法（Ｃｕ技術）またはＷプラグ形成（Ａｌ技術）によって形成することができる。
【００３５】
金属ビット線４０を使用することにより、ビット線として埋込み拡散部を使用する他の仮想接地構成よりも優れた明白な利点が、本発明による仮想接地構成のフラッシュ・メモリ・セルに提供される。本発明によるセル構成では、金属ビット線４０とシリサイド化されたアクセス・ゲートＡＧの組合せにより、読み出しアクセス時間が短くなる。さらに、従来技術によるビット線を「ストラップする」方法が必要なくなる。必要とする読み出しアクセス時間次第では、ワード線を「ストラップする」必要がまだあることに留意されたい。
【００３６】
さらに、シリサイド化された領域２８および制御ゲートＣＧ（ＣＧｌ、ＣＧｕ）のメタライゼーション工程は、別の工程でも行うことができるが、同じ処理工程で行うことができる点に留意されたい。
【００３７】
図７は、図５および図６に示すメモリ・アレイと等価な第１の電気回路の概略図を示している。明確にするために、アクセス・ゲートＡＧと隣接する浮遊ゲートＦＧおよび制御ゲートＣＧｕ，ＣＧｌとの間の容量結合は、この図では省略した。
【００３８】
図７の構造では、隣接する４つのセルが、共通の１つの単一ビット線接触部を有する。
【００３９】
ビット線４０の方向は、能動線およびＳＴＩ線の方向と平行である。
【００４０】
各セルの浮遊ゲート・トランジスタＦＧは、当業者には周知のソース・サイド注入（ＳＳＩ）によってのみ、選択的にプログラミングすることができる。消去は、浮遊ゲートＦＧ外への電子のファウラー・ノルドハイム・トンネリングによって行うことができる。プログラミングされるのを妨げねばならないセルの接合部にある、必要とする禁止電圧が、同じ制御ゲートおよびビット線接触部を共用する隣接するセルの接合部にも存在するので、選択的なファウラー・ノルドハイム・プログラミングは不可能である。隣接するセルも妨げられ、プログラミングできない。
【００４１】
しかし、この構造は、ファウラー・ノルドハイム・トンネリングまたはＳＳＩによる選択的なプログラミングができるように、簡単に変更することができる。図８、図９および図１０を参照して、以下でこれを説明する。
【００４２】
図８は、前工程処理が完了し接触開口部が完成した後の、仮想接地構成で配置された、フラッシュ・メモリ・セルを備える第２の実施形態の典型的なメモリ・アレイの平面図を概略的に示している。
【００４３】
これらの接触開口部５０は、（第１の）金属ビット線（図示せず）をソース／ドレイン接合部に直接的に接続する「従来型の（ｃｌａｓｓｉｃａｌ）」接触部である。接触部５０は、Ｗ接触プラグを含むことができる。この実施形態では、ＬＩＬオプションが必要でないことに留意されたい。
【００４４】
図１０に示すように、浅いトレンチ分離（ＳＴＩ）線は能動線３５を分離する。上部制御ゲートＣＧｕ、下部制御ゲートＣＧｌ、およびアクセス・ゲートＡＧ１２から成るワード線は、能動線３５を横切って垂直に走り、第１実施形態と同様の方式で「ダブル・ポリＣＭＰ」フラッシュ・メモリ・セルを形成する。このアレイの仮想接地構成では、接触部５０が、隣接するセルと「水平方向」に接触せず、各能動線３５の単一のセルのソース／ドレイン接合部に接続されている。アレイのビット線４０と平行な方向に隣接して配置された２つのメモリ・セルは、やはりビット線接触部５０を共用しているが、ビット線４０と垂直な方向に隣接して配置された２つのセルは共用していない。
【００４５】
図９は、ビット線完成後の、仮想接地構成で配置された、フラッシュ・メモリ・セルを備える第２の実施形態のメモリ・アレイの平面図を概略的に示している。
【００４６】
図９では、図８に示したメモリ・アレイの可能な接続構成が示されている。この構成は、ワード線に対して傾斜した金属ビット線４１、能動線およびＳＴＩ線を備える。
【００４７】
この「傾斜した」配置では、セルが単一のビット線接触部を共用していない。この「傾斜した」配置は、ＬＩＬオプションが利用できないデバイスで使用できる。この場合のビット線接触部は、一般に、直接接触部５０として活性領域に直接的に接続される接触部であり、Ｗ接触プラグを含むことができる。１つの接触部が１つの活性領域だけに接続されるので、この配置の接触部の数は、図６に示すＬＩＬオプションを用いる配置で使用される接触部の数の２倍である。
【００４８】
ＬＩＬオプションのない方法でこの配置を使用できるという利点の他に、この構成は、ＳＳＩプログラミングは別にして、選択的なファウラー・ノルドハイム・プログラミングに適しているという追加の利点も有している。これは、すでに述べた、「水平方向」に隣接するセル（すなわち、同じＡＧおよびＣＧｕまたはＣＧｌを共用するセル）が異なるビット線に必ず接続されることによる直接的な結果である。
これは、図１０に示す第２の実施形態の等価電気回路からより明らかとなる。
【００４９】
図１０は、第２の実施形態のメモリ・アレイと等価な第２の電気回路を概略的に示している。ここに示す構造は、傾斜した金属ビット線４１を備えるメモリ・アレイの配置に実際に関連しており、電気回路自体は、当業者には周知の様々な方法で設計することができることに留意されたい。
【００５０】
図９および図１０の「傾斜した」配置も、中間アクセス・ゲートに隔てられた２つの分離された浮遊ゲート・トランジスタから成る３トランジスタ・メモリ・セルに使用できる。その場合、ファウラー・ノルドハイム・プログラミングだけが可能であることに留意されたい。ＳＳＩプログラミングを利用するには、コンパクト・セル構造が必要である。
【００５１】
傾斜したビット線構造は、追加の金属層内に作成された「戻り線（ｒｅｔｕｒｎ ｌｉｎｅ）」４１ｂを用いてビット線４１の左端（「終点」）と右端（「起点」）とを接続することにより、（追加の金属層を使用するという代償を払って）長方形の行列に写像（ｍａｐ）することができる。
【００５２】
長方形の写像は、全アレイ幅（図１１ａ）にわたり、またはより小さいビット線区画（図１１ｂ、この例では２つのビット線群を示す。各ビット線群の区画幅はビット線３本分にすぎない）にわたって実施できる。
【００５３】
これは、図１１ａおよび図１１ｂに示されており、それらは、全アレイ幅にわたる写像およびアレイのより小さい区画にわたる典型的な写像をそれぞれ示している。
【００５４】
傾斜したビット線４１を最小金属ピッチにしても、能動線の最小ピッチを第１の実施形態（図６）の構成におけるピッチよりもわずかに大きくする必要があることは明らかである。場合によっては、アレイの実際の設計次第で、このことは欠点と見なされることがある。
【００５５】
これについて、以下で説明する。ビット線間の間隔Ｄを維持するために、傾斜したビット線を有するセルの水平ピッチ（すなわち第２の実施形態における）は、第１の実施形態のピッチよりも大きくしなければならない（図８および図６をそれぞれ参照）。その結果、最小水平ピッチは、（Ｗ＋Ｄ）／ｃｏｓ（φ）となる。ただし、φは金属ビット線と能動線の間の角度、Ｗは金属の幅の最小設計寸法（ｄｅｓｉｇｎ ｒｕｌｅ）である。金属と金属の最小間隔Ｄが最小金属幅Ｗと等しい場合、これは２Ｗ／ｃｏｓ（φ）と簡略化される。要約すると、第２の実施形態によるセル密度（すなわち、傾斜したビット線を使用する場合のセル密度）は、第１の実施形態のセル密度（すなわち、ＬＩＬを使用する場合のセル密度）よりも低い。２ビットが１つのセル内に格納されることにより、セルのピッチがより大きいにもかかわらず、なお第２の実施形態の方が、従来技術のフラッシュ・メモリ・アレイよりも高いビット密度を有していることに留意されたい。
【００５６】
本発明の第３の実施形態では、第２の実施形態の利点（すなわち、ＬＩＬ３０を必要とせず、セルが選択的なファウラー・ノルドハイム・プログラミングによってプログラム可能であること）を、追加の金属層という代償を払って、第１の実施形態のより小さい水平ピッチと共に併せて用いる。
【００５７】
この第３の実施形態の手法では、図１２ａおよび図１２ｂにそれぞれ示すように、異なる金属レベルに隣接するビット線を製作することによって、設計寸法に反することなく水平ピッチを小さくできる。
【００５８】
図１２ａは、第１の金属レベルにビット線が完成した後の、仮想接地構成で配置された、本発明によるフラッシュ・セルを備える第３の実施形態のメモリ・アレイの平面図を概略的に示している。
【００５９】
図１２ｂは、第１の金属レベルと第１の金属レベル上にある第２の金属レベルにビット線が完成した後の、仮想接地構成で配置された、本発明によるフラッシュ・セルを備える第３の実施形態のメモリ・アレイの平面図を概略的に示している。
【００６０】
明確にするため、図１２ａおよび図１２ｂでは、後工程のアレイの線部分のみを図示する。前工程のセルの行列（図１０と同一であるが、水平ピッチがわずかに小さい）は、これらの図面に示さない。
【００６１】
この第３の実施形態では、２段階の金属堆積工程でビット線を製作し、金属１のレベルおよび金属２のレベルが金属１のビット線４２および金属２のビット線４３を備えるようにする。金属１の処理では、図１２ａに示すように、第１の半数の接触部５０上に金属１のビット線４２を形成し、金属１のランディング・パッド４９をビット線間に配置する。ここでは、金属１のビット線４２およびランディング・パッド４９を交互に配置する方式によって、「最小金属ピッチ」の設計寸法を満たさなければならない。各ランディング・パッド４９は、接触部５２によって、下にあるセルのソース／ドレイン接合部に接続される。金属１のパターニング工程の詳細によっては、金属１のランディング・パッド面積を金属１の最小フィーチャ・サイズの２乗よりも大きくすることが有利となることがある。しかし、これは根本的な制約ではない。したがって、金属パターニング分野の当業者ならそれを回避することができる。
【００６２】
当業者には理解されるように、金属２の面は、金属１の面の上に位置し、適切な分離層（図示せず）によって金属１から分離されている。金属１のランディング・パッド４９と金属２の面のビット線４３との間の必要な接続は、当業者には周知のビア技術によって実現される。図１２ｂに示すように、金属２の処理では、金属２のビット線４３は、金属１のビット線４２によってすでに接続された接触部５０の間にある金属１のランディング・パッド４９に位置するビア４８上に形成される。
【００６３】
このようにして、金属２のビット線４３は、ビット線４３（金属２内）、ビア、ランディング・パッド４９（金属１内）、および接触部５２によって形成される垂直スタックを介して、下にある、メモリ・セルのソース／ドレイン接合部に接続される。
【００６４】
したがって、金属１の各ビット線４２に隣接して、金属２のビット線４３が形成され、金属１および金属２のビット線４２，４３の交互の配列が得られる。
【００６５】
メモリ・アレイの高い最適密度を得るために、金属１のビット線４２および金属２のビット線４３を階段状に傾斜させる。各ビット線は、第１の線部分４４および第２の線部分４５を備える。金属１のビット線４２は、直接接触部５０の上にある第１の線部分４４と、２つの第１の線部分４４の間にある第２の線部分４５とを有するように配置される。金属２のビット線４３は、ビア４８の上にある第１の線部分４４と、２つの第１の線部分４４の間にある第２の線部分４５とを有するように配置される。
【００６６】
第１の線部分４４は、能動線およびＳＴＩ線に平行な第１の方向に走り、第２の線部分４５は、能動線およびＳＴＩ線に垂直な第２の方向に走る、または傾斜する（例えば、能動線およびＳＴＩ線に対し４５度で）ことが好ましい。垂直なピッチ間隔内の第１の線部分および第２の線部分の相対的な長さにより、各ビット線４２、４３の実際の形状が決まる。
【００６７】
金属１および金属２の隣接する２本のビット線４２，４３は、この構成では異なる金属層にあるので、隣接するビット線４２，４３間の間隔（基板の面と平行な方向で測定される）と、各ビット線４２，４３それぞれの中にある隣接する第１の線部分４４および隣接する第２の線部分４５への間隔を、最小金属間隔（設計寸法によって与えられる）よりも小さくすることができる。したがって、セルのピッチを大きくする必要なしに、本発明によるメモリ・アレイの最適密度構造を実現することができる。
【００６８】
さらに、金属１および金属２のビット線４２，４３を交互の配列（別々の金属堆積で処理される）にすると、隣接するビット線間の短絡の危険性が減る。また、ビット線４２，４３の第２の線部分４５は、最小幅（設計寸法で定められる）よりも広くできる。これら２つのことは、製作過程の生産性を高めることができるので好ましい。
【００６９】
図１２ｂの配置の一代替配置を、図１２ｃに示す。他の代替配置も、当業者には明らかであろう。
【００７０】
当業者には理解されるように、本発明によるフラッシュ・メモリ・セルは、１セルあたり２ビットの格納、ゲートの完全な自己整合、および自己整合型ＬＩＬ３０またはセルの両側の接触部５０，５２への接続により、同じ技術世代の従来技術によるフラッシュ・メモリ・セルよりも高い密度（単位面積あたり２倍のビット数）でビットを格納できる。
【００７１】
さらに、本発明によるフラッシュ・メモリ・セルは、ＳＳＩプログラミングが可能であるという利点を有する。周知の１トランジスタＮＶＭセルも、同様に、非常に高い密度を実現できるが、ＳＳＩプログラミングよりもセル当たりで非常に高い電流を必要とするチャネル・ホット電子注入（ＣＨＥＩ）によってしかプログラミングすることができない。
【００７２】
また、１トランジスタＮＶＭセルは、浮遊ゲートの両側に接合部を有しており、したがって、本発明によるフラッシュ・メモリ・セルよりも短チャネル効果が発生しやすい。これらの短チャネル効果を補償するためには、１トランジスタＮＶＭセル内の浮遊ゲートを、本発明による（同じ技術世代を使用する）フラッシュ・メモリ・セルのものよりもかなり大きくしなければならない。
【００７３】
最後に、本発明の第１の実施形態によるフラッシュ・メモリ・セルは、ＬＩＬを使用しなくても製作できることに留意されたい。隣接する２つの活性領域を接触させるＬＩＬ３０をフラッシュ・メモリ・セルから省く場合には、第１の金属レベルを利用して、２つの活性領域間に接触部を形成しなければならない。その場合、活性領域上の隣接する接触部は、上記のＬＩＬの形状に類似した長方形の線に成形した金属１によって相互接続される。
【００７４】
第１の実施形態では、次いで、上に位置する第２の金属レベル内にビット線４０を形成し、第１の金属レベルからそれを分離しなければならない。ビア技術（すなわち、金属１と金属２の間のビア）を用いて、活性領域の上にある金属１の長方形に接続する。
【００７５】
第１の実施形態のこの代替実施形態に生じ得る欠点は、金属１の長方形の線を画定するときに、いわゆる「線端短絡（ｌｉｎｅ−ｅｎｄ ｓｈｏｒｔｅｎｉｎｇ）」を補償するために、活性領域への接触開口部との有限の重なり合いが必要となることである。線端短絡とは、光源の有限波長の回折効果によってリソグラフィ処理中に細線の線端が短絡する現象である。
【００７６】
「傾斜した」ビット線について説明した第２および第３の実施形態では、どちらもＬＩＬをすべて省いてある。この場合、ＬＩＬオプションによって隣接する２つのセルの共通接触部を作成する必要なしに、すでに金属接触部が能動線の上に直接的に配置されている。
【００７７】
ＳＳＩまたはチャネル・ホット電子プログラミングが可能であることの他に、第２および第３の実施形態では、選択的なファウラー・ノルドハイム・プログラミングが可能である。
【００７８】
最後に、本発明によるメモリ・セルでは、トンネル酸化物、浮遊ゲートＦＧ、ポリ間誘電体層８、制御ゲートＣＧから成るスタックを、電荷捕獲層および制御ゲートＣＧから成るスタック（「電荷捕獲メモリ・セル」）で置き換えることができる点に留意されたい。電荷捕獲層は、一般に、二酸化シリコン、窒化シリコン、および二酸化シリコンが積み重なった層（ＯＮＯ層）から成り、この層では、窒化シリコン層が電子を捕獲することができる。窒化シリコンの代わりに、酸素に富んだシリコン層または二酸化シリコン内にシリコン・ナノ結晶が分散する層を、捕獲媒体として使用できる。電荷捕獲ＯＮＯ層に含まれる層の厚さは、それぞれ、下部二酸化シリコン層（すなわち、半導体表面により近い二酸化シリコン層）で２〜７ｎｍ、窒化シリコン層で約５ｎｍ、上部二酸化シリコン層で４〜８ｎｍである。そのようなＯＮＯ層の形成工程、およびその工程をメモリ・セルの製作へ組み込むことについては、当業者には周知であろう。
【００７９】
この代替電荷捕獲メモリ・セルは、浮遊ゲートＦＧを備えるメモリ・セルに関連して説明したものと同じアレイ構造に適用することができる。
【００８０】
電荷捕獲メモリ・セルから成るこれらのアレイのプログラミングは、浮遊ゲートを備えるメモリ・セルを装備したアレイと同様の方法で行うことができる。薄い下部二酸化シリコン層（厚さ〜２ｎｍ）の場合、ファウラー・ノルドハイム・トンネリングが可能である。セルの消去は、薄い下部二酸化シリコン層（〜２ｎｍ）へのファウラー・ノルドハイム・トンネリングまたはホット正孔注入によって行うことができる。下部二酸化シリコン層がより厚い場合には、ホット正孔注入による消去のみが可能である。
【００８１】
メモリ・セルの製作は、第１の浮遊ゲート・スタックと、第２の浮遊ゲート・スタックと、中間アクセス・ゲートとを含む。浮遊ゲート・スタックは、第１のゲート酸化物と、浮遊ゲートと、制御ゲートと、ポリ間誘電体層と、キャッピング層と、側壁スペーサとを含む。メモリ・セルはさらに、ソースおよびドレイン接触部を含む。このメモリ・セルの製作は、
浮遊ゲート・スタックを、等しい高さにするために、同じ処理工程で画定すること、
ポリＳｉ層を、浮遊ゲート・スタックの高さよりも大きな厚みで浮遊ゲート・スタックを覆って堆積させること、
ポリＳｉ層を平坦化すること、
浮遊ゲート・スタック間のポリＳｉ層上にアクセス・ゲート・マスクを使用するマスキング工程およびポリＳｉエッチング工程によって、平坦化されたポリＳｉ層内に中間アクセス・ゲートを画定することを含む。
【００８２】
上記の実施形態は、本発明を限定するものではなく、例示するものであり、添付の特許請求の範囲の範囲から逸脱することなく、当業者が多くの代替実施形態を設計できることに留意すべきである。特許請求の範囲では、括弧内に入っているいかなる参照符号も、特許請求の範囲を限定するものとして解釈すべきでない。「含む、備える（ｃｏｍｐｒｉｓｉｎｇ）」という言葉は、特許請求の範囲に記載する以外の要素またはステップの存在を排除しない。要素の前に付けた「ａまたはａｎ」という言葉は、そのような要素が複数存在することを排除しない。
【図面の簡単な説明】
【００８３】
【図１】本発明による第１のポリＳｉ堆積工程でのフラッシュ・メモリ・セルの概略断面図である。
【図２】次のリソグラフィ工程でのフラッシュ・メモリ・セルの概略断面図である。
【図３】さらに次の製作工程でのフラッシュ・メモリ・セルの概略断面図である。
【図４】シリサイド化、局部相互接続部の製作、およびプレメタル誘電体堆積後の第１の実施形態でのフラッシュ・メモリ・セルの概略断面図である。
【図５】前工程処理が完了し局部相互接続層が完成した後の、仮想接地構成で配置された、フラッシュ・メモリ・セルを備える第１の実施形態の典型的なメモリ・アレイの概略平面図である。
【図６】後工程処理完了後の、仮想接地構成で配置された、フラッシュ・メモリ・セルを備える典型的なメモリ・アレイの概略平面図である。
【図７】図５および図６に示すメモリ・アレイと等価な第１の電気回路の概略図である。
【図８】前工程処理が完了し接触開口部が完成した後の、仮想接地構成で配置された、フラッシュ・メモリ・セルを備える第２の実施形態の典型的なメモリ・アレイの概略平面図である。
【図９】ビット線完成後の、仮想接地構成で配置された、フラッシュ・メモリ・セルを備える第２の実施形態のメモリ・アレイの概略平面図である。
【図１０】第２の実施形態のメモリ・アレイと等価な第２の電気回路の概略図である。
【図１１ａ】全アレイ幅にわたる写像を示す図である。
【図１１ｂ】アレイのより小さい区画にわたる写像を示す図である。
【図１２ａ】第１の金属レベルにビット線が完成した後の、仮想接地構成で配置された、本発明によるフラッシュ・セルを備える第３の実施形態のメモリ・アレイの概略平面図である。
【図１２ｂ】第１の金属レベルと第１の金属レベルの上にある第２の金属レベルにビット線が完成した後の、仮想接地構成で配置された、本発明によるフラッシュ・セルを備える第３の実施形態のメモリ・アレイの概略平面図である。
【図１２ｃ】図１２ｂに示すメモリ・アレイの一代替配置を示す図である。
【技術分野】
【０００１】
本発明は、請求項１のプリアンブルで定義する方法に関する。また、本発明は、前述の方法によって製作されるフラッシュ・メモリ・セルに関する。さらに、本発明は、前述のフラッシュ・メモリ・セルを少なくとも１つ含む半導体デバイスに関する。
【背景技術】
【０００２】
コンパクト・メモリ・セルは、より高密度なフラッシュ・メモリ（不揮発性メモリ・セル、ＮＶＭセル）に向けた次の段階であると考えられている。そのようなメモリ・セルは、自己整合型２ビット・スプリット・ゲート（ＤＳＧ）フラッシュＥＥＰＲＯＭセルおよびその製作方法を記載する、米国特許第５４１４６９３号（ならびにそれに関連する米国特許第５３６４８０６号および米国特許第５２７８４３９号）により周知である。
【０００３】
しかし、従来技術のそのようなコンパクト・セルは、フラッシュ・メモリ・セルのビット線が、比較的高い直列電気抵抗を有する、埋込み（ｂｕｒｉｅｄ）（非シリサイド化）拡散物から成るという難点がある。そのようなビット線のすべての抵抗を削減するために、従来技術によるコンパクト・セルでは、金属線でビット線を「ストラップする（ｓｔｒａｐｐｉｎｇ）」必要がある。
【０００４】
さらに、埋込み式（ｅｍｂｅｄｄｅｄ）ＮＶＭセル製作工程での埋込み拡散物の形成には、追加の処理モジュールが必要である。当業者には周知のように、そのような処理モジュールは、都合の悪いことに、この埋込式ＮＶＭセル工程に組み込むことが難しい。
【０００５】
従来技術によるコンパクト・セルのさらに別の欠点は、埋め込まれたビット線に対する、制御ゲート線および選択ゲート線の配置である。制御ゲート線は、選択ゲート線の方向に対して垂直方向にあるビット線と平行に走っており、それが、そのようなコンパクト・セルのアドレス体系に悪影響を及ぼす。
【０００６】
さらに、従来技術によるコンパクト・セルのリソグラフィ処理は、ビット線の拡散注入がＤＳＧセルの２つの浮遊ゲート間の領域に及ばないようにする注入マスクのリソグラフィ処理のために複雑である。局所的な表面形状（ｔｏｐｏｇｒａｐｈｙ）のため、そのような処理は難しい。マスクの露光中、レジスト内の干渉を抑えるために、通常、まず有機物の底部反射防止被覆（ｂｏｔｔｏｍ ａｎｔｉ−ｒｅｆｌｅｃｔｉｖｅ ｃｏａｔｉｎｇ）（ＢＡＲＣ）層をウェハ上にスピン・コーティングし、次いで実際の感光性レジストをＢＡＲＣ層上にスピン・コーティングする。
【０００７】
通常、ＢＡＲＣ層の反射防止特性は、ＢＡＲＣ層内の吸光過程および干渉過程の最適化された組合せによって決まる。ＤＳＧセルの２つの浮遊ゲート／制御ゲート・スタックの表面形状により、ＢＡＲＣ層の厚みは不均一である。悪いことに、その結果、ＢＡＲＣ層の局所的な反射防止特性が悪化し、それによって層上にある感光性レジスト内で深刻な光学干渉が引き起こされる。
【０００８】
さらに、レジストも平坦面よりも厚みが均一でなくなるので、それによって問題がさらに悪化する。有機ＢＡＲＣの代わりに無機ＢＡＲＣを使用することにより、部分的に、ＢＡＲＣの厚みをより良好に制御できるようになる。しかし、レジストを現像した後、無機ＢＡＲＣは、異方性エッチング工程によって除去しなければならない。不都合なことに、無機ＢＡＲＣスペーサの残渣は、ＢＡＲＣ層が垂直面に堆積したところ（すなわち、浮遊ゲート／制御ゲート・スタックの側面）に残されることがある。
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明の目的は、従来技術によるコンパクト・セルの上記の欠点を回避するメモリ・セルと、そのようなセルを製作する方法とを提供することである。
【課題を解決するための手段】
【００１０】
本発明は、請求項１のプリアンブルで定義する製作方法に関する。この製作方法は、
第１および第２の浮遊ゲート・スタックを、実質的に等しい高さにするために、同じ処理工程で画定すること、
第１および第２の浮遊ゲート・スタックの高さよりも厚いポリＳｉ層を、第１および第２の浮遊ゲート・スタックを覆って堆積させること、
第１および第２の浮遊ゲート・スタックのキャッピング層を研磨停止層として使用し、化学的機械的研磨によってポリＳｉ層を平坦化して、平坦化されたポリＳｉ層を得ること、
第１および第２の浮遊ゲート・スタックの間の平坦化されたポリＳｉ層上にアクセス・ゲート・マスクを設けるマスキング工程およびポリＳｉをエッチングする工程によって、平坦化されたポリＳｉ層内に中間アクセス・ゲートを画定することを含むことを特徴とする。
【００１１】
本発明の方法は、１つのリソグラフィ工程中に２つの浮遊ゲート・スタックが画定されるので、有利には不整合の問題を軽減する。また、その後の工程で、平坦化されたポリＳｉ層上のアクセス・ゲート・マスクによってアクセス・ゲートを画定するときに、２つの浮遊ゲート・スタックの間に作成されるアクセス・ゲートの長さは、アクセス・ゲート・マスクと浮遊ゲート・スタックの間の不整合の原因とはならない。
【００１２】
また、本発明は、上記のような方法によって製作されるメモリ・セルに関する。このメモリ・セルは、
第１および第２の浮遊ゲート・スタックが実質的に等しい高さであること、
中間アクセス・ゲートが、第１と第２の浮遊ゲート・スタックの間に平坦化されたポリＳｉ層を含むことを特徴とする。
【００１３】
さらに、本発明は、上記のメモリ・セルのアレイに関する。このアレイは、隣接する少なくとも２つの上記のメモリ・セルを備えることを特徴とする。
【００１４】
さらに、本発明は、そのようなメモリ・セルを少なくとも１つ備える半導体デバイスに関する。
【００１５】
以下で、いくつかの図面に関連して本発明を説明する。それらは、説明の目的のみで意図したものであり、添付の特許請求の範囲が定義する保護の範囲を限定するものではない。
【発明を実施するための最良の形態】
【００１６】
図１は、本発明による第１のポリＳｉ堆積工程でのフラッシュ・メモリ・セルを概略的に示す断面図である。半導体基板２上に、第１の酸化物層４をトンネル酸化物として熱成長（または堆積）させる。この酸化物層４の上に、当業者には周知のリソグラフィおよびエッチングを含む前出の処理工程で浮遊ゲート・スタックＡ，Ｂを画定した。浮遊ゲート・スタックは、浮遊ゲートＦＧ、ポリ間誘電体層８、制御ゲートＣＧ、側壁スペーサ１０、およびキャッピング層６を含む。浮遊ゲートＦＧおよび制御ゲートＣＧは、ポリＳｉ（またはＳｉＧｅ、場合によっては金属）から成る。ポリＳｉは、おそらくはインサイチュ（ｉｎ−ｓｉｔｕ）・ドーピングされる。ポリ間誘電体層８は、ＯＮＯ多層（二酸化シリコン／窒化シリコン／二酸化シリコン）、ＯＮ層、または二酸化シリコン層で構成することができる。側壁スペーサ１０およびキャッピング層６は、一般に窒化シリコンから成る。
【００１７】
一般に、スペーサ１０を作成するための窒化物の異方性乾式エッチング後、第１の酸化物層４は、隣接する２つの浮遊ゲート／制御ゲート・スタックＡ，Ｂの間の領域に損傷（エッチング・プラズマへの暴露による）を受ける。したがって、一般にＨＦに浸漬させることによって第１の酸化物層４を除去し、元の第１の酸化物層４の厚みとは異なってもよい適当な厚みに再成長させなければならない。
【００１８】
最後に、ＡＧポリ（アクセス・ゲート・ポリ）としても示されるポリＳｉ層１２を、ブランケット堆積によって堆積させて、浮遊ゲート・スタックＡ，Ｂを覆う。十分な電荷担体を提供するために、ポリＳｉ層１２をインサイチュ・ドーピングすることに留意されたい。
【００１９】
必要とするアクセス・トランジスタの閾値電圧に応じて、インサイチュ・ドーピングしたポリＳｉ層１２を、ｎ＋型またはｐ＋型にすることができる。ｐ＋型にドーピングした場合、ドーピング濃度は、その工程中に後で行うｎ＋型のソースおよびドレインの注入によって過度にドーピングされるのを防止するのに十分な高さにすべきであることに留意されたい。そうしなければ（図３参照）、ｎ＋型ソースおよびドレインの注入中、対応するｎ＋型注入用マスクでＡＧポリ１４を覆わなければならなくなり、それにより、上で説明したように、従来技術の場合と同様にリソグラフィ処理が不十分になる。
【００２０】
０．１２μｍ技術世代では、フラッシュ・メモリ・セル内の要素の寸法は、以下のものを用いることができる。浮遊ゲートの長さは、一般に０．１２〜０．１８μｍの間である。浮遊ゲートＦＧの厚さは、所望の電気特性に応じて、５０〜２００ｎｍの間である。制御ゲートＣＧの厚さは、これも所望の特性に応じて、１００〜２００ｎｍの間である。隣接する２つの浮遊ゲート間の間隔（端から端まで）は、０．１５〜０．２５μｍの間である。側壁スペーサ１０は、典型的な幅が１０〜３０ｎｍである。ＯＮＯ層８は、約１８ｎｍ（一般に６ｎｍの酸化物、６ｎｍの窒化物、６ｎｍの酸化物）の厚さを有する。キャッピング層６は、厚さが約５０ｎｍ〜約１５０ｎｍの間である。他の要素の厚さに応じて、ポリＳｉ層１２の典型的厚さは、５００ｎｍである。一般に、ポリＳｉ層１２の厚さは、浮遊ゲート／制御ゲート・スタックＡ，Ｂの高さよりもいくらか大きい。
【００２１】
図２は、次のリソグラフィ工程でのフラッシュ・メモリ・セルを概略的に示す断面図である。ポリＳｉ層１２は、ポリＣＭＰ工程（ＣＭＰ：化学的機械的研磨）によって平坦化されており、その結果、研磨されたポリＳｉ層１４になっている。浮遊ゲート・スタックＡ，Ｂのキャッピング層６は、研磨停止層の役割をする。次に、アクセス・ゲートの画定のため、アクセス・ゲート・マスク（レジスト層）２０を研磨されたポリＳｉ層１４上に付着させる。この場合、アクセス・ゲート・マスクの位置合わせは、あまり重要な工程ではない。
【００２２】
ポリＣＭＰ工程で、浮遊ゲート・スタックＡ，Ｂとアクセス・ゲートＡＧを、有利には同じ高さにする。（スタックとなった）ゲートＡ，Ｂ，ＡＧを同じ高さにすると、以下で説明するように、次のリソグラフィ処理が簡単になる。
【００２３】
図３は、次の製作工程でのフラッシュ・メモリ・セルを概略的に示す断面図である。図２に示す構造を、好ましくは反応性イオン・エッチングによってエッチングして、アクセス・ゲート・マスク２０に覆われていない研磨されたポリＳｉ層１４を除去する。浮遊ゲート・スタックＡとＢの間には、アクセス・ゲート長ｌＡＧを有するアクセス・ゲートＡＧが形成される。さらに、ＴＥＯＳ／窒化物スペーサ（オルトケイ酸テトラエチル、図示せず）およびソース／ドレイン注入部Ｓ／Ｄ，Ｄ／Ｓ２２を設け、セルを完成させる。
【００２４】
アクセス・ゲート・マスク２０が、それぞれの側で浮遊ゲート・スタックＡ，Ｂに重なるので、アクセス・ゲートの実際の長さは、アクセス・ゲート・マスク２０の幅（アクセス・ゲート・マスク２０がアクセス・ゲート・スタックＡおよびＢのキャッピング層６上で終端している場合）およびアクセス・ゲート・マスク２０の不整合によってではなく、浮遊ゲート・スタックＡ，Ｂ間の間隔および浮遊ゲートＡ、Ｂ間に位置する側壁スペーサ１０の幅によって決まる。浮遊ゲート・スタックＡ，Ｂが同じリソグラフィ工程中に画定されるので、スタックＡとＢの間には不整合が存在しない。当業者には周知のように、側壁スペーサ１０の幅は非常に正確に制御することができる。したがって、アクセス・ゲート長ｌＡＧには、スタックＡとＢの間のいかなる不整合も考慮に入れる必要がない。
【００２５】
したがって、アクセス・ゲート長ｌＡＧを、フラッシュ・メモリ・セルの必要な電気特性によって規定される最小にすることができる。事実、この３つのトランジスタ（浮遊ゲート・スタックＡ，Ｂおよびアクセス・ゲートＡＧによって画定される）は、単一の長チャネル・トランジスタのような挙動を実際に示すので、そのような３トランジスタ・デバイスは、従来技術による他の型の３トランジスタ・デバイスよりも短チャネル効果が少ないであろうことが予想される。
【００２６】
さらに、本発明によるフラッシュ・メモリ・セルは、シリサイド化、局部相互接続の製作、およびプレメタル誘電体の堆積によって完成する。図４は、シリサイド化工程、局部相互接続の製作工程、およびプレメタル誘電体堆積工程後の、第１の実施形態のフラッシュ・メモリ・セルを概略的に示す断面図である。
【００２７】
図４では、最小ピッチの２つの「ダブル・ポリＣＭＰ」フラッシュ・メモリ・セルＣ、Ｄが示されている。
【００２８】
ソース／ドレイン注入部２２上およびアクセス・ゲートＡＧ上に、シリサイド層２６および２８をそれぞれ形成する。「ダブル・ポリＣＭＰ」フラッシュ・メモリ・セルＣ、Ｄの間に、局部相互接続層（ＬＩＬ）３０を形成する。この構造は、プレメタル誘電層３２によって覆われる。
【００２９】
「ダブル・ポリＣＭＰ」フラッシュ・メモリ・セルＣ、Ｄは対称形のセルであり、それにより、自己整合型ＬＩＬ線３０を用いて、セルの２つの接合部を製作することが可能になることに留意されたい。一般に、ＬＩＬ３０は、当業者には周知の長方形のＷプラグを含む。
【００３０】
これらのＬＩＬ線３０を、部分的に、浮遊ゲート・スタックに重ねることができるので、電極窓の不整合を補償するために、浮遊ゲート・スタックの幅に追加の余裕を導入する必要がない。フラッシュ・メモリ・セルＣ，Ｄは、有利には、図４に示す断面と平行な最小ピッチで配置することができる。
【００３１】
図５は、前工程処理が完了し局部相互接続層が完成した後の、仮想接地構成で配置された、フラッシュ・メモリ・セルを備える第１の実施形態の典型的なメモリ・アレイを概略的に示す平面図である。
線ＺＺ’は、図１〜図４で示した断面の方向を示している。
【００３２】
図５に示すように、浅いトレンチ分離（ＳＴＩ）線は、能動線（ａｃｔｉｖｅ ｌｉｎｅ）３５を分離する。上部制御ゲートＣＧｕ、下部制御ゲートＣＧｌ、およびアクセス・ゲートＡＧ１２から成るワード線が、能動線３５を横切って垂直に走り「ダブル・ポリＣＭＰ」フラッシュ・メモリ・セルを形成している。アレイの仮想接地構成では、自己整合型の長方形のＬＩＬ線３０が、１本の能動線にある１対のセルの共用ソース／ドレイン接合部を、それらの左または右に隣接する１対のセルの共用ソース／ドレイン接合部に交互に接続する。
【００３３】
図６は、後工程処理完了後の、仮想接地構成で配置された、フラッシュ・メモリ・セルを備える典型的なメモリ・アレイを概略的に示す平面図である。明確にするため、長方形のＬＩＬ線３０だけをメモリ・アレイの要素として示す。プレメタル誘電層３２上に、金属線４０をビット線として形成する。メタライゼーションは、ＣｕまたはＡｌ技術を使用することによって行うことができる。
【００３４】
セルを覆っているプレメタル誘電層３２内に、接触開口部ＣＯを形成する。（第１の）金属ビット線４０をＬＩＬの長方形３０のそれぞれの中央に接続する第１の金属接触部３４を、これらの接触開口部ＣＯ内に形成する。各金属線４０は、ＳＴＩ線上に位置する。第１の金属接触部は、例えばダマシン法（Ｃｕ技術）またはＷプラグ形成（Ａｌ技術）によって形成することができる。
【００３５】
金属ビット線４０を使用することにより、ビット線として埋込み拡散部を使用する他の仮想接地構成よりも優れた明白な利点が、本発明による仮想接地構成のフラッシュ・メモリ・セルに提供される。本発明によるセル構成では、金属ビット線４０とシリサイド化されたアクセス・ゲートＡＧの組合せにより、読み出しアクセス時間が短くなる。さらに、従来技術によるビット線を「ストラップする」方法が必要なくなる。必要とする読み出しアクセス時間次第では、ワード線を「ストラップする」必要がまだあることに留意されたい。
【００３６】
さらに、シリサイド化された領域２８および制御ゲートＣＧ（ＣＧｌ、ＣＧｕ）のメタライゼーション工程は、別の工程でも行うことができるが、同じ処理工程で行うことができる点に留意されたい。
【００３７】
図７は、図５および図６に示すメモリ・アレイと等価な第１の電気回路の概略図を示している。明確にするために、アクセス・ゲートＡＧと隣接する浮遊ゲートＦＧおよび制御ゲートＣＧｕ，ＣＧｌとの間の容量結合は、この図では省略した。
【００３８】
図７の構造では、隣接する４つのセルが、共通の１つの単一ビット線接触部を有する。
【００３９】
ビット線４０の方向は、能動線およびＳＴＩ線の方向と平行である。
【００４０】
各セルの浮遊ゲート・トランジスタＦＧは、当業者には周知のソース・サイド注入（ＳＳＩ）によってのみ、選択的にプログラミングすることができる。消去は、浮遊ゲートＦＧ外への電子のファウラー・ノルドハイム・トンネリングによって行うことができる。プログラミングされるのを妨げねばならないセルの接合部にある、必要とする禁止電圧が、同じ制御ゲートおよびビット線接触部を共用する隣接するセルの接合部にも存在するので、選択的なファウラー・ノルドハイム・プログラミングは不可能である。隣接するセルも妨げられ、プログラミングできない。
【００４１】
しかし、この構造は、ファウラー・ノルドハイム・トンネリングまたはＳＳＩによる選択的なプログラミングができるように、簡単に変更することができる。図８、図９および図１０を参照して、以下でこれを説明する。
【００４２】
図８は、前工程処理が完了し接触開口部が完成した後の、仮想接地構成で配置された、フラッシュ・メモリ・セルを備える第２の実施形態の典型的なメモリ・アレイの平面図を概略的に示している。
【００４３】
これらの接触開口部５０は、（第１の）金属ビット線（図示せず）をソース／ドレイン接合部に直接的に接続する「従来型の（ｃｌａｓｓｉｃａｌ）」接触部である。接触部５０は、Ｗ接触プラグを含むことができる。この実施形態では、ＬＩＬオプションが必要でないことに留意されたい。
【００４４】
図１０に示すように、浅いトレンチ分離（ＳＴＩ）線は能動線３５を分離する。上部制御ゲートＣＧｕ、下部制御ゲートＣＧｌ、およびアクセス・ゲートＡＧ１２から成るワード線は、能動線３５を横切って垂直に走り、第１実施形態と同様の方式で「ダブル・ポリＣＭＰ」フラッシュ・メモリ・セルを形成する。このアレイの仮想接地構成では、接触部５０が、隣接するセルと「水平方向」に接触せず、各能動線３５の単一のセルのソース／ドレイン接合部に接続されている。アレイのビット線４０と平行な方向に隣接して配置された２つのメモリ・セルは、やはりビット線接触部５０を共用しているが、ビット線４０と垂直な方向に隣接して配置された２つのセルは共用していない。
【００４５】
図９は、ビット線完成後の、仮想接地構成で配置された、フラッシュ・メモリ・セルを備える第２の実施形態のメモリ・アレイの平面図を概略的に示している。
【００４６】
図９では、図８に示したメモリ・アレイの可能な接続構成が示されている。この構成は、ワード線に対して傾斜した金属ビット線４１、能動線およびＳＴＩ線を備える。
【００４７】
この「傾斜した」配置では、セルが単一のビット線接触部を共用していない。この「傾斜した」配置は、ＬＩＬオプションが利用できないデバイスで使用できる。この場合のビット線接触部は、一般に、直接接触部５０として活性領域に直接的に接続される接触部であり、Ｗ接触プラグを含むことができる。１つの接触部が１つの活性領域だけに接続されるので、この配置の接触部の数は、図６に示すＬＩＬオプションを用いる配置で使用される接触部の数の２倍である。
【００４８】
ＬＩＬオプションのない方法でこの配置を使用できるという利点の他に、この構成は、ＳＳＩプログラミングは別にして、選択的なファウラー・ノルドハイム・プログラミングに適しているという追加の利点も有している。これは、すでに述べた、「水平方向」に隣接するセル（すなわち、同じＡＧおよびＣＧｕまたはＣＧｌを共用するセル）が異なるビット線に必ず接続されることによる直接的な結果である。
これは、図１０に示す第２の実施形態の等価電気回路からより明らかとなる。
【００４９】
図１０は、第２の実施形態のメモリ・アレイと等価な第２の電気回路を概略的に示している。ここに示す構造は、傾斜した金属ビット線４１を備えるメモリ・アレイの配置に実際に関連しており、電気回路自体は、当業者には周知の様々な方法で設計することができることに留意されたい。
【００５０】
図９および図１０の「傾斜した」配置も、中間アクセス・ゲートに隔てられた２つの分離された浮遊ゲート・トランジスタから成る３トランジスタ・メモリ・セルに使用できる。その場合、ファウラー・ノルドハイム・プログラミングだけが可能であることに留意されたい。ＳＳＩプログラミングを利用するには、コンパクト・セル構造が必要である。
【００５１】
傾斜したビット線構造は、追加の金属層内に作成された「戻り線（ｒｅｔｕｒｎ ｌｉｎｅ）」４１ｂを用いてビット線４１の左端（「終点」）と右端（「起点」）とを接続することにより、（追加の金属層を使用するという代償を払って）長方形の行列に写像（ｍａｐ）することができる。
【００５２】
長方形の写像は、全アレイ幅（図１１ａ）にわたり、またはより小さいビット線区画（図１１ｂ、この例では２つのビット線群を示す。各ビット線群の区画幅はビット線３本分にすぎない）にわたって実施できる。
【００５３】
これは、図１１ａおよび図１１ｂに示されており、それらは、全アレイ幅にわたる写像およびアレイのより小さい区画にわたる典型的な写像をそれぞれ示している。
【００５４】
傾斜したビット線４１を最小金属ピッチにしても、能動線の最小ピッチを第１の実施形態（図６）の構成におけるピッチよりもわずかに大きくする必要があることは明らかである。場合によっては、アレイの実際の設計次第で、このことは欠点と見なされることがある。
【００５５】
これについて、以下で説明する。ビット線間の間隔Ｄを維持するために、傾斜したビット線を有するセルの水平ピッチ（すなわち第２の実施形態における）は、第１の実施形態のピッチよりも大きくしなければならない（図８および図６をそれぞれ参照）。その結果、最小水平ピッチは、（Ｗ＋Ｄ）／ｃｏｓ（φ）となる。ただし、φは金属ビット線と能動線の間の角度、Ｗは金属の幅の最小設計寸法（ｄｅｓｉｇｎ ｒｕｌｅ）である。金属と金属の最小間隔Ｄが最小金属幅Ｗと等しい場合、これは２Ｗ／ｃｏｓ（φ）と簡略化される。要約すると、第２の実施形態によるセル密度（すなわち、傾斜したビット線を使用する場合のセル密度）は、第１の実施形態のセル密度（すなわち、ＬＩＬを使用する場合のセル密度）よりも低い。２ビットが１つのセル内に格納されることにより、セルのピッチがより大きいにもかかわらず、なお第２の実施形態の方が、従来技術のフラッシュ・メモリ・アレイよりも高いビット密度を有していることに留意されたい。
【００５６】
本発明の第３の実施形態では、第２の実施形態の利点（すなわち、ＬＩＬ３０を必要とせず、セルが選択的なファウラー・ノルドハイム・プログラミングによってプログラム可能であること）を、追加の金属層という代償を払って、第１の実施形態のより小さい水平ピッチと共に併せて用いる。
【００５７】
この第３の実施形態の手法では、図１２ａおよび図１２ｂにそれぞれ示すように、異なる金属レベルに隣接するビット線を製作することによって、設計寸法に反することなく水平ピッチを小さくできる。
【００５８】
図１２ａは、第１の金属レベルにビット線が完成した後の、仮想接地構成で配置された、本発明によるフラッシュ・セルを備える第３の実施形態のメモリ・アレイの平面図を概略的に示している。
【００５９】
図１２ｂは、第１の金属レベルと第１の金属レベル上にある第２の金属レベルにビット線が完成した後の、仮想接地構成で配置された、本発明によるフラッシュ・セルを備える第３の実施形態のメモリ・アレイの平面図を概略的に示している。
【００６０】
明確にするため、図１２ａおよび図１２ｂでは、後工程のアレイの線部分のみを図示する。前工程のセルの行列（図１０と同一であるが、水平ピッチがわずかに小さい）は、これらの図面に示さない。
【００６１】
この第３の実施形態では、２段階の金属堆積工程でビット線を製作し、金属１のレベルおよび金属２のレベルが金属１のビット線４２および金属２のビット線４３を備えるようにする。金属１の処理では、図１２ａに示すように、第１の半数の接触部５０上に金属１のビット線４２を形成し、金属１のランディング・パッド４９をビット線間に配置する。ここでは、金属１のビット線４２およびランディング・パッド４９を交互に配置する方式によって、「最小金属ピッチ」の設計寸法を満たさなければならない。各ランディング・パッド４９は、接触部５２によって、下にあるセルのソース／ドレイン接合部に接続される。金属１のパターニング工程の詳細によっては、金属１のランディング・パッド面積を金属１の最小フィーチャ・サイズの２乗よりも大きくすることが有利となることがある。しかし、これは根本的な制約ではない。したがって、金属パターニング分野の当業者ならそれを回避することができる。
【００６２】
当業者には理解されるように、金属２の面は、金属１の面の上に位置し、適切な分離層（図示せず）によって金属１から分離されている。金属１のランディング・パッド４９と金属２の面のビット線４３との間の必要な接続は、当業者には周知のビア技術によって実現される。図１２ｂに示すように、金属２の処理では、金属２のビット線４３は、金属１のビット線４２によってすでに接続された接触部５０の間にある金属１のランディング・パッド４９に位置するビア４８上に形成される。
【００６３】
このようにして、金属２のビット線４３は、ビット線４３（金属２内）、ビア、ランディング・パッド４９（金属１内）、および接触部５２によって形成される垂直スタックを介して、下にある、メモリ・セルのソース／ドレイン接合部に接続される。
【００６４】
したがって、金属１の各ビット線４２に隣接して、金属２のビット線４３が形成され、金属１および金属２のビット線４２，４３の交互の配列が得られる。
【００６５】
メモリ・アレイの高い最適密度を得るために、金属１のビット線４２および金属２のビット線４３を階段状に傾斜させる。各ビット線は、第１の線部分４４および第２の線部分４５を備える。金属１のビット線４２は、直接接触部５０の上にある第１の線部分４４と、２つの第１の線部分４４の間にある第２の線部分４５とを有するように配置される。金属２のビット線４３は、ビア４８の上にある第１の線部分４４と、２つの第１の線部分４４の間にある第２の線部分４５とを有するように配置される。
【００６６】
第１の線部分４４は、能動線およびＳＴＩ線に平行な第１の方向に走り、第２の線部分４５は、能動線およびＳＴＩ線に垂直な第２の方向に走る、または傾斜する（例えば、能動線およびＳＴＩ線に対し４５度で）ことが好ましい。垂直なピッチ間隔内の第１の線部分および第２の線部分の相対的な長さにより、各ビット線４２、４３の実際の形状が決まる。
【００６７】
金属１および金属２の隣接する２本のビット線４２，４３は、この構成では異なる金属層にあるので、隣接するビット線４２，４３間の間隔（基板の面と平行な方向で測定される）と、各ビット線４２，４３それぞれの中にある隣接する第１の線部分４４および隣接する第２の線部分４５への間隔を、最小金属間隔（設計寸法によって与えられる）よりも小さくすることができる。したがって、セルのピッチを大きくする必要なしに、本発明によるメモリ・アレイの最適密度構造を実現することができる。
【００６８】
さらに、金属１および金属２のビット線４２，４３を交互の配列（別々の金属堆積で処理される）にすると、隣接するビット線間の短絡の危険性が減る。また、ビット線４２，４３の第２の線部分４５は、最小幅（設計寸法で定められる）よりも広くできる。これら２つのことは、製作過程の生産性を高めることができるので好ましい。
【００６９】
図１２ｂの配置の一代替配置を、図１２ｃに示す。他の代替配置も、当業者には明らかであろう。
【００７０】
当業者には理解されるように、本発明によるフラッシュ・メモリ・セルは、１セルあたり２ビットの格納、ゲートの完全な自己整合、および自己整合型ＬＩＬ３０またはセルの両側の接触部５０，５２への接続により、同じ技術世代の従来技術によるフラッシュ・メモリ・セルよりも高い密度（単位面積あたり２倍のビット数）でビットを格納できる。
【００７１】
さらに、本発明によるフラッシュ・メモリ・セルは、ＳＳＩプログラミングが可能であるという利点を有する。周知の１トランジスタＮＶＭセルも、同様に、非常に高い密度を実現できるが、ＳＳＩプログラミングよりもセル当たりで非常に高い電流を必要とするチャネル・ホット電子注入（ＣＨＥＩ）によってしかプログラミングすることができない。
【００７２】
また、１トランジスタＮＶＭセルは、浮遊ゲートの両側に接合部を有しており、したがって、本発明によるフラッシュ・メモリ・セルよりも短チャネル効果が発生しやすい。これらの短チャネル効果を補償するためには、１トランジスタＮＶＭセル内の浮遊ゲートを、本発明による（同じ技術世代を使用する）フラッシュ・メモリ・セルのものよりもかなり大きくしなければならない。
【００７３】
最後に、本発明の第１の実施形態によるフラッシュ・メモリ・セルは、ＬＩＬを使用しなくても製作できることに留意されたい。隣接する２つの活性領域を接触させるＬＩＬ３０をフラッシュ・メモリ・セルから省く場合には、第１の金属レベルを利用して、２つの活性領域間に接触部を形成しなければならない。その場合、活性領域上の隣接する接触部は、上記のＬＩＬの形状に類似した長方形の線に成形した金属１によって相互接続される。
【００７４】
第１の実施形態では、次いで、上に位置する第２の金属レベル内にビット線４０を形成し、第１の金属レベルからそれを分離しなければならない。ビア技術（すなわち、金属１と金属２の間のビア）を用いて、活性領域の上にある金属１の長方形に接続する。
【００７５】
第１の実施形態のこの代替実施形態に生じ得る欠点は、金属１の長方形の線を画定するときに、いわゆる「線端短絡（ｌｉｎｅ−ｅｎｄ ｓｈｏｒｔｅｎｉｎｇ）」を補償するために、活性領域への接触開口部との有限の重なり合いが必要となることである。線端短絡とは、光源の有限波長の回折効果によってリソグラフィ処理中に細線の線端が短絡する現象である。
【００７６】
「傾斜した」ビット線について説明した第２および第３の実施形態では、どちらもＬＩＬをすべて省いてある。この場合、ＬＩＬオプションによって隣接する２つのセルの共通接触部を作成する必要なしに、すでに金属接触部が能動線の上に直接的に配置されている。
【００７７】
ＳＳＩまたはチャネル・ホット電子プログラミングが可能であることの他に、第２および第３の実施形態では、選択的なファウラー・ノルドハイム・プログラミングが可能である。
【００７８】
最後に、本発明によるメモリ・セルでは、トンネル酸化物、浮遊ゲートＦＧ、ポリ間誘電体層８、制御ゲートＣＧから成るスタックを、電荷捕獲層および制御ゲートＣＧから成るスタック（「電荷捕獲メモリ・セル」）で置き換えることができる点に留意されたい。電荷捕獲層は、一般に、二酸化シリコン、窒化シリコン、および二酸化シリコンが積み重なった層（ＯＮＯ層）から成り、この層では、窒化シリコン層が電子を捕獲することができる。窒化シリコンの代わりに、酸素に富んだシリコン層または二酸化シリコン内にシリコン・ナノ結晶が分散する層を、捕獲媒体として使用できる。電荷捕獲ＯＮＯ層に含まれる層の厚さは、それぞれ、下部二酸化シリコン層（すなわち、半導体表面により近い二酸化シリコン層）で２〜７ｎｍ、窒化シリコン層で約５ｎｍ、上部二酸化シリコン層で４〜８ｎｍである。そのようなＯＮＯ層の形成工程、およびその工程をメモリ・セルの製作へ組み込むことについては、当業者には周知であろう。
【００７９】
この代替電荷捕獲メモリ・セルは、浮遊ゲートＦＧを備えるメモリ・セルに関連して説明したものと同じアレイ構造に適用することができる。
【００８０】
電荷捕獲メモリ・セルから成るこれらのアレイのプログラミングは、浮遊ゲートを備えるメモリ・セルを装備したアレイと同様の方法で行うことができる。薄い下部二酸化シリコン層（厚さ〜２ｎｍ）の場合、ファウラー・ノルドハイム・トンネリングが可能である。セルの消去は、薄い下部二酸化シリコン層（〜２ｎｍ）へのファウラー・ノルドハイム・トンネリングまたはホット正孔注入によって行うことができる。下部二酸化シリコン層がより厚い場合には、ホット正孔注入による消去のみが可能である。
【００８１】
メモリ・セルの製作は、第１の浮遊ゲート・スタックと、第２の浮遊ゲート・スタックと、中間アクセス・ゲートとを含む。浮遊ゲート・スタックは、第１のゲート酸化物と、浮遊ゲートと、制御ゲートと、ポリ間誘電体層と、キャッピング層と、側壁スペーサとを含む。メモリ・セルはさらに、ソースおよびドレイン接触部を含む。このメモリ・セルの製作は、
浮遊ゲート・スタックを、等しい高さにするために、同じ処理工程で画定すること、
ポリＳｉ層を、浮遊ゲート・スタックの高さよりも大きな厚みで浮遊ゲート・スタックを覆って堆積させること、
ポリＳｉ層を平坦化すること、
浮遊ゲート・スタック間のポリＳｉ層上にアクセス・ゲート・マスクを使用するマスキング工程およびポリＳｉエッチング工程によって、平坦化されたポリＳｉ層内に中間アクセス・ゲートを画定することを含む。
【００８２】
上記の実施形態は、本発明を限定するものではなく、例示するものであり、添付の特許請求の範囲の範囲から逸脱することなく、当業者が多くの代替実施形態を設計できることに留意すべきである。特許請求の範囲では、括弧内に入っているいかなる参照符号も、特許請求の範囲を限定するものとして解釈すべきでない。「含む、備える（ｃｏｍｐｒｉｓｉｎｇ）」という言葉は、特許請求の範囲に記載する以外の要素またはステップの存在を排除しない。要素の前に付けた「ａまたはａｎ」という言葉は、そのような要素が複数存在することを排除しない。
【図面の簡単な説明】
【００８３】
【図１】本発明による第１のポリＳｉ堆積工程でのフラッシュ・メモリ・セルの概略断面図である。
【図２】次のリソグラフィ工程でのフラッシュ・メモリ・セルの概略断面図である。
【図３】さらに次の製作工程でのフラッシュ・メモリ・セルの概略断面図である。
【図４】シリサイド化、局部相互接続部の製作、およびプレメタル誘電体堆積後の第１の実施形態でのフラッシュ・メモリ・セルの概略断面図である。
【図５】前工程処理が完了し局部相互接続層が完成した後の、仮想接地構成で配置された、フラッシュ・メモリ・セルを備える第１の実施形態の典型的なメモリ・アレイの概略平面図である。
【図６】後工程処理完了後の、仮想接地構成で配置された、フラッシュ・メモリ・セルを備える典型的なメモリ・アレイの概略平面図である。
【図７】図５および図６に示すメモリ・アレイと等価な第１の電気回路の概略図である。
【図８】前工程処理が完了し接触開口部が完成した後の、仮想接地構成で配置された、フラッシュ・メモリ・セルを備える第２の実施形態の典型的なメモリ・アレイの概略平面図である。
【図９】ビット線完成後の、仮想接地構成で配置された、フラッシュ・メモリ・セルを備える第２の実施形態のメモリ・アレイの概略平面図である。
【図１０】第２の実施形態のメモリ・アレイと等価な第２の電気回路の概略図である。
【図１１ａ】全アレイ幅にわたる写像を示す図である。
【図１１ｂ】アレイのより小さい区画にわたる写像を示す図である。
【図１２ａ】第１の金属レベルにビット線が完成した後の、仮想接地構成で配置された、本発明によるフラッシュ・セルを備える第３の実施形態のメモリ・アレイの概略平面図である。
【図１２ｂ】第１の金属レベルと第１の金属レベルの上にある第２の金属レベルにビット線が完成した後の、仮想接地構成で配置された、本発明によるフラッシュ・セルを備える第３の実施形態のメモリ・アレイの概略平面図である。
【図１２ｃ】図１２ｂに示すメモリ・アレイの一代替配置を示す図である。
【特許請求の範囲】
【請求項１】
半導体基板上にあり、前記基板上に、第１の浮遊ゲート・スタックと、第２の浮遊ゲート・スタックと、中間アクセス・ゲートとを備え、少なくとも１つのビットを格納するメモリ・セルの製作方法であって、前記第１および第２の浮遊ゲート・スタックが、第１のゲート酸化物層と、浮遊ゲートと、制御ゲートと、ポリ間誘電体層と、キャッピング層と、側壁スペーサとを備え、前記第１のゲート酸化物層が前記基板上に位置し、前記浮遊ゲートが前記第１のゲート酸化物層上にあり、前記ポリ間誘電体層が前記浮遊ゲート上にあり、前記制御ゲートが前記ポリ間誘電体層上にあり、前記キャッピング層が前記制御ゲート上にあり、前記メモリ・セルがソースおよびドレイン接触部をさらに備え、
前記第１および第２の浮遊ゲート・スタックを実質的に等しい高さにするために、同じ処理工程で画定すること、
前記第１および第２の浮遊ゲート・スタックを覆ってポリＳｉ層を堆積させ、前記第１および第２の浮遊ゲート・スタックの間に堆積される前記ポリＳｉ層を、前記第１および第２の浮遊ゲート・スタックの高さと等しいかそれよりも大きい厚さにすること、
前記第１および第２の浮遊ゲート・スタックの前記キャッピング層を研磨停止層として使用し、前記ポリＳｉ層を化学的機械的研磨によって平坦化して、平坦化されたポリＳｉ層を得ること、
前記第１と第２の浮遊ゲート・スタックの間にある前記平坦化されたポリＳｉ層上にアクセス・ゲート・マスクを設けるマスキング工程およびポリＳｉをエッチングする工程によって、前記平坦化されたポリＳｉ層内に前記中間アクセス・ゲートを画定することを含むメモリ・セルの製作方法。
【請求項２】
前記中間アクセス・ゲート上に第１の自己整合型シリサイド領域を、前記ソースおよびドレイン接触部上に第２の自己整合型シリサイド領域を形成すること、
前記第２の自己整合型シリサイド領域上に局部相互接続部を形成すること、
前記局部相互接続部上、前記第１の自己整合型シリサイド領域上、および前記キャッピング層上にプレメタル誘電体層を堆積させること、
前記プレメタル誘電体層内に前記局部相互接続への接触開口部を形成すること、
前記局部相互接続部への前記接触開口部を金属接触部で充填すること、および
前記プレメタル誘電体層上にビット線として少なくとも１本の金属線を画定することを特徴とする、請求項１に記載のメモリ・セルの製作方法。
【請求項３】
前記中間アクセス・ゲート上に第１の自己整合型シリサイド領域を、前記ソースおよびドレイン接触部上に第２の自己整合型シリサイド領域を形成すること、
前記第２の自己整合型シリサイド領域上、前記第１の自己整合型シリサイド領域上、および前記キャッピング層上にプレメタル誘電体層を堆積させること、
前記プレメタル誘電体層内に前記第２の自己整合型シリサイド領域への接触開口部を形成すること、
前記第２の自己整合型シリサイド領域への前記接触開口部を金属接触部で充填すること、および
前記プレメタル誘電体層上に傾斜したビット線として少なくとも１本の金属線を画定することを特徴とする、請求項１に記載のメモリ・セルの製作方法。
【請求項４】
前記中間アクセス・ゲート上に第１の自己整合型シリサイド領域を、前記ソースおよびドレイン接触部上に第２の自己整合型シリサイド領域を形成すること、
前記第２の自己整合型シリサイド領域上、前記第１の自己整合型シリサイド領域上、および前記キャッピング層上にプレメタル誘電体層を堆積させること、
前記プレメタル誘電体層内に前記第２の自己整合型シリサイド領域への接触開口部を形成すること、
前記第２の自己整合型シリサイド領域への前記接触開口部を接触部で充填すること、および
前記プレメタル誘電体層上で第１の金属レベル内に、前記接触開口部に接続するための傾斜した前記ビット線を画定することを特徴とする、請求項１または３に記載のメモリ・セルの製作方法。
【請求項５】
前記中間アクセス・ゲート上に第１のシリサイド領域を、前記ソースおよびドレイン接触部上に第２の自己整合型シリサイド領域を形成すること、
前記第２の自己整合型シリサイド領域上、前記第１の自己整合型シリサイド領域上、および前記キャッピング層上に、プレメタル誘電体層を堆積させること、
前記プレメタル誘電体層内に、前記第２の自己整合型シリサイド領域への接触開口部を形成すること、
前記第２の自己整合型シリサイド領域への前記接触開口部を接触部で充填すること、ならびに、
金属間誘電層を堆積させること
前記金属間誘電層内にビア開口部としてさらに別の接触開口部を形成すること、
前記ビア開口部をビアとしての働きをする接触部で充填すること、および
第２の金属レベル内で、前記ランディング・パッドに接続され、前記ビアとしての働きをする接触部への接続のためのさらに別の傾斜したビット線を前記金属間誘電層上に画定することによって、
前記プレメタル誘電体層上において、前記第１の金属レベル内で前記接触開口部に接続するためのランディング・パッドを前記接触部上に画定することを特徴とする、請求項４に記載のメモリ・セルの製作方法。
【請求項６】
前記浮遊ゲートが捕獲媒体から成り、
前記捕獲媒体が、ＯＮＯ層スタック、酸素に富んだシリコン層、または内部に分散したシリコン・ナノ結晶を含む二酸化シリコン層を含むことを特徴とする、前記請求項のいずれかに記載のメモリ・セルの製作方法。
【請求項７】
半導体基板上にあり、前記基板上に、第１の浮遊ゲート・スタックと、第２の浮遊ゲート・スタックと、中間アクセス・ゲートとを備え、少なくとも１つのビットを格納するメモリ・セルであって、前記第１および第２の浮遊ゲート・スタックが、第１のゲート酸化物層と、浮遊ゲートと、制御ゲートと、ポリ間誘電体層と、キャッピング層と、側壁スペーサとを備え、前記第１のゲート酸化物層が前記基板上に位置し、前記浮遊ゲートが前記第１のゲート酸化物層上にあり、前記ポリ間誘電体層が前記浮遊ゲート上にあり、前記制御ゲートが前記ポリ間誘電体層上にあり、前記キャッピング層が前記制御ゲート上にあり、ソースおよびドレイン接触部をさらに備え、
前記第１および第２の浮遊ゲート・スタックが実質的に等しい高さであり、
前記中間アクセス・ゲートが、前記第１と第２の浮遊ゲート・スタックの間に平坦化されたポリＳｉ層を含むことを特徴とする、メモリ・セル。
【請求項８】
隣接する少なくとも２つの請求項７に記載のメモリ・セルを含むことを特徴とする、メモリ・セル・アレイ。
【請求項９】
前記少なくとも２つの隣接するメモリ・セルが仮想接地配置で配置され、
前記仮想接地配置ではビット線が金属線であり、前記ビット線が、前記接触開口部内の接触部によって前記第２の自己整合型シリサイド領域に接続されることを特徴とする、請求項８に記載のメモリ・セル・アレイ。
【請求項１０】
前記メモリ・セル・アレイにおいて、少なくとも２つのメモリ・セルが、前記ビット線用の前記接触開口部に接続されることを特徴とする、請求項９に記載のメモリ・セル・アレイ。
【請求項１１】
前記少なくとも２つのメモリ・セルが、ソース・サイド注入によって選択的にプログラミングされ、前記少なくとも２つのメモリ・セルが、ファウラー・ノルドハイム・トンネリングまたはホット正孔注入によって消去されることを特徴とする、請求項８に記載のメモリ・セル・アレイ。
【請求項１２】
前記少なくとも２つのメモリ・セルが、ファウラー・ノルドハイム・トンネリングによって選択的にプログラミングされ、前記少なくとも２つのメモリ・セルが、ファウラー・ノルドハイム・トンネリングまたはホット正孔注入によって消去されることを特徴とする、請求項８に記載のメモリ・セル・アレイ。
【請求項１３】
前記ビット線が、傾斜しており、同じ制御ゲートを有する「水平方向に」隣接するセルではないメモリ・セルに接続されることを特徴とする、請求項１０、１１または１２に記載のコンパクト・メモリ・セル・アレイ。
【請求項１４】
第１の金属堆積処理レベルでは、金属１のビット線として前記ビット線が、能動線と平行な方向に走る複数の第１の線部分と複数の第２の線部分とを備え、前記各第１の線部分が前記接触部の１つの上に形成され、前記第２の線部分が前記接触部間に形成され、
第２の金属堆積処理レベルでは、金属２のビット線として前記ビット線が、前記能動線と平行な方向に走る複数の第１の線部分と複数の第２の線部分とを備え、前記各第１の線部分がビアとして働く前記接触部の１つの上に形成され、前記第２の線部分がビアとして働く前記接触部間に形成され、
前記ビット線が、同じ制御ゲートを有する「水平に」隣接するセルではないメモリ・セルへの接続のために階段状に走り、前記各第２の線部分が前記能動線に対して垂直方向に走るまたは前記能動線に対して傾斜方向に走ることを特徴とする、請求項１０、１１または１２に記載のコンパクト・メモリ・セル・アレイ。
【請求項１５】
少なくとも１つの請求項７に記載のメモリ・セルを備える半導体デバイス。
【請求項１】
半導体基板上にあり、前記基板上に、第１の浮遊ゲート・スタックと、第２の浮遊ゲート・スタックと、中間アクセス・ゲートとを備え、少なくとも１つのビットを格納するメモリ・セルの製作方法であって、前記第１および第２の浮遊ゲート・スタックが、第１のゲート酸化物層と、浮遊ゲートと、制御ゲートと、ポリ間誘電体層と、キャッピング層と、側壁スペーサとを備え、前記第１のゲート酸化物層が前記基板上に位置し、前記浮遊ゲートが前記第１のゲート酸化物層上にあり、前記ポリ間誘電体層が前記浮遊ゲート上にあり、前記制御ゲートが前記ポリ間誘電体層上にあり、前記キャッピング層が前記制御ゲート上にあり、前記メモリ・セルがソースおよびドレイン接触部をさらに備え、
前記第１および第２の浮遊ゲート・スタックを実質的に等しい高さにするために、同じ処理工程で画定すること、
前記第１および第２の浮遊ゲート・スタックを覆ってポリＳｉ層を堆積させ、前記第１および第２の浮遊ゲート・スタックの間に堆積される前記ポリＳｉ層を、前記第１および第２の浮遊ゲート・スタックの高さと等しいかそれよりも大きい厚さにすること、
前記第１および第２の浮遊ゲート・スタックの前記キャッピング層を研磨停止層として使用し、前記ポリＳｉ層を化学的機械的研磨によって平坦化して、平坦化されたポリＳｉ層を得ること、
前記第１と第２の浮遊ゲート・スタックの間にある前記平坦化されたポリＳｉ層上にアクセス・ゲート・マスクを設けるマスキング工程およびポリＳｉをエッチングする工程によって、前記平坦化されたポリＳｉ層内に前記中間アクセス・ゲートを画定することを含むメモリ・セルの製作方法。
【請求項２】
前記中間アクセス・ゲート上に第１の自己整合型シリサイド領域を、前記ソースおよびドレイン接触部上に第２の自己整合型シリサイド領域を形成すること、
前記第２の自己整合型シリサイド領域上に局部相互接続部を形成すること、
前記局部相互接続部上、前記第１の自己整合型シリサイド領域上、および前記キャッピング層上にプレメタル誘電体層を堆積させること、
前記プレメタル誘電体層内に前記局部相互接続への接触開口部を形成すること、
前記局部相互接続部への前記接触開口部を金属接触部で充填すること、および
前記プレメタル誘電体層上にビット線として少なくとも１本の金属線を画定することを特徴とする、請求項１に記載のメモリ・セルの製作方法。
【請求項３】
前記中間アクセス・ゲート上に第１の自己整合型シリサイド領域を、前記ソースおよびドレイン接触部上に第２の自己整合型シリサイド領域を形成すること、
前記第２の自己整合型シリサイド領域上、前記第１の自己整合型シリサイド領域上、および前記キャッピング層上にプレメタル誘電体層を堆積させること、
前記プレメタル誘電体層内に前記第２の自己整合型シリサイド領域への接触開口部を形成すること、
前記第２の自己整合型シリサイド領域への前記接触開口部を金属接触部で充填すること、および
前記プレメタル誘電体層上に傾斜したビット線として少なくとも１本の金属線を画定することを特徴とする、請求項１に記載のメモリ・セルの製作方法。
【請求項４】
前記中間アクセス・ゲート上に第１の自己整合型シリサイド領域を、前記ソースおよびドレイン接触部上に第２の自己整合型シリサイド領域を形成すること、
前記第２の自己整合型シリサイド領域上、前記第１の自己整合型シリサイド領域上、および前記キャッピング層上にプレメタル誘電体層を堆積させること、
前記プレメタル誘電体層内に前記第２の自己整合型シリサイド領域への接触開口部を形成すること、
前記第２の自己整合型シリサイド領域への前記接触開口部を接触部で充填すること、および
前記プレメタル誘電体層上で第１の金属レベル内に、前記接触開口部に接続するための傾斜した前記ビット線を画定することを特徴とする、請求項１または３に記載のメモリ・セルの製作方法。
【請求項５】
前記中間アクセス・ゲート上に第１のシリサイド領域を、前記ソースおよびドレイン接触部上に第２の自己整合型シリサイド領域を形成すること、
前記第２の自己整合型シリサイド領域上、前記第１の自己整合型シリサイド領域上、および前記キャッピング層上に、プレメタル誘電体層を堆積させること、
前記プレメタル誘電体層内に、前記第２の自己整合型シリサイド領域への接触開口部を形成すること、
前記第２の自己整合型シリサイド領域への前記接触開口部を接触部で充填すること、ならびに、
金属間誘電層を堆積させること
前記金属間誘電層内にビア開口部としてさらに別の接触開口部を形成すること、
前記ビア開口部をビアとしての働きをする接触部で充填すること、および
第２の金属レベル内で、前記ランディング・パッドに接続され、前記ビアとしての働きをする接触部への接続のためのさらに別の傾斜したビット線を前記金属間誘電層上に画定することによって、
前記プレメタル誘電体層上において、前記第１の金属レベル内で前記接触開口部に接続するためのランディング・パッドを前記接触部上に画定することを特徴とする、請求項４に記載のメモリ・セルの製作方法。
【請求項６】
前記浮遊ゲートが捕獲媒体から成り、
前記捕獲媒体が、ＯＮＯ層スタック、酸素に富んだシリコン層、または内部に分散したシリコン・ナノ結晶を含む二酸化シリコン層を含むことを特徴とする、前記請求項のいずれかに記載のメモリ・セルの製作方法。
【請求項７】
半導体基板上にあり、前記基板上に、第１の浮遊ゲート・スタックと、第２の浮遊ゲート・スタックと、中間アクセス・ゲートとを備え、少なくとも１つのビットを格納するメモリ・セルであって、前記第１および第２の浮遊ゲート・スタックが、第１のゲート酸化物層と、浮遊ゲートと、制御ゲートと、ポリ間誘電体層と、キャッピング層と、側壁スペーサとを備え、前記第１のゲート酸化物層が前記基板上に位置し、前記浮遊ゲートが前記第１のゲート酸化物層上にあり、前記ポリ間誘電体層が前記浮遊ゲート上にあり、前記制御ゲートが前記ポリ間誘電体層上にあり、前記キャッピング層が前記制御ゲート上にあり、ソースおよびドレイン接触部をさらに備え、
前記第１および第２の浮遊ゲート・スタックが実質的に等しい高さであり、
前記中間アクセス・ゲートが、前記第１と第２の浮遊ゲート・スタックの間に平坦化されたポリＳｉ層を含むことを特徴とする、メモリ・セル。
【請求項８】
隣接する少なくとも２つの請求項７に記載のメモリ・セルを含むことを特徴とする、メモリ・セル・アレイ。
【請求項９】
前記少なくとも２つの隣接するメモリ・セルが仮想接地配置で配置され、
前記仮想接地配置ではビット線が金属線であり、前記ビット線が、前記接触開口部内の接触部によって前記第２の自己整合型シリサイド領域に接続されることを特徴とする、請求項８に記載のメモリ・セル・アレイ。
【請求項１０】
前記メモリ・セル・アレイにおいて、少なくとも２つのメモリ・セルが、前記ビット線用の前記接触開口部に接続されることを特徴とする、請求項９に記載のメモリ・セル・アレイ。
【請求項１１】
前記少なくとも２つのメモリ・セルが、ソース・サイド注入によって選択的にプログラミングされ、前記少なくとも２つのメモリ・セルが、ファウラー・ノルドハイム・トンネリングまたはホット正孔注入によって消去されることを特徴とする、請求項８に記載のメモリ・セル・アレイ。
【請求項１２】
前記少なくとも２つのメモリ・セルが、ファウラー・ノルドハイム・トンネリングによって選択的にプログラミングされ、前記少なくとも２つのメモリ・セルが、ファウラー・ノルドハイム・トンネリングまたはホット正孔注入によって消去されることを特徴とする、請求項８に記載のメモリ・セル・アレイ。
【請求項１３】
前記ビット線が、傾斜しており、同じ制御ゲートを有する「水平方向に」隣接するセルではないメモリ・セルに接続されることを特徴とする、請求項１０、１１または１２に記載のコンパクト・メモリ・セル・アレイ。
【請求項１４】
第１の金属堆積処理レベルでは、金属１のビット線として前記ビット線が、能動線と平行な方向に走る複数の第１の線部分と複数の第２の線部分とを備え、前記各第１の線部分が前記接触部の１つの上に形成され、前記第２の線部分が前記接触部間に形成され、
第２の金属堆積処理レベルでは、金属２のビット線として前記ビット線が、前記能動線と平行な方向に走る複数の第１の線部分と複数の第２の線部分とを備え、前記各第１の線部分がビアとして働く前記接触部の１つの上に形成され、前記第２の線部分がビアとして働く前記接触部間に形成され、
前記ビット線が、同じ制御ゲートを有する「水平に」隣接するセルではないメモリ・セルへの接続のために階段状に走り、前記各第２の線部分が前記能動線に対して垂直方向に走るまたは前記能動線に対して傾斜方向に走ることを特徴とする、請求項１０、１１または１２に記載のコンパクト・メモリ・セル・アレイ。
【請求項１５】
少なくとも１つの請求項７に記載のメモリ・セルを備える半導体デバイス。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１ａ】
【図１１ｂ】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１ａ】
【図１１ｂ】
【公表番号】特表２００６−５０４２５９（Ｐ２００６−５０４２５９Ａ）
【公表日】平成１８年２月２日（２００６．２．２）
【国際特許分類】
【出願番号】特願２００４−５４６２２５（Ｐ２００４−５４６２２５）
【出願日】平成１５年８月１８日（２００３．８．１８）
【国際出願番号】ＰＣＴ／ＩＢ２００３／００３６７２
【国際公開番号】ＷＯ２００４／０３８７２８
【国際公開日】平成１６年５月６日（２００４．５．６）
【出願人】（５９００００２４８）コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ (12,071)
【氏名又は名称原語表記】Ｋｏｎｉｎｋｌｉｊｋｅ Ｐｈｉｌｉｐｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｎ．Ｖ．
【住所又は居所原語表記】Ｇｒｏｅｎｅｗｏｕｄｓｅｗｅｇ １，５６２１ ＢＡ Ｅｉｎｄｈｏｖｅｎ， Ｔｈｅ Ｎｅｔｈｅｒｌａｎｄｓ
【Ｆターム（参考）】
【公表日】平成１８年２月２日（２００６．２．２）
【国際特許分類】
【出願日】平成１５年８月１８日（２００３．８．１８）
【国際出願番号】ＰＣＴ／ＩＢ２００３／００３６７２
【国際公開番号】ＷＯ２００４／０３８７２８
【国際公開日】平成１６年５月６日（２００４．５．６）
【出願人】（５９００００２４８）コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ (12,071)
【氏名又は名称原語表記】Ｋｏｎｉｎｋｌｉｊｋｅ Ｐｈｉｌｉｐｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｎ．Ｖ．
【住所又は居所原語表記】Ｇｒｏｅｎｅｗｏｕｄｓｅｗｅｇ １，５６２１ ＢＡ Ｅｉｎｄｈｏｖｅｎ， Ｔｈｅ Ｎｅｔｈｅｒｌａｎｄｓ
【Ｆターム（参考）】
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