半導体装置の製造方法
【課題】 複数のコントロールゲート電極間のショートが抑制された半導体装置を提供する。
【解決手段】 半導体装置の製造方法は、アシストゲート電極3および窒化シリコン膜4を形成する工程と、アシストゲート電極3および窒化シリコン膜4の側壁上にアシストゲート電極3および窒化シリコン膜4よりも上方に突出するサイドウォール絶縁膜7を形成する工程と、サイドウォール絶縁膜7上にフローティングゲート電極8となるポリシリコン層を形成する工程と、半導体基板1の主表面に向かって厚みが徐々に増加するように窒化シリコン膜4より上方にサイドウォール絶縁膜7を残存させながらサイドウォール絶縁膜7をエッチングする工程と、窒化シリコン膜4よりも上方に位置する部分に残存したサイドウォール絶縁膜7を除去する工程と、フローティングゲート電極8上にONO膜9およびコントロールゲート電極10を形成する工程とを備える。
【解決手段】 半導体装置の製造方法は、アシストゲート電極3および窒化シリコン膜4を形成する工程と、アシストゲート電極3および窒化シリコン膜4の側壁上にアシストゲート電極3および窒化シリコン膜4よりも上方に突出するサイドウォール絶縁膜7を形成する工程と、サイドウォール絶縁膜7上にフローティングゲート電極8となるポリシリコン層を形成する工程と、半導体基板1の主表面に向かって厚みが徐々に増加するように窒化シリコン膜4より上方にサイドウォール絶縁膜7を残存させながらサイドウォール絶縁膜7をエッチングする工程と、窒化シリコン膜4よりも上方に位置する部分に残存したサイドウォール絶縁膜7を除去する工程と、フローティングゲート電極8上にONO膜9およびコントロールゲート電極10を形成する工程とを備える。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置の製造方法に関し、特に、相対的に高さの低い第1ゲート電極と相対的に高さの高い第2ゲート電極とを有する半導体装置の製造方法に関する。
【背景技術】
【0002】
フローティングゲート電極とコントロールゲート電極とを備えた不揮発性半導体記憶装置が従来から知られている。
【0003】
たとえば、特開平10−107163号公報(従来例1)においては、フローティングゲート電極とコントロールゲート電極とを有する半導体記憶装置の製造工程において、フローティングゲート電極にサイドエッチングを施す技術が開示されている。ここでは、フローティングゲート電極と基板上の第1絶縁膜との界面におけるフローティングゲート電極のパターン幅が、フローティングゲート電極とコントロールゲート電極上の第2絶縁膜との界面におけるフローティングゲート電極のパターン幅と比べて小さく形成されている。
【0004】
また、特開平10−289951号公報(従来例2)においては、フローティングゲート電極とコントロールゲート電極とを有する半導体記憶装置の製造工程において、テーパ形状を有するコンタクト孔を開口する技術が開示されている。ここでは、まず、半導体基板上に半導体素子が形成された後、全面に層間絶縁膜が形成される。次に、層間絶縁膜上に該層間絶縁膜に対してエッチング選択比の高い絶縁膜が形成され、該絶縁膜がエッチバックされる。これにより、該絶縁膜がコンタクト孔の形成予定領域の側壁に残存する。そして、残存された絶縁膜をエッチングストッパとして利用しながら、層間絶縁膜にテーパ形状を有するコンタクト孔が形成される。
【0005】
一方、比較的厚く形成された柱状のフローティングゲート電極を有する半導体装置についても従来から知られている。
【0006】
たとえば、特開2000−188346号公報(従来例3)においては、フローティングゲート電極となるポリシリコン層を300nm以上(3000Å以上)の厚みを有するように形成する半導体装置の製造方法が開示されている。
【0007】
また、フローティングゲート電極およびコントロールゲート電極に加えて、アシストゲート電極を備えた不揮発性半導体記憶装置が従来から知られている。該アシストゲート電極は、メモリセル間の干渉を防いだり、半導体基板上に反転層を生じさせてメモリセルトランジスタのソース/ドレインを形成したりすることができる。
【特許文献1】特開平10−107163号公報
【特許文献2】特開平10−289951号公報
【特許文献3】特開2000−188346号公報
【発明の開示】
【発明が解決しようとする課題】
【0008】
しかしながら、上記のような半導体装置においては、以下のような問題があった。
【0009】
アシストゲート電極(第1ゲート電極)は、フローティングゲート電極(第2ゲート電極)の両側に形成される。ここで、アシストゲート電極とフローティングゲート電極との間に絶縁膜が形成される。これにより、アシストゲート電極とフローティングゲート電極との間の絶縁性が保たれ、フローティングゲート電極が電荷を保持することができる。
【0010】
上記絶縁膜の不要な部分(たとえばアシストゲート電極およびその上に形成された窒化シリコン膜よりも上方に突出したフローティングゲート電極の側壁上に形成された部分)を除去する際に、該絶縁膜にウエットエッチングが施される場合がある。このとき、エッチング溶液が染み込むことにより、上記窒化シリコン膜とフローティングゲート電極との間の絶縁膜上に凹部が形成される場合がある。その後に形成されるコントロールゲート電極に相当する導電膜が上記凹部上に入り込むことにより、該導電膜をパターニングしてコントロールゲート電極を形成するためのエッチングが行ないにくくなる。この結果、複数のコントロールゲート間にショートが生じることが懸念される。
【0011】
本発明は、上記のような問題に鑑みてなされたものであり、本発明の目的は、アシストゲート電極とフローティングゲート電極との間の絶縁膜上に凹部が形成されるのを抑制し、コントロールゲート電極形成のためのエッチングを容易にし、複数のコントロールゲート電極間のショートが抑制された半導体装置を提供することにある。
【課題を解決するための手段】
【0012】
本発明に係る半導体装置の製造方法は、半導体基板の主表面上にゲート絶縁膜を介して第1導電膜と該第1導電膜上に第1絶縁膜とを形成する工程と、第1導電膜および第1絶縁膜をパターニングする工程と、第1導電膜および第1絶縁膜の側壁上に第1導電膜および第1絶縁膜よりも上方に突出するサイドウォール絶縁膜を形成する工程と、サイドウォール絶縁膜上に第2導電膜を形成する工程と、半導体基板の主表面に向かって厚みが徐々に増加するように第1絶縁膜より上方にサイドウォール絶縁膜を残存させながらサイドウォール絶縁膜をエッチングする工程と、第1絶縁膜よりも上方に位置する部分に残存したサイドウォール絶縁膜を除去する工程と、第2導電膜上に第2絶縁膜を形成する工程と、第2絶縁膜上に第3導電膜を形成する工程と、第3導電膜をパターニングする工程とを備える。
【発明の効果】
【0013】
本発明によれば、不揮発性半導体メモリにおいて、複数のコントロールゲート電極間のショートを抑制することができる。
【発明を実施するための最良の形態】
【0014】
以下に、本発明に基づく半導体装置の製造方法の実施の形態について、図1から図24を用いて説明する。
【0015】
(実施の形態1)
図8は、実施の形態1に係る半導体装置を示した断面図である。本実施の形態に係る半導体装置は、AG(Assist Gate)−AND型のフラッシュメモリ(不揮発性半導体記憶装置)であって、図8に示すように、半導体基板1と、半導体基板1の主表面上にゲート絶縁膜2を介して形成され、半導体基板1に反転層を形成するアシストゲート電極3(第1導電膜)と、アシストゲート電極上に窒化シリコン膜4(第1絶縁膜)と、半導体基板1の主表面上においてアシストゲート電極3と隣り合う位置に形成され、半導体基板1およびアシストゲート電極3と電気的に絶縁されたフローティングゲート電極8(第2導電膜)と、アシストゲート電極3とフローティングゲート電極8との間に形成されたサイドウォール絶縁膜7と、フローティングゲート電極8上にONO(Oxide−Nitride−Oxide)膜9(第2絶縁膜)を介して形成され、アシストゲート電極3が延在する方向(図8における紙面と垂直な方向)と直交する方向に延在するコントロールゲート電極10(第3導電膜)と、アシストゲート電極3、アシストゲート電極3下に形成される反転層およびコントロールゲート電極10にそれぞれ電位を与える給電回路(図示せず)とを備える。ここで、フローティングゲート電極8は、電荷を保持するための孤立パターンである。なお、図8においては1つのアシストゲート電極3とその両側に形成されたフローティングゲート電極8のみを示しているが、アシストゲート電極3およびフローティングゲート電極8は、半導体基板1上で図8における左右方向に交互に周期的に並んで形成されている。また、コントロールゲート電極10は、図8における紙面に垂直な方向に並んで複数本形成される。
【0016】
上述した半導体装置の製造プロセスについて、以下に説明する。図1〜図7は、図8に示す半導体装置の製造工程における各工程を示した断面図である。本実施の形態に係る半導体装置の製造方法は、図1〜図8に示すように、半導体基板1の主表面上にゲート絶縁膜2を介してポリシリコン層3Aと該ポリシリコン層3A上に窒化シリコン層4Aとを形成する工程(図1)と、ポリシリコン層3Aおよび窒化シリコン層4Aをパターニングしてアシストゲート電極3(第1導電膜)および窒化シリコン膜4(第1絶縁膜)を形成する工程(図2)と、アシストゲート電極3および窒化シリコン膜4の側壁上にアシストゲート電極3および窒化シリコン膜4よりも上方に突出するサイドウォール絶縁膜7を形成する工程(図3)と、サイドウォール絶縁膜7上にフローティングゲート電極8(第2導電膜)となるポリシリコン層8Aを形成する工程(図4,図5)と、半導体基板1の主表面に向かって厚みが徐々に増加するように窒化シリコン膜4より上方にサイドウォール絶縁膜7を残存させながらサイドウォール絶縁膜7をエッチングする工程(図6)と、窒化シリコン膜4よりも上方に位置する部分に残存したサイドウォール絶縁膜7を除去する工程(図7)と、フローティングゲート電極8上にONO膜9(第2絶縁膜)を形成する工程と、ONO膜9上にポリシリコン層(第3導電膜)を形成する工程と、このポリシリコン層をパターニングすることによりコントロールゲート電極10を形成する工程(図8)とを備える。
【0017】
図1を参照して、半導体基板1上にゲート絶縁膜2、ポリシリコン層3A、窒化シリコン層4A、TEOS(Tetra Ethyl Ortho Silicate)酸化膜層5Aが積層される。TEOS酸化膜層5A上にはレジストパターン6が形成される。ゲート絶縁膜2の厚みは、たとえば9nm程度である。ポリシリコン層3Aの厚みは、たとえば50nm程度である。窒化シリコン層4Aの厚みは、たとえば70nm程度である。TEOS酸化膜層5Aの厚みは、たとえば250nm程度である。
【0018】
図2を参照して、レジストパターン6をマスクとしてポリシリコン層3A、窒化シリコン層4A、TEOS酸化膜層5Aがパターニングされ、アシストゲート電極3、窒化シリコン膜4、TEOS酸化膜5が形成される。ここで、アシストゲート電極3のゲート長は、たとえば65nm以上75nm以下程度である。
【0019】
図3を参照して、アシストゲート電極3から窒化シリコン膜4およびTEOS酸化膜5の側壁上にサイドウォール絶縁膜7が形成される。サイドウォール絶縁膜7は、たとえば、半導体基板1の主表面上からTEOS酸化膜5上に酸化膜を堆積させた後、該酸化膜をエッチバックすることにより形成される。該エッチバック後における半導体基板1の主表面からTEOS酸化膜5の頂点までの高さは、たとえば290nm程度である。
【0020】
図4を参照して、半導体基板1上のゲート絶縁膜2上からTEOS酸化膜5上までを覆うようにポリシリコン層8Aが形成される。図4に示す工程において、ポリシリコン層8Aは、たとえば150nm以下程度の厚みで堆積される。さらに、図5を参照して、ポリシリコン層8Aがエッチバックされ、サイドウォール絶縁膜7に囲まれた領域内にポリシリコン層8Aが残存する。
【0021】
図6を参照して、TEOS酸化膜5とサイドウォール絶縁膜7のうち窒化シリコン膜4上に突出した部分に、ドライエッチング処理としてのテーパエッチングが施される。これにより、窒化シリコン膜4より上方において、半導体基板1の主表面に向かって厚みが徐々に増加するようにサイドウォール絶縁膜7が残存する。また、ポリシリコン層8Aからフローティングゲート電極8の断面形状が形成される。次に、フローティングゲート電極8の側壁上に残存したサイドウォール絶縁膜7に対して、ウエットエッチング処理が施される。これにより、図7に示すように、窒化シリコン膜4よりも上方に位置する部分に残存したサイドウォール絶縁膜7が除去される。
【0022】
上記テーパエッチングは、たとえば、反応性イオンエッチング(RIE:Reactive Ion Etching)法を用い、ガス、温度、圧力などの条件を最適化することにより行なわれる。また、上記ウエットエッチングは、たとえば濃度が1パーセント程度のフッ酸溶液などを用いて行なわれる。
【0023】
上記ドライエッチングとウエットエッチングとを併用するプロセスは、従来から行なわれてきた。ここでは、まず、窒化シリコン膜4よりも上方に位置するTEOS酸化膜5およびサイドウォール絶縁膜7にドライエッチングを施し、その後、窒化シリコン膜4よりも上方のフローティングゲート電極8の側壁上に若干量残存したサイドウォール絶縁膜7をウエットエッチングにより除去する工程が実施される。しかしながら、サイドウォール絶縁膜7の不要な部分をウエットエッチングにより除去する際に、エッチング溶液が染み込むことにより、窒化シリコン膜4の表面よりも下方に位置するサイドウォール絶縁膜7の一部分も除去される。これにより、アシストゲート電極3上の窒化シリコン膜4とフローティングゲート電極8との間に凹部(落ち込み)が形成され、その後、該凹部内にONO膜9およびポリシリコン膜(第3導電膜)が形成されることになる。この結果、ポリシリコン膜をパターニングしてコントロールゲート電極10を形成する際のエッチングが行ないにくくなり、コントロールゲート電極10間のショートが発生しやすくなることが懸念される。
【0024】
これに対し、本実施の形態に係る半導体装置においては、ドライエッチングを行なう際に、窒化シリコン膜4より上方においてサイドウォール絶縁膜7が残存するようにテーパエッチングを用いるので、その後のウエットエッチングにおいて、フローティングゲート電極8の側壁上部に残存したサイドウォール絶縁膜7を除去しながら、窒化シリコン膜4およびフローティングゲート電極8間のサイドウォール絶縁膜7の落ち込みを抑制することができる。なお、ウエットエッチングによるサイドウォール絶縁膜7のエッチングレートは、適宜制御することが可能である。
【0025】
本実施の形態に係るプロセスにおいても、サイドウォール絶縁膜7の上記落ち込みが全く形成されないわけではない。しかしながら、その落ち込み量が抑制されて小さくなる結果、該落ち込みの大部分はその後に形成されるONO膜9によって満たされ、結果として、第3導電膜が落ち込み内に入り込むのが抑制され、コントロールゲート電極10形成時のエッチングが行ないやすくなり、複数のコントロールゲート電極10間のショートが抑制される。
【0026】
図8を参照して、窒化シリコン膜4上からフローティングゲート電極8を覆うようにONO膜9が形成される。ONO膜9における酸化膜−窒化膜−酸化膜の厚みは、たとえば、それぞれ5nm,8nm,5nm程度である。そして、ONO膜9上にポリシリコン膜(第3導電膜)が堆積され、このポリシリコン膜がパターニングされることによってコントロールゲート電極10が形成される。その後に、フローティングゲート電極8がパターニングされ、フローティングゲート電極8は孤立パターンとなる。以上の工程の実施により、図8に示すメモリセル構造が得られる。
【0027】
次に、上記フラッシュメモリの書込み、読み出しおよび消去の動作について説明する。
【0028】
データ書込み時には、所定のアシストゲート電極3に電圧が印加される。これにより所定のメモリセル(選択メモリセル)が選択される。該データ書込みは、ソースサイドホットエレクトロン注入方式により行なわれる。これにより、高速に、かつ、低電流で効率的なデータ書込みが実現される。個々のメモリセルには、多値のデータを記憶することが可能である。この多値記憶は、コントロールゲート電極10に接続されるワード線に印加される書込み電圧を一定にしながら、個々のメモリセルごとに書込み時間を変化させ、それぞれ異なる閾値レベルを有するメモリセルを形成することで実現される。たとえば、“00”/“01”/“10”/“11”などのような4つ以上の値が記憶可能である。したがって、1つのメモリセルで2つ以上のメモリセル分の働きを実現することができる。この結果、フラッシュメモリの小型化が実現される。
【0029】
データ書込み動作においては、選択メモリセルが接続されるワード線に、たとえば15V程度の電圧が印加され、それ以外のワード線に、たとえば−2V程度の電圧が印加される。また、選択メモリセルにおけるソース形成用のアシストゲート電極3に、たとえば5V程度の電圧が印加され、ドレイン形成用のアシストゲート電極3(典型的にはソース形成用のアシストゲート電極3に隣接するアシストゲート電極3)に、たとえば8V程度の電圧が印加される。これにより、これらのアシストゲート電極3に対向する半導体基板1の主表面上にソース/ドレインとなる反転層(図示せず)が形成される。一方で、上記以外のアシストゲート電極3には、たとえば−2V程度の電圧が印加されており、これらのアシストゲート電極3に対向する半導体基板1の主表面上には反転層が形成されていない。これにより、選択メモリセルと非選択メモリセルとの間のアイソレーションが行なわれる。さらに、選択メモリセルにおけるドレインとなる反転層に接続されるビット線に、たとえば4.5V程度の電圧が印加される。ここで、選択メモリセルにおけるソースとなる反転層に接続されたビット線に、たとえば0V程度の電圧が印加される一方で、非選択メモリセルにおけるソースとなる反転層に接続されるビット線に、たとえば2V程度の電圧が印加される。これにより、選択メモリセルにおいてはドレインからソースに向かって書込み用の電流が流れ、ソース側の反転層に蓄積された電荷がゲート絶縁膜2を介してフローティングゲート電極8に注入される。一方で、非選択メモリセルにおいては、ドレインからソースに向かう電流は流れず、フローティングゲート電極8への電荷の注入は行なわれない。以上の動作により、所定のメモリセルに選択的にデータの書込みが行なわれる。
【0030】
データ読み出し動作においては、上記書込み動作と逆の動作が行なわれる。ここでは、選択メモリセルが接続されるワード線に、たとえば2〜5V程度の電圧が印加され、それ以外のワード線に、たとえば−2V程度の電圧が印加される。また、選択メモリセルにおけるソース/ドレイン形成用のアシストゲート電極3に、たとえば4V程度の電圧が印加される。これにより、選択メモリセルにおけるソース/ドレインが形成される。一方、非選択メモリセルにおけるソース/ドレイン形成用のアシストゲート電極3に、たとえば−2V程度の電圧が印加される。これにより、非選択メモリセルにおいては、ソース/ドレインとなる反転層が形成されない。この結果、選択メモリセルと非選択メモリセルとのアイソレーションが実現される。ここで、選択メモリセルにおいてドレインとなる反転層が接続されるビット線に、たとえば1V程度の電圧が印加される。一方、他のビット線に、たとえば0V程度の電圧が印加される。さらに、選択メモリセルにおいてソースとなる反転層に接続されるビット線に、たとえば0V程度の電圧が印加される。ここで、フローティングゲート電極8の蓄積電荷の状態によって選択メモリセルの閾値電圧が変化する。したがって、選択メモリセルのソース−ドレイン間に流れる電流の状況から該メモリセルのデータを判別することができる。以上の動作により、多値記憶のメモリセルに対して読み出し動作を行なうことができる。
【0031】
データ消去動作においては、選択対象のワード線に負電圧(たとえば−16V程度)が印加される一方で、半導体基板1に正の電圧が印加される。なお、アシストゲート電極3には0V程度の電圧が印加され、反転層は形成されない。これにより、フローティングゲート電極8から半導体基板1に電荷が放出される。該放出は、F−N(Fowlor Nordheim)トンネル放出により行なわれる。以上の動作により、複数のメモリセルのデータが一括で消去される。
【0032】
(実施の形態2)
図16は、実施の形態2に係る半導体装置を示した断面図である。本実施の形態に係る半導体装置は、実施の形態1に係る半導体装置の変形例であって、図16に示すように、アシストゲート電極3上に形成される窒化シリコン膜4の幅がアシストゲート電極3よりも広いことを特徴とする。なお、図16においては1つのアシストゲート電極3とその両側に形成されたフローティングゲート電極8のみを示しているが、アシストゲート電極3およびフローティングゲート電極8は、半導体基板1上で図16における左右方向に交互に周期的に並んで形成されている。また、コントロールゲート電極10は、図16における紙面に垂直な方向に並んで複数本形成される。
【0033】
上述した半導体装置の製造プロセスについて、以下に説明する。図9〜図15は、図16に示す半導体装置の製造工程における各工程を示した断面図である。本実施の形態に係る半導体装置の製造方法は、図9〜図16に示すように、半導体基板1の主表面上にゲート絶縁膜2を介してポリシリコン層3Aと該ポリシリコン層3A上に窒化シリコン層4Aとを形成する工程(図9)と、ポリシリコン層3Aおよび窒化シリコン層4Aをパターニングしてアシストゲート電極3(第1導電膜)および窒化シリコン膜4(第1絶縁膜)を形成する工程と、アシストゲート電極3にサイドエッチングを施すことでアシストゲート電極3よりも窒化シリコン膜4の幅を広くする工程(図10)と、アシストゲート電極3および窒化シリコン膜4の側壁上にアシストゲート電極3および窒化シリコン膜4よりも上方に突出するサイドウォール絶縁膜7を形成する工程(図11)と、サイドウォール絶縁膜7上にフローティングゲート電極8(第2導電膜)となるポリシリコン層8Aを形成する工程(図12,図13)と、窒化シリコン膜4よりも上方に位置するサイドウォール絶縁膜7を除去する工程(図14,図15)と、フローティングゲート電極8上にONO膜9(第2絶縁膜)を形成する工程と、ONO膜9上にポリシリコン層(第3導電膜)を形成する工程と、このポリシリコン層をパターニングすることによりコントロールゲート電極10を形成する工程(図16)とを備える。なお、アシストゲート電極3の形成と、該アシストゲート電極3のサイドエッチングとは、典型的には後述するように同時に行なわれる。
【0034】
図9を参照して、半導体基板1上にゲート絶縁膜2、ポリシリコン層3A、窒化シリコン層4A、TEOS酸化膜層5Aが積層される。TEOS酸化膜層5A上にはレジストパターン6が形成される。
【0035】
図10を参照して、レジストパターン6をマスクとしてポリシリコン層3A、窒化シリコン層4A、TEOS酸化膜層5Aがパターニングされ、アシストゲート電極3、窒化シリコン膜4、TEOS酸化膜5が形成される。ここで、ポリシリコン層3Aのパターニングは、たとえばプラズマエッチングなどにより行なわれ、これにより、アシストゲート電極3にサイドエッチングが施され、該電極3のパターン幅は、レジストパターン6のマスク幅よりも小さくなる。サイドエッチングが施されたアシストゲート電極3のゲート長は、たとえば65nm以上75nm以下程度になる。
【0036】
図11を参照して、アシストゲート電極3から窒化シリコン膜4およびTEOS酸化膜5の側壁上にサイドウォール絶縁膜7が形成される。サイドウォール絶縁膜7は、たとえば、半導体基板1の主表面上からTEOS酸化膜5上に酸化膜を堆積させた後、該酸化膜をエッチバックすることにより形成される。
【0037】
図12を参照して、半導体基板1上のゲート絶縁膜2上からTEOS酸化膜5上までを覆うようにポリシリコン層8Aが形成される。さらに、図13を参照して、ポリシリコン層8Aがエッチバックされ、サイドウォール絶縁膜7に囲まれた領域内にポリシリコン層8Aが残存する。
【0038】
図14を参照して、TEOS酸化膜5とサイドウォール絶縁膜7のうち窒化シリコン膜4上に突出した部分とにドライエッチング処理が施される。ここで、ポリシリコン層8Aからフローティングゲート電極8の断面形状が形成される。次に、フローティングゲート電極8の側壁上に残存したサイドウォール絶縁膜7に対して、ウエットエッチング処理が施される。これにより、窒化シリコン膜4よりも上方に位置する部分に残存したサイドウォール絶縁膜7が除去される。
【0039】
図15を参照して、ウエットエッチング処理が施された結果、エッチング溶液が染み込むことにより、窒化シリコン膜4の表面よりも下方に位置するサイドウォール絶縁膜7の一部分も除去される。しかしながら、本実施の形態においては、アシストゲート電極3のパターン幅よりも窒化シリコン膜4のパターン幅の方が大きいため、アシストゲート電極3上において、アシストゲート電極3およびフローティングゲート電極8間の絶縁性を保つためのサイドウォール絶縁膜7の厚みを確保しながら、窒化シリコン膜4上に位置するサイドウォール絶縁膜7の厚みを相対的に小さくすることができる。したがって、上記ウエットエッチング処理により形成される窒化シリコン膜4とフローティングゲート電極8との間のサイドウォール絶縁膜7の落ち込み内に第3導電膜が入り込むのが抑制され、コントロールゲート電極10形成時のエッチングが行ないやすくなり、複数のコントロールゲート電極10間のショートが抑制される。
【0040】
図16を参照して、窒化シリコン膜4上からフローティングゲート電極8を覆うようにONO膜9が形成される。そして、ONO膜9上にポリシリコン膜(第3導電膜)が堆積され、このポリシリコン膜がパターニングされることによってコントロールゲート電極10が形成される。その後に、フローティングゲート電極8がパターニングされ、フローティングゲート電極8は孤立パターンとなる。以上の工程の実施により、図16に示すメモリセル構造が得られる。
【0041】
図19は、本実施の形態に係る半導体装置の変形例を示した断面図である。図17,図18は、本変形例に係る途中工程を示す断面図である。図19に示す半導体装置は、図13に示す状態から、半導体基板1の主表面に向かって厚みが徐々に増加するように窒化シリコン膜4より上方にサイドウォール絶縁膜7を残存させながらサイドウォール絶縁膜7をエッチングする工程(図17)と、窒化シリコン膜4よりも上方に位置する部分に残存したサイドウォール絶縁膜7を除去する工程(図18)と、フローティングゲート電極8上にONO膜9(第2絶縁膜)を形成する工程と、ONO膜9上にポリシリコン層(第3導電膜)を形成する工程と、このポリシリコン層をパターニングすることによりコントロールゲート電極10を形成する工程(図19)とを実施することによって得られる。このように、サイドエッチングとテーパエッチングとを組み合わせて用いることにより、上記落ち込みを抑制する効果をさらに高めることができる。
【0042】
本実施の形態に係る半導体装置の動作については、上述した実施の形態1に係る半導体装置の動作と同様である。その他、本実施の形態において、上述した実施の形態1と同様の事項については、詳細な説明は繰り返されない。
【0043】
(実施の形態3)
図24は、実施の形態3に係る半導体装置を示した断面図である。本実施の形態に係る半導体装置は、実施の形態1に係る半導体装置の変形例であって、図24に示すように、アシストゲート電極3とフローティングゲート電極8との間の絶縁膜を熱酸化膜3Bによってのみ構成することを特徴とする。なお、コントロールゲート電極10は、図24における紙面に垂直な方向に並んで複数本形成される。
【0044】
上述した半導体装置の製造プロセスについて、以下に説明する。図20〜図23は、図24に示す半導体装置の製造工程における各工程を示した断面図である。なお、本実施の形態においても、図1,図2に示す工程については実施の形態1と同様に実施される。本実施の形態に係る半導体装置の製造方法は、図1,図2,図20〜図24に示すように、半導体基板1の主表面上にゲート絶縁膜2を介してポリシリコン層3Aと該ポリシリコン層3A上に窒化シリコン層4Aとを形成する工程(図1)と、ポリシリコン層3Aおよび窒化シリコン層4Aをパターニングしてアシストゲート電極3(第1導電膜)および窒化シリコン膜4(第1絶縁膜)を形成する工程(図2)と、アシストゲート電極3の側壁上に熱酸化膜3Bを形成する工程(図20)と、アシストゲート電極3の側壁上に露出した熱酸化膜3Bに接するようにフローティングゲート電極8(第2導電膜)となるポリシリコン層8Aを形成する工程(図21〜図23)と、フローティングゲート電極8上にONO膜9(第2絶縁膜)を形成する工程と、ONO膜9上にポリシリコン層(第3導電膜)を形成する工程と、このポリシリコン層をパターニングすることによりコントロールゲート電極10を形成する工程(図24)とを備える。
【0045】
図20を参照して、図2の状態から、アシストゲート電極3上に熱酸化膜が形成される。熱酸化膜3Bは、たとえば、ISSG(In Situ Steam Generation)を用いて形成され、その厚みはたとえば10nm程度である。ここで、図20においては図示されないが、窒化シリコン膜4上にもたとえば5nm程度の厚みで熱酸化膜が形成される。また、熱酸化膜3Bについては、上述した実施の形態1,2において説明されていないが、実施の形態1,2においても、アシストゲート電極3の側壁上に熱酸化膜3Bが形成された後に、該熱酸化膜3B上にサイドウォール絶縁膜7が形成される。
【0046】
図21を参照して、半導体基板1上のゲート絶縁膜2上からTEOS酸化膜5上までを覆うようにポリシリコン層8Aが形成される。さらに、図22を参照して、ポリシリコン層8Aがエッチバックされ、TEOS酸化膜5に囲まれた領域内にポリシリコン層8Aが残存する。
【0047】
図23を参照して、TEOS酸化膜5にドライエッチング処理が施される。ここで、ポリシリコン層8Aからフローティングゲート電極8の断面形状が形成される。次に、フローティングゲート電極8の側壁上に残存したTEOS酸化膜5に対して、ウエットエッチング処理が施される。これにより、窒化シリコン膜4よりも上方に位置する部分に残存したTEOS酸化膜5が除去される。
【0048】
本実施の形態においては、窒化シリコン膜4の側壁上に形成される熱酸化膜は薄く(たとえば5nm程度)、ウエットエッチングにより形成される窒化シリコン膜4とフローティングゲート電極8との間の落ち込みは小さい。したがって、該落ち込みはONO膜9によって満たされ、コントロールゲート電極10となるポリシリコン層が入り込むことはない。したがって、コントロールゲート電極10形成時のエッチングが行ないやすくなり、複数のコントロールゲート電極10間のショートが抑制される。
【0049】
図24を参照して、窒化シリコン膜4上からフローティングゲート電極8を覆うようにONO膜9が形成される。そして、ONO膜9上にポリシリコン膜(第3導電膜)が堆積され、このポリシリコン膜がパターニングされることによってコントロールゲート電極10が形成される。その後に、フローティングゲート電極8がパターニングされ、フローティングゲート電極8は孤立パターンとなる。以上の工程の実施により、図24に示すメモリセル構造が得られる。
【0050】
本実施の形態に係る半導体装置の動作については、上述した実施の形態1に係る半導体装置の動作と同様である。その他、本実施の形態において、上述した実施の形態1,2と同様の事項については、詳細な説明は繰り返されない。
【0051】
以上、本発明の実施の形態について説明したが、上述した各実施の形態の特徴部分を適宜組み合わせることは、当初から予定されている。また、今回開示された実施の形態は全ての点で例示であって制限的なものではないと考えられるべきである。たとえば、上述した実施の形態1〜3においては、メモリセルにおけるソース/ドレインは反転層により形成されているが、このソース/ドレインの少なくとも一方を拡散層により形成する構造としてもよい。また、以上の説明では、主として本願発明者によってなされた発明を、その背景となった典型的な利用分野であるAND型フラッシュメモリ単体に適用した場合について説明したが、本願発明の範囲はそれに限定されるものではない。本発明の範囲は特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内での全ての変更が含まれることが意図される。
【図面の簡単な説明】
【0052】
【図1】本発明の実施の形態1,3に係る半導体装置の製造方法における第1工程を示した断面図である。
【図2】本発明の実施の形態1,3に係る半導体装置の製造方法における第2工程を示した断面図である。
【図3】本発明の実施の形態1に係る半導体装置の製造方法における第3工程を示した断面図である。
【図4】本発明の実施の形態1に係る半導体装置の製造方法における第4工程を示した断面図である。
【図5】本発明の実施の形態1に係る半導体装置の製造方法における第5工程を示した断面図である。
【図6】本発明の実施の形態1に係る半導体装置の製造方法における第6工程を示した断面図である。
【図7】本発明の実施の形態1に係る半導体装置の製造方法における第7工程を示した断面図である。
【図8】本発明の実施の形態1に係る半導体装置を示した断面図である。
【図9】本発明の実施の形態2に係る半導体装置の製造方法における第1工程を示した断面図である。
【図10】本発明の実施の形態2に係る半導体装置の製造方法における第2工程を示した断面図である。
【図11】本発明の実施の形態2に係る半導体装置の製造方法における第3工程を示した断面図である。
【図12】本発明の実施の形態2に係る半導体装置の製造方法における第4工程を示した断面図である。
【図13】本発明の実施の形態2に係る半導体装置の製造方法における第5工程を示した断面図である。
【図14】本発明の実施の形態2に係る半導体装置の製造方法における第6工程を示した断面図である。
【図15】本発明の実施の形態2に係る半導体装置の製造方法における第7工程を示した断面図である。
【図16】本発明の実施の形態2に係る半導体装置を示した断面図である。
【図17】本発明の実施の形態2に係る半導体装置の変形例の製造方法における、図13に続く第6工程を示した断面図である。
【図18】本発明の実施の形態2に係る半導体装置の変形例の製造方法における第7工程を示した断面図である。
【図19】本発明の実施の形態2に係る半導体装置の変形例を示した断面図である。
【図20】本発明の実施の形態3に係る半導体装置の製造方法における、図2に続く第3工程を示した断面図である。
【図21】本発明の実施の形態3に係る半導体装置の製造方法における第4工程を示した断面図である。
【図22】本発明の実施の形態3に係る半導体装置の製造方法における第5工程を示した断面図である。
【図23】本発明の実施の形態3に係る半導体装置の製造方法における第6工程を示した断面図である。
【図24】本発明の実施の形態3に係る半導体装置を示した断面図である。
【符号の説明】
【0053】
1 半導体基板、2 ゲート絶縁膜、3 アシストゲート電極、3A,8A ポリシリコン層、3B 熱酸化膜、4 窒化シリコン膜、4A 窒化シリコン層、5 TEOS酸膜、5A TEOS酸化膜層、6 レジストパターン、7 サイドウォール絶縁膜、8 フローティングゲート電極、9 ONO膜、10 コントロールゲート電極。
【技術分野】
【0001】
本発明は、半導体装置の製造方法に関し、特に、相対的に高さの低い第1ゲート電極と相対的に高さの高い第2ゲート電極とを有する半導体装置の製造方法に関する。
【背景技術】
【0002】
フローティングゲート電極とコントロールゲート電極とを備えた不揮発性半導体記憶装置が従来から知られている。
【0003】
たとえば、特開平10−107163号公報(従来例1)においては、フローティングゲート電極とコントロールゲート電極とを有する半導体記憶装置の製造工程において、フローティングゲート電極にサイドエッチングを施す技術が開示されている。ここでは、フローティングゲート電極と基板上の第1絶縁膜との界面におけるフローティングゲート電極のパターン幅が、フローティングゲート電極とコントロールゲート電極上の第2絶縁膜との界面におけるフローティングゲート電極のパターン幅と比べて小さく形成されている。
【0004】
また、特開平10−289951号公報(従来例2)においては、フローティングゲート電極とコントロールゲート電極とを有する半導体記憶装置の製造工程において、テーパ形状を有するコンタクト孔を開口する技術が開示されている。ここでは、まず、半導体基板上に半導体素子が形成された後、全面に層間絶縁膜が形成される。次に、層間絶縁膜上に該層間絶縁膜に対してエッチング選択比の高い絶縁膜が形成され、該絶縁膜がエッチバックされる。これにより、該絶縁膜がコンタクト孔の形成予定領域の側壁に残存する。そして、残存された絶縁膜をエッチングストッパとして利用しながら、層間絶縁膜にテーパ形状を有するコンタクト孔が形成される。
【0005】
一方、比較的厚く形成された柱状のフローティングゲート電極を有する半導体装置についても従来から知られている。
【0006】
たとえば、特開2000−188346号公報(従来例3)においては、フローティングゲート電極となるポリシリコン層を300nm以上(3000Å以上)の厚みを有するように形成する半導体装置の製造方法が開示されている。
【0007】
また、フローティングゲート電極およびコントロールゲート電極に加えて、アシストゲート電極を備えた不揮発性半導体記憶装置が従来から知られている。該アシストゲート電極は、メモリセル間の干渉を防いだり、半導体基板上に反転層を生じさせてメモリセルトランジスタのソース/ドレインを形成したりすることができる。
【特許文献1】特開平10−107163号公報
【特許文献2】特開平10−289951号公報
【特許文献3】特開2000−188346号公報
【発明の開示】
【発明が解決しようとする課題】
【0008】
しかしながら、上記のような半導体装置においては、以下のような問題があった。
【0009】
アシストゲート電極(第1ゲート電極)は、フローティングゲート電極(第2ゲート電極)の両側に形成される。ここで、アシストゲート電極とフローティングゲート電極との間に絶縁膜が形成される。これにより、アシストゲート電極とフローティングゲート電極との間の絶縁性が保たれ、フローティングゲート電極が電荷を保持することができる。
【0010】
上記絶縁膜の不要な部分(たとえばアシストゲート電極およびその上に形成された窒化シリコン膜よりも上方に突出したフローティングゲート電極の側壁上に形成された部分)を除去する際に、該絶縁膜にウエットエッチングが施される場合がある。このとき、エッチング溶液が染み込むことにより、上記窒化シリコン膜とフローティングゲート電極との間の絶縁膜上に凹部が形成される場合がある。その後に形成されるコントロールゲート電極に相当する導電膜が上記凹部上に入り込むことにより、該導電膜をパターニングしてコントロールゲート電極を形成するためのエッチングが行ないにくくなる。この結果、複数のコントロールゲート間にショートが生じることが懸念される。
【0011】
本発明は、上記のような問題に鑑みてなされたものであり、本発明の目的は、アシストゲート電極とフローティングゲート電極との間の絶縁膜上に凹部が形成されるのを抑制し、コントロールゲート電極形成のためのエッチングを容易にし、複数のコントロールゲート電極間のショートが抑制された半導体装置を提供することにある。
【課題を解決するための手段】
【0012】
本発明に係る半導体装置の製造方法は、半導体基板の主表面上にゲート絶縁膜を介して第1導電膜と該第1導電膜上に第1絶縁膜とを形成する工程と、第1導電膜および第1絶縁膜をパターニングする工程と、第1導電膜および第1絶縁膜の側壁上に第1導電膜および第1絶縁膜よりも上方に突出するサイドウォール絶縁膜を形成する工程と、サイドウォール絶縁膜上に第2導電膜を形成する工程と、半導体基板の主表面に向かって厚みが徐々に増加するように第1絶縁膜より上方にサイドウォール絶縁膜を残存させながらサイドウォール絶縁膜をエッチングする工程と、第1絶縁膜よりも上方に位置する部分に残存したサイドウォール絶縁膜を除去する工程と、第2導電膜上に第2絶縁膜を形成する工程と、第2絶縁膜上に第3導電膜を形成する工程と、第3導電膜をパターニングする工程とを備える。
【発明の効果】
【0013】
本発明によれば、不揮発性半導体メモリにおいて、複数のコントロールゲート電極間のショートを抑制することができる。
【発明を実施するための最良の形態】
【0014】
以下に、本発明に基づく半導体装置の製造方法の実施の形態について、図1から図24を用いて説明する。
【0015】
(実施の形態1)
図8は、実施の形態1に係る半導体装置を示した断面図である。本実施の形態に係る半導体装置は、AG(Assist Gate)−AND型のフラッシュメモリ(不揮発性半導体記憶装置)であって、図8に示すように、半導体基板1と、半導体基板1の主表面上にゲート絶縁膜2を介して形成され、半導体基板1に反転層を形成するアシストゲート電極3(第1導電膜)と、アシストゲート電極上に窒化シリコン膜4(第1絶縁膜)と、半導体基板1の主表面上においてアシストゲート電極3と隣り合う位置に形成され、半導体基板1およびアシストゲート電極3と電気的に絶縁されたフローティングゲート電極8(第2導電膜)と、アシストゲート電極3とフローティングゲート電極8との間に形成されたサイドウォール絶縁膜7と、フローティングゲート電極8上にONO(Oxide−Nitride−Oxide)膜9(第2絶縁膜)を介して形成され、アシストゲート電極3が延在する方向(図8における紙面と垂直な方向)と直交する方向に延在するコントロールゲート電極10(第3導電膜)と、アシストゲート電極3、アシストゲート電極3下に形成される反転層およびコントロールゲート電極10にそれぞれ電位を与える給電回路(図示せず)とを備える。ここで、フローティングゲート電極8は、電荷を保持するための孤立パターンである。なお、図8においては1つのアシストゲート電極3とその両側に形成されたフローティングゲート電極8のみを示しているが、アシストゲート電極3およびフローティングゲート電極8は、半導体基板1上で図8における左右方向に交互に周期的に並んで形成されている。また、コントロールゲート電極10は、図8における紙面に垂直な方向に並んで複数本形成される。
【0016】
上述した半導体装置の製造プロセスについて、以下に説明する。図1〜図7は、図8に示す半導体装置の製造工程における各工程を示した断面図である。本実施の形態に係る半導体装置の製造方法は、図1〜図8に示すように、半導体基板1の主表面上にゲート絶縁膜2を介してポリシリコン層3Aと該ポリシリコン層3A上に窒化シリコン層4Aとを形成する工程(図1)と、ポリシリコン層3Aおよび窒化シリコン層4Aをパターニングしてアシストゲート電極3(第1導電膜)および窒化シリコン膜4(第1絶縁膜)を形成する工程(図2)と、アシストゲート電極3および窒化シリコン膜4の側壁上にアシストゲート電極3および窒化シリコン膜4よりも上方に突出するサイドウォール絶縁膜7を形成する工程(図3)と、サイドウォール絶縁膜7上にフローティングゲート電極8(第2導電膜)となるポリシリコン層8Aを形成する工程(図4,図5)と、半導体基板1の主表面に向かって厚みが徐々に増加するように窒化シリコン膜4より上方にサイドウォール絶縁膜7を残存させながらサイドウォール絶縁膜7をエッチングする工程(図6)と、窒化シリコン膜4よりも上方に位置する部分に残存したサイドウォール絶縁膜7を除去する工程(図7)と、フローティングゲート電極8上にONO膜9(第2絶縁膜)を形成する工程と、ONO膜9上にポリシリコン層(第3導電膜)を形成する工程と、このポリシリコン層をパターニングすることによりコントロールゲート電極10を形成する工程(図8)とを備える。
【0017】
図1を参照して、半導体基板1上にゲート絶縁膜2、ポリシリコン層3A、窒化シリコン層4A、TEOS(Tetra Ethyl Ortho Silicate)酸化膜層5Aが積層される。TEOS酸化膜層5A上にはレジストパターン6が形成される。ゲート絶縁膜2の厚みは、たとえば9nm程度である。ポリシリコン層3Aの厚みは、たとえば50nm程度である。窒化シリコン層4Aの厚みは、たとえば70nm程度である。TEOS酸化膜層5Aの厚みは、たとえば250nm程度である。
【0018】
図2を参照して、レジストパターン6をマスクとしてポリシリコン層3A、窒化シリコン層4A、TEOS酸化膜層5Aがパターニングされ、アシストゲート電極3、窒化シリコン膜4、TEOS酸化膜5が形成される。ここで、アシストゲート電極3のゲート長は、たとえば65nm以上75nm以下程度である。
【0019】
図3を参照して、アシストゲート電極3から窒化シリコン膜4およびTEOS酸化膜5の側壁上にサイドウォール絶縁膜7が形成される。サイドウォール絶縁膜7は、たとえば、半導体基板1の主表面上からTEOS酸化膜5上に酸化膜を堆積させた後、該酸化膜をエッチバックすることにより形成される。該エッチバック後における半導体基板1の主表面からTEOS酸化膜5の頂点までの高さは、たとえば290nm程度である。
【0020】
図4を参照して、半導体基板1上のゲート絶縁膜2上からTEOS酸化膜5上までを覆うようにポリシリコン層8Aが形成される。図4に示す工程において、ポリシリコン層8Aは、たとえば150nm以下程度の厚みで堆積される。さらに、図5を参照して、ポリシリコン層8Aがエッチバックされ、サイドウォール絶縁膜7に囲まれた領域内にポリシリコン層8Aが残存する。
【0021】
図6を参照して、TEOS酸化膜5とサイドウォール絶縁膜7のうち窒化シリコン膜4上に突出した部分に、ドライエッチング処理としてのテーパエッチングが施される。これにより、窒化シリコン膜4より上方において、半導体基板1の主表面に向かって厚みが徐々に増加するようにサイドウォール絶縁膜7が残存する。また、ポリシリコン層8Aからフローティングゲート電極8の断面形状が形成される。次に、フローティングゲート電極8の側壁上に残存したサイドウォール絶縁膜7に対して、ウエットエッチング処理が施される。これにより、図7に示すように、窒化シリコン膜4よりも上方に位置する部分に残存したサイドウォール絶縁膜7が除去される。
【0022】
上記テーパエッチングは、たとえば、反応性イオンエッチング(RIE:Reactive Ion Etching)法を用い、ガス、温度、圧力などの条件を最適化することにより行なわれる。また、上記ウエットエッチングは、たとえば濃度が1パーセント程度のフッ酸溶液などを用いて行なわれる。
【0023】
上記ドライエッチングとウエットエッチングとを併用するプロセスは、従来から行なわれてきた。ここでは、まず、窒化シリコン膜4よりも上方に位置するTEOS酸化膜5およびサイドウォール絶縁膜7にドライエッチングを施し、その後、窒化シリコン膜4よりも上方のフローティングゲート電極8の側壁上に若干量残存したサイドウォール絶縁膜7をウエットエッチングにより除去する工程が実施される。しかしながら、サイドウォール絶縁膜7の不要な部分をウエットエッチングにより除去する際に、エッチング溶液が染み込むことにより、窒化シリコン膜4の表面よりも下方に位置するサイドウォール絶縁膜7の一部分も除去される。これにより、アシストゲート電極3上の窒化シリコン膜4とフローティングゲート電極8との間に凹部(落ち込み)が形成され、その後、該凹部内にONO膜9およびポリシリコン膜(第3導電膜)が形成されることになる。この結果、ポリシリコン膜をパターニングしてコントロールゲート電極10を形成する際のエッチングが行ないにくくなり、コントロールゲート電極10間のショートが発生しやすくなることが懸念される。
【0024】
これに対し、本実施の形態に係る半導体装置においては、ドライエッチングを行なう際に、窒化シリコン膜4より上方においてサイドウォール絶縁膜7が残存するようにテーパエッチングを用いるので、その後のウエットエッチングにおいて、フローティングゲート電極8の側壁上部に残存したサイドウォール絶縁膜7を除去しながら、窒化シリコン膜4およびフローティングゲート電極8間のサイドウォール絶縁膜7の落ち込みを抑制することができる。なお、ウエットエッチングによるサイドウォール絶縁膜7のエッチングレートは、適宜制御することが可能である。
【0025】
本実施の形態に係るプロセスにおいても、サイドウォール絶縁膜7の上記落ち込みが全く形成されないわけではない。しかしながら、その落ち込み量が抑制されて小さくなる結果、該落ち込みの大部分はその後に形成されるONO膜9によって満たされ、結果として、第3導電膜が落ち込み内に入り込むのが抑制され、コントロールゲート電極10形成時のエッチングが行ないやすくなり、複数のコントロールゲート電極10間のショートが抑制される。
【0026】
図8を参照して、窒化シリコン膜4上からフローティングゲート電極8を覆うようにONO膜9が形成される。ONO膜9における酸化膜−窒化膜−酸化膜の厚みは、たとえば、それぞれ5nm,8nm,5nm程度である。そして、ONO膜9上にポリシリコン膜(第3導電膜)が堆積され、このポリシリコン膜がパターニングされることによってコントロールゲート電極10が形成される。その後に、フローティングゲート電極8がパターニングされ、フローティングゲート電極8は孤立パターンとなる。以上の工程の実施により、図8に示すメモリセル構造が得られる。
【0027】
次に、上記フラッシュメモリの書込み、読み出しおよび消去の動作について説明する。
【0028】
データ書込み時には、所定のアシストゲート電極3に電圧が印加される。これにより所定のメモリセル(選択メモリセル)が選択される。該データ書込みは、ソースサイドホットエレクトロン注入方式により行なわれる。これにより、高速に、かつ、低電流で効率的なデータ書込みが実現される。個々のメモリセルには、多値のデータを記憶することが可能である。この多値記憶は、コントロールゲート電極10に接続されるワード線に印加される書込み電圧を一定にしながら、個々のメモリセルごとに書込み時間を変化させ、それぞれ異なる閾値レベルを有するメモリセルを形成することで実現される。たとえば、“00”/“01”/“10”/“11”などのような4つ以上の値が記憶可能である。したがって、1つのメモリセルで2つ以上のメモリセル分の働きを実現することができる。この結果、フラッシュメモリの小型化が実現される。
【0029】
データ書込み動作においては、選択メモリセルが接続されるワード線に、たとえば15V程度の電圧が印加され、それ以外のワード線に、たとえば−2V程度の電圧が印加される。また、選択メモリセルにおけるソース形成用のアシストゲート電極3に、たとえば5V程度の電圧が印加され、ドレイン形成用のアシストゲート電極3(典型的にはソース形成用のアシストゲート電極3に隣接するアシストゲート電極3)に、たとえば8V程度の電圧が印加される。これにより、これらのアシストゲート電極3に対向する半導体基板1の主表面上にソース/ドレインとなる反転層(図示せず)が形成される。一方で、上記以外のアシストゲート電極3には、たとえば−2V程度の電圧が印加されており、これらのアシストゲート電極3に対向する半導体基板1の主表面上には反転層が形成されていない。これにより、選択メモリセルと非選択メモリセルとの間のアイソレーションが行なわれる。さらに、選択メモリセルにおけるドレインとなる反転層に接続されるビット線に、たとえば4.5V程度の電圧が印加される。ここで、選択メモリセルにおけるソースとなる反転層に接続されたビット線に、たとえば0V程度の電圧が印加される一方で、非選択メモリセルにおけるソースとなる反転層に接続されるビット線に、たとえば2V程度の電圧が印加される。これにより、選択メモリセルにおいてはドレインからソースに向かって書込み用の電流が流れ、ソース側の反転層に蓄積された電荷がゲート絶縁膜2を介してフローティングゲート電極8に注入される。一方で、非選択メモリセルにおいては、ドレインからソースに向かう電流は流れず、フローティングゲート電極8への電荷の注入は行なわれない。以上の動作により、所定のメモリセルに選択的にデータの書込みが行なわれる。
【0030】
データ読み出し動作においては、上記書込み動作と逆の動作が行なわれる。ここでは、選択メモリセルが接続されるワード線に、たとえば2〜5V程度の電圧が印加され、それ以外のワード線に、たとえば−2V程度の電圧が印加される。また、選択メモリセルにおけるソース/ドレイン形成用のアシストゲート電極3に、たとえば4V程度の電圧が印加される。これにより、選択メモリセルにおけるソース/ドレインが形成される。一方、非選択メモリセルにおけるソース/ドレイン形成用のアシストゲート電極3に、たとえば−2V程度の電圧が印加される。これにより、非選択メモリセルにおいては、ソース/ドレインとなる反転層が形成されない。この結果、選択メモリセルと非選択メモリセルとのアイソレーションが実現される。ここで、選択メモリセルにおいてドレインとなる反転層が接続されるビット線に、たとえば1V程度の電圧が印加される。一方、他のビット線に、たとえば0V程度の電圧が印加される。さらに、選択メモリセルにおいてソースとなる反転層に接続されるビット線に、たとえば0V程度の電圧が印加される。ここで、フローティングゲート電極8の蓄積電荷の状態によって選択メモリセルの閾値電圧が変化する。したがって、選択メモリセルのソース−ドレイン間に流れる電流の状況から該メモリセルのデータを判別することができる。以上の動作により、多値記憶のメモリセルに対して読み出し動作を行なうことができる。
【0031】
データ消去動作においては、選択対象のワード線に負電圧(たとえば−16V程度)が印加される一方で、半導体基板1に正の電圧が印加される。なお、アシストゲート電極3には0V程度の電圧が印加され、反転層は形成されない。これにより、フローティングゲート電極8から半導体基板1に電荷が放出される。該放出は、F−N(Fowlor Nordheim)トンネル放出により行なわれる。以上の動作により、複数のメモリセルのデータが一括で消去される。
【0032】
(実施の形態2)
図16は、実施の形態2に係る半導体装置を示した断面図である。本実施の形態に係る半導体装置は、実施の形態1に係る半導体装置の変形例であって、図16に示すように、アシストゲート電極3上に形成される窒化シリコン膜4の幅がアシストゲート電極3よりも広いことを特徴とする。なお、図16においては1つのアシストゲート電極3とその両側に形成されたフローティングゲート電極8のみを示しているが、アシストゲート電極3およびフローティングゲート電極8は、半導体基板1上で図16における左右方向に交互に周期的に並んで形成されている。また、コントロールゲート電極10は、図16における紙面に垂直な方向に並んで複数本形成される。
【0033】
上述した半導体装置の製造プロセスについて、以下に説明する。図9〜図15は、図16に示す半導体装置の製造工程における各工程を示した断面図である。本実施の形態に係る半導体装置の製造方法は、図9〜図16に示すように、半導体基板1の主表面上にゲート絶縁膜2を介してポリシリコン層3Aと該ポリシリコン層3A上に窒化シリコン層4Aとを形成する工程(図9)と、ポリシリコン層3Aおよび窒化シリコン層4Aをパターニングしてアシストゲート電極3(第1導電膜)および窒化シリコン膜4(第1絶縁膜)を形成する工程と、アシストゲート電極3にサイドエッチングを施すことでアシストゲート電極3よりも窒化シリコン膜4の幅を広くする工程(図10)と、アシストゲート電極3および窒化シリコン膜4の側壁上にアシストゲート電極3および窒化シリコン膜4よりも上方に突出するサイドウォール絶縁膜7を形成する工程(図11)と、サイドウォール絶縁膜7上にフローティングゲート電極8(第2導電膜)となるポリシリコン層8Aを形成する工程(図12,図13)と、窒化シリコン膜4よりも上方に位置するサイドウォール絶縁膜7を除去する工程(図14,図15)と、フローティングゲート電極8上にONO膜9(第2絶縁膜)を形成する工程と、ONO膜9上にポリシリコン層(第3導電膜)を形成する工程と、このポリシリコン層をパターニングすることによりコントロールゲート電極10を形成する工程(図16)とを備える。なお、アシストゲート電極3の形成と、該アシストゲート電極3のサイドエッチングとは、典型的には後述するように同時に行なわれる。
【0034】
図9を参照して、半導体基板1上にゲート絶縁膜2、ポリシリコン層3A、窒化シリコン層4A、TEOS酸化膜層5Aが積層される。TEOS酸化膜層5A上にはレジストパターン6が形成される。
【0035】
図10を参照して、レジストパターン6をマスクとしてポリシリコン層3A、窒化シリコン層4A、TEOS酸化膜層5Aがパターニングされ、アシストゲート電極3、窒化シリコン膜4、TEOS酸化膜5が形成される。ここで、ポリシリコン層3Aのパターニングは、たとえばプラズマエッチングなどにより行なわれ、これにより、アシストゲート電極3にサイドエッチングが施され、該電極3のパターン幅は、レジストパターン6のマスク幅よりも小さくなる。サイドエッチングが施されたアシストゲート電極3のゲート長は、たとえば65nm以上75nm以下程度になる。
【0036】
図11を参照して、アシストゲート電極3から窒化シリコン膜4およびTEOS酸化膜5の側壁上にサイドウォール絶縁膜7が形成される。サイドウォール絶縁膜7は、たとえば、半導体基板1の主表面上からTEOS酸化膜5上に酸化膜を堆積させた後、該酸化膜をエッチバックすることにより形成される。
【0037】
図12を参照して、半導体基板1上のゲート絶縁膜2上からTEOS酸化膜5上までを覆うようにポリシリコン層8Aが形成される。さらに、図13を参照して、ポリシリコン層8Aがエッチバックされ、サイドウォール絶縁膜7に囲まれた領域内にポリシリコン層8Aが残存する。
【0038】
図14を参照して、TEOS酸化膜5とサイドウォール絶縁膜7のうち窒化シリコン膜4上に突出した部分とにドライエッチング処理が施される。ここで、ポリシリコン層8Aからフローティングゲート電極8の断面形状が形成される。次に、フローティングゲート電極8の側壁上に残存したサイドウォール絶縁膜7に対して、ウエットエッチング処理が施される。これにより、窒化シリコン膜4よりも上方に位置する部分に残存したサイドウォール絶縁膜7が除去される。
【0039】
図15を参照して、ウエットエッチング処理が施された結果、エッチング溶液が染み込むことにより、窒化シリコン膜4の表面よりも下方に位置するサイドウォール絶縁膜7の一部分も除去される。しかしながら、本実施の形態においては、アシストゲート電極3のパターン幅よりも窒化シリコン膜4のパターン幅の方が大きいため、アシストゲート電極3上において、アシストゲート電極3およびフローティングゲート電極8間の絶縁性を保つためのサイドウォール絶縁膜7の厚みを確保しながら、窒化シリコン膜4上に位置するサイドウォール絶縁膜7の厚みを相対的に小さくすることができる。したがって、上記ウエットエッチング処理により形成される窒化シリコン膜4とフローティングゲート電極8との間のサイドウォール絶縁膜7の落ち込み内に第3導電膜が入り込むのが抑制され、コントロールゲート電極10形成時のエッチングが行ないやすくなり、複数のコントロールゲート電極10間のショートが抑制される。
【0040】
図16を参照して、窒化シリコン膜4上からフローティングゲート電極8を覆うようにONO膜9が形成される。そして、ONO膜9上にポリシリコン膜(第3導電膜)が堆積され、このポリシリコン膜がパターニングされることによってコントロールゲート電極10が形成される。その後に、フローティングゲート電極8がパターニングされ、フローティングゲート電極8は孤立パターンとなる。以上の工程の実施により、図16に示すメモリセル構造が得られる。
【0041】
図19は、本実施の形態に係る半導体装置の変形例を示した断面図である。図17,図18は、本変形例に係る途中工程を示す断面図である。図19に示す半導体装置は、図13に示す状態から、半導体基板1の主表面に向かって厚みが徐々に増加するように窒化シリコン膜4より上方にサイドウォール絶縁膜7を残存させながらサイドウォール絶縁膜7をエッチングする工程(図17)と、窒化シリコン膜4よりも上方に位置する部分に残存したサイドウォール絶縁膜7を除去する工程(図18)と、フローティングゲート電極8上にONO膜9(第2絶縁膜)を形成する工程と、ONO膜9上にポリシリコン層(第3導電膜)を形成する工程と、このポリシリコン層をパターニングすることによりコントロールゲート電極10を形成する工程(図19)とを実施することによって得られる。このように、サイドエッチングとテーパエッチングとを組み合わせて用いることにより、上記落ち込みを抑制する効果をさらに高めることができる。
【0042】
本実施の形態に係る半導体装置の動作については、上述した実施の形態1に係る半導体装置の動作と同様である。その他、本実施の形態において、上述した実施の形態1と同様の事項については、詳細な説明は繰り返されない。
【0043】
(実施の形態3)
図24は、実施の形態3に係る半導体装置を示した断面図である。本実施の形態に係る半導体装置は、実施の形態1に係る半導体装置の変形例であって、図24に示すように、アシストゲート電極3とフローティングゲート電極8との間の絶縁膜を熱酸化膜3Bによってのみ構成することを特徴とする。なお、コントロールゲート電極10は、図24における紙面に垂直な方向に並んで複数本形成される。
【0044】
上述した半導体装置の製造プロセスについて、以下に説明する。図20〜図23は、図24に示す半導体装置の製造工程における各工程を示した断面図である。なお、本実施の形態においても、図1,図2に示す工程については実施の形態1と同様に実施される。本実施の形態に係る半導体装置の製造方法は、図1,図2,図20〜図24に示すように、半導体基板1の主表面上にゲート絶縁膜2を介してポリシリコン層3Aと該ポリシリコン層3A上に窒化シリコン層4Aとを形成する工程(図1)と、ポリシリコン層3Aおよび窒化シリコン層4Aをパターニングしてアシストゲート電極3(第1導電膜)および窒化シリコン膜4(第1絶縁膜)を形成する工程(図2)と、アシストゲート電極3の側壁上に熱酸化膜3Bを形成する工程(図20)と、アシストゲート電極3の側壁上に露出した熱酸化膜3Bに接するようにフローティングゲート電極8(第2導電膜)となるポリシリコン層8Aを形成する工程(図21〜図23)と、フローティングゲート電極8上にONO膜9(第2絶縁膜)を形成する工程と、ONO膜9上にポリシリコン層(第3導電膜)を形成する工程と、このポリシリコン層をパターニングすることによりコントロールゲート電極10を形成する工程(図24)とを備える。
【0045】
図20を参照して、図2の状態から、アシストゲート電極3上に熱酸化膜が形成される。熱酸化膜3Bは、たとえば、ISSG(In Situ Steam Generation)を用いて形成され、その厚みはたとえば10nm程度である。ここで、図20においては図示されないが、窒化シリコン膜4上にもたとえば5nm程度の厚みで熱酸化膜が形成される。また、熱酸化膜3Bについては、上述した実施の形態1,2において説明されていないが、実施の形態1,2においても、アシストゲート電極3の側壁上に熱酸化膜3Bが形成された後に、該熱酸化膜3B上にサイドウォール絶縁膜7が形成される。
【0046】
図21を参照して、半導体基板1上のゲート絶縁膜2上からTEOS酸化膜5上までを覆うようにポリシリコン層8Aが形成される。さらに、図22を参照して、ポリシリコン層8Aがエッチバックされ、TEOS酸化膜5に囲まれた領域内にポリシリコン層8Aが残存する。
【0047】
図23を参照して、TEOS酸化膜5にドライエッチング処理が施される。ここで、ポリシリコン層8Aからフローティングゲート電極8の断面形状が形成される。次に、フローティングゲート電極8の側壁上に残存したTEOS酸化膜5に対して、ウエットエッチング処理が施される。これにより、窒化シリコン膜4よりも上方に位置する部分に残存したTEOS酸化膜5が除去される。
【0048】
本実施の形態においては、窒化シリコン膜4の側壁上に形成される熱酸化膜は薄く(たとえば5nm程度)、ウエットエッチングにより形成される窒化シリコン膜4とフローティングゲート電極8との間の落ち込みは小さい。したがって、該落ち込みはONO膜9によって満たされ、コントロールゲート電極10となるポリシリコン層が入り込むことはない。したがって、コントロールゲート電極10形成時のエッチングが行ないやすくなり、複数のコントロールゲート電極10間のショートが抑制される。
【0049】
図24を参照して、窒化シリコン膜4上からフローティングゲート電極8を覆うようにONO膜9が形成される。そして、ONO膜9上にポリシリコン膜(第3導電膜)が堆積され、このポリシリコン膜がパターニングされることによってコントロールゲート電極10が形成される。その後に、フローティングゲート電極8がパターニングされ、フローティングゲート電極8は孤立パターンとなる。以上の工程の実施により、図24に示すメモリセル構造が得られる。
【0050】
本実施の形態に係る半導体装置の動作については、上述した実施の形態1に係る半導体装置の動作と同様である。その他、本実施の形態において、上述した実施の形態1,2と同様の事項については、詳細な説明は繰り返されない。
【0051】
以上、本発明の実施の形態について説明したが、上述した各実施の形態の特徴部分を適宜組み合わせることは、当初から予定されている。また、今回開示された実施の形態は全ての点で例示であって制限的なものではないと考えられるべきである。たとえば、上述した実施の形態1〜3においては、メモリセルにおけるソース/ドレインは反転層により形成されているが、このソース/ドレインの少なくとも一方を拡散層により形成する構造としてもよい。また、以上の説明では、主として本願発明者によってなされた発明を、その背景となった典型的な利用分野であるAND型フラッシュメモリ単体に適用した場合について説明したが、本願発明の範囲はそれに限定されるものではない。本発明の範囲は特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内での全ての変更が含まれることが意図される。
【図面の簡単な説明】
【0052】
【図1】本発明の実施の形態1,3に係る半導体装置の製造方法における第1工程を示した断面図である。
【図2】本発明の実施の形態1,3に係る半導体装置の製造方法における第2工程を示した断面図である。
【図3】本発明の実施の形態1に係る半導体装置の製造方法における第3工程を示した断面図である。
【図4】本発明の実施の形態1に係る半導体装置の製造方法における第4工程を示した断面図である。
【図5】本発明の実施の形態1に係る半導体装置の製造方法における第5工程を示した断面図である。
【図6】本発明の実施の形態1に係る半導体装置の製造方法における第6工程を示した断面図である。
【図7】本発明の実施の形態1に係る半導体装置の製造方法における第7工程を示した断面図である。
【図8】本発明の実施の形態1に係る半導体装置を示した断面図である。
【図9】本発明の実施の形態2に係る半導体装置の製造方法における第1工程を示した断面図である。
【図10】本発明の実施の形態2に係る半導体装置の製造方法における第2工程を示した断面図である。
【図11】本発明の実施の形態2に係る半導体装置の製造方法における第3工程を示した断面図である。
【図12】本発明の実施の形態2に係る半導体装置の製造方法における第4工程を示した断面図である。
【図13】本発明の実施の形態2に係る半導体装置の製造方法における第5工程を示した断面図である。
【図14】本発明の実施の形態2に係る半導体装置の製造方法における第6工程を示した断面図である。
【図15】本発明の実施の形態2に係る半導体装置の製造方法における第7工程を示した断面図である。
【図16】本発明の実施の形態2に係る半導体装置を示した断面図である。
【図17】本発明の実施の形態2に係る半導体装置の変形例の製造方法における、図13に続く第6工程を示した断面図である。
【図18】本発明の実施の形態2に係る半導体装置の変形例の製造方法における第7工程を示した断面図である。
【図19】本発明の実施の形態2に係る半導体装置の変形例を示した断面図である。
【図20】本発明の実施の形態3に係る半導体装置の製造方法における、図2に続く第3工程を示した断面図である。
【図21】本発明の実施の形態3に係る半導体装置の製造方法における第4工程を示した断面図である。
【図22】本発明の実施の形態3に係る半導体装置の製造方法における第5工程を示した断面図である。
【図23】本発明の実施の形態3に係る半導体装置の製造方法における第6工程を示した断面図である。
【図24】本発明の実施の形態3に係る半導体装置を示した断面図である。
【符号の説明】
【0053】
1 半導体基板、2 ゲート絶縁膜、3 アシストゲート電極、3A,8A ポリシリコン層、3B 熱酸化膜、4 窒化シリコン膜、4A 窒化シリコン層、5 TEOS酸膜、5A TEOS酸化膜層、6 レジストパターン、7 サイドウォール絶縁膜、8 フローティングゲート電極、9 ONO膜、10 コントロールゲート電極。
【特許請求の範囲】
【請求項1】
半導体基板の主表面上にゲート絶縁膜を介して第1導電膜と該第1導電膜上に第1絶縁膜とを形成する工程と、
前記第1導電膜および前記第1絶縁膜をパターニングする工程と、
前記第1導電膜および前記第1絶縁膜の側壁上に前記第1導電膜および前記第1絶縁膜よりも上方に突出するサイドウォール絶縁膜を形成する工程と、
前記サイドウォール絶縁膜を覆うように前記半導体基板上に第2導電膜を形成する工程と、
前記半導体基板の主表面に向かって厚みが徐々に増加するように前記第1絶縁膜より上方に前記サイドウォール絶縁膜を残存させながら前記サイドウォール絶縁膜をエッチングする工程と、
前記第1絶縁膜よりも上方に位置する部分に残存した前記サイドウォール絶縁膜を除去する工程と、
前記第2導電膜上に第2絶縁膜を形成する工程と、
前記第2絶縁膜上に第3導電膜を形成する工程と、
前記第3導電膜をパターニングする工程とを備えた半導体装置の製造方法。
【請求項2】
半導体基板の主表面上にゲート絶縁膜を介して第1導電膜と該第1導電膜上に第1絶縁膜とを形成する工程と、
前記第1導電膜および前記第1絶縁膜をパターニングする工程と、
前記第1導電膜にサイドエッチングを施すことで前記第1導電膜よりも前記第1絶縁膜の幅を広くする工程と、
前記第1導電膜および前記第1絶縁膜の側壁上に前記第1導電膜および前記第1絶縁膜よりも上方に突出するサイドウォール絶縁膜を形成する工程と、
前記サイドウォール絶縁膜を覆うように前記半導体基板上に第2導電膜を形成する工程と、
前記第1絶縁膜よりも上方に位置する前記サイドウォール絶縁膜を除去する工程と、
前記第2導電膜上に第2絶縁膜を形成する工程と、
前記第2絶縁膜上に第3導電膜を形成する工程と、
前記第3導電膜をパターニングする工程とを備えた半導体装置の製造方法。
【請求項3】
前記サイドウォール絶縁膜を除去する工程は、
前記半導体基板の主表面に向かって厚みが徐々に増加するように前記第1絶縁膜より上方に前記サイドウォール絶縁膜を残存させながら前記サイドウォール絶縁膜をエッチングする工程と、
前記第1絶縁膜よりも上方に位置する部分に残存した前記サイドウォール絶縁膜を除去する工程とを含む、請求項2に記載の半導体装置の製造方法。
【請求項4】
半導体基板の主表面上にゲート絶縁膜を介して第1導電膜と該第1導電膜上に第1絶縁膜とを形成する工程と、
前記第1導電膜および前記第1絶縁膜をパターニングする工程と、
前記第1導電膜の側壁上に熱酸化膜を形成する工程と、
前記第1導電膜の側壁上に露出した前記熱酸化膜に接するように第2導電膜を形成する工程と、
前記第2導電膜上に第2絶縁膜を形成する工程と、
前記第2絶縁膜上に第3導電膜を形成する工程と、
前記第3導電膜をパターニングする工程とを備えた半導体装置の製造方法。
【請求項1】
半導体基板の主表面上にゲート絶縁膜を介して第1導電膜と該第1導電膜上に第1絶縁膜とを形成する工程と、
前記第1導電膜および前記第1絶縁膜をパターニングする工程と、
前記第1導電膜および前記第1絶縁膜の側壁上に前記第1導電膜および前記第1絶縁膜よりも上方に突出するサイドウォール絶縁膜を形成する工程と、
前記サイドウォール絶縁膜を覆うように前記半導体基板上に第2導電膜を形成する工程と、
前記半導体基板の主表面に向かって厚みが徐々に増加するように前記第1絶縁膜より上方に前記サイドウォール絶縁膜を残存させながら前記サイドウォール絶縁膜をエッチングする工程と、
前記第1絶縁膜よりも上方に位置する部分に残存した前記サイドウォール絶縁膜を除去する工程と、
前記第2導電膜上に第2絶縁膜を形成する工程と、
前記第2絶縁膜上に第3導電膜を形成する工程と、
前記第3導電膜をパターニングする工程とを備えた半導体装置の製造方法。
【請求項2】
半導体基板の主表面上にゲート絶縁膜を介して第1導電膜と該第1導電膜上に第1絶縁膜とを形成する工程と、
前記第1導電膜および前記第1絶縁膜をパターニングする工程と、
前記第1導電膜にサイドエッチングを施すことで前記第1導電膜よりも前記第1絶縁膜の幅を広くする工程と、
前記第1導電膜および前記第1絶縁膜の側壁上に前記第1導電膜および前記第1絶縁膜よりも上方に突出するサイドウォール絶縁膜を形成する工程と、
前記サイドウォール絶縁膜を覆うように前記半導体基板上に第2導電膜を形成する工程と、
前記第1絶縁膜よりも上方に位置する前記サイドウォール絶縁膜を除去する工程と、
前記第2導電膜上に第2絶縁膜を形成する工程と、
前記第2絶縁膜上に第3導電膜を形成する工程と、
前記第3導電膜をパターニングする工程とを備えた半導体装置の製造方法。
【請求項3】
前記サイドウォール絶縁膜を除去する工程は、
前記半導体基板の主表面に向かって厚みが徐々に増加するように前記第1絶縁膜より上方に前記サイドウォール絶縁膜を残存させながら前記サイドウォール絶縁膜をエッチングする工程と、
前記第1絶縁膜よりも上方に位置する部分に残存した前記サイドウォール絶縁膜を除去する工程とを含む、請求項2に記載の半導体装置の製造方法。
【請求項4】
半導体基板の主表面上にゲート絶縁膜を介して第1導電膜と該第1導電膜上に第1絶縁膜とを形成する工程と、
前記第1導電膜および前記第1絶縁膜をパターニングする工程と、
前記第1導電膜の側壁上に熱酸化膜を形成する工程と、
前記第1導電膜の側壁上に露出した前記熱酸化膜に接するように第2導電膜を形成する工程と、
前記第2導電膜上に第2絶縁膜を形成する工程と、
前記第2絶縁膜上に第3導電膜を形成する工程と、
前記第3導電膜をパターニングする工程とを備えた半導体装置の製造方法。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【公開番号】特開2006−66702(P2006−66702A)
【公開日】平成18年3月9日(2006.3.9)
【国際特許分類】
【出願番号】特願2004−248354(P2004−248354)
【出願日】平成16年8月27日(2004.8.27)
【出願人】(503121103)株式会社ルネサステクノロジ (4,790)
【Fターム(参考)】
【公開日】平成18年3月9日(2006.3.9)
【国際特許分類】
【出願日】平成16年8月27日(2004.8.27)
【出願人】(503121103)株式会社ルネサステクノロジ (4,790)
【Fターム(参考)】
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