縦型スプリット・ゲート不揮発性メモリ・セルおよび製造方法
半導体基板上に、少なくとも１つのビットを記憶する縦型スプリット・ゲート不揮発性メモリ・セルを備え、基板上に、トレンチと、第１の活性領域と、第２の活性領域と、トレンチの側壁に沿って延びるチャネル領域とを含み、このトレンチは、第１の方向に延びる長さと、それに垂直な第２の方向に延びる幅を有し、トンネル酸化物によって側壁が覆われており、少なくとも１つの浮遊ゲートおよび制御ゲートのゲート・スタックを含み、制御ゲートがトレンチの底部まで延び、第１の浮遊ゲートが、制御ゲートと共に第１のスタックを形成するようにトレンチの左壁に位置するとともに、第２の浮遊ゲートが、制御ゲートと共に第２のスタックを形成するようにトレンチの右壁に位置する半導体デバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、請求項１のプリアンブルに記載の、少なくとも１つのビットを記憶する縦型スプリット・ゲート不揮発性メモリ・セルを備える半導体デバイスに関する。本発明はまた、少なくとも１つのそのような縦型スプリット・ゲート不揮発性メモリ・セルを含むアレイに関する。さらに、本発明は、そのような縦型スプリット・ゲート不揮発性メモリ・セルを備える半導体デバイスの製造方法に関する。
【背景技術】
【０００２】
電気的消去可能読出し専用メモリ・セル（ＥＥＰＲＯＭ）である、縦型スプリット・ゲート不揮発性メモリ・セルが、米国特許第６，０８７，２２２号から周知である。従来技術によるこのＥＥＰＲＯＭセルは、半導体基板中に、浮遊ゲートおよび該浮遊ゲート上面の制御ゲートからなるゲート構造を収容したトレンチを含む。この縦型不揮発性メモリ・セルでは、浮遊ゲートがトレンチ底部に位置し、制御ゲートがバイア状構造としてトレンチの上半分部分に位置する。制御ゲートは、誘電体層によって浮遊ゲートから分離されている。ソース領域およびドレイン領域がやはり、水平に配置されており、一方の型の領域がトレンチに隣接する基板表面に近い高さに位置し、他方の型の領域がトレンチ底部の下に位置している。この構成では、ソースとドレインの間のチャネルは、使用時に、トレンチの側壁に沿って垂直方向に配置される。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
浮遊ゲート／制御ゲートのスタックの性質により、米国特許第６，０８７，２２２号のＥＥＰＲＯＭセルでは、セルの電気的特性は、浮遊ゲートと制御ゲートの間の比較的低い容量結合の影響を受ける。
【０００４】
さらに、バイア状構造の制御ゲートを有する縦型スプリット・ゲート不揮発性メモリ・セルを形成する米国特許第６，０８７，２２２号の方法は、かなり複雑になることがあり、この理由で、０．１８μｍおよび０．１３μｍの設計ルールを使用した新世代のデバイスでは製品歩留りが低下するおそれがある。
【０００５】
本発明の目的は、従来技術のＥＥＰＲＯＭセルに比べて、電気的特性が改善された縦型不揮発性メモリ・セルを備える半導体デバイスを提供することである。
【課題を解決するための手段】
【０００６】
この目的は、請求項１のプリアンブルに記載の縦型スプリット・ゲート不揮発性メモリ・セルを備える半導体デバイスによって達成され、制御ゲートがトレンチの底部まで延び、第１の浮遊ゲートが制御ゲートと共に第１のゲート・スタックを形成するようにトレンチの左側壁に位置し、第２の浮遊ゲートが制御ゲートと共に第２のゲート・スタックを形成するようにトレンチの右側壁に位置することを特徴とする。
【０００７】
本発明はまた、少なくとも１つの本発明によるそのような縦型スプリット・ゲート不揮発性メモリ・セルを含むアレイに関する。
【０００８】
本発明に従って縦型スプリット・ゲート不揮発性メモリ・セル内に浮遊ゲートおよび制御ゲートを配置することにより、不揮発性メモリ・セルの電気的特性が改善される。すなわち、浮遊ゲートと制御ゲートの間で高い結合が得られるようになる。
【０００９】
本発明のもう１つの目的は、従来技術の方法ほど複雑でない縦型スプリット・ゲート不揮発性メモリ・セルを備える半導体デバイスの製造方法を提供することである。
【００１０】
本発明は、本発明による縦型スプリット・ゲート不揮発性メモリ・セルを備える半導体デバイスの製造方法に関する。
【００１１】
請求項５のプリアンブルに記載のこの方法は、ポリシリコンをトレンチ内に堆積させ、そのポリシリコンは平坦化上面を有する工程と、メモリ・セルを第２の方向に分離するために、スリット・マスクを用いてトレンチ内に二酸化シリコンによる分離スリットを形成する工程と、ポリシリコンをエッチバックする工程と、二酸化シリコンをエッチバックする工程と、ポリシリコンの平坦化上面に第２の方向に延びる第１のスペーサを形成するとともに、二酸化シリコン上に第１の方向に延びる第２のスペーサを形成する工程と、第１のスペーサおよび第２のスペーサをマスクとして用いて、反応性イオン・エッチング法によってポリシリコンをエッチングして、浮遊ゲートとして働くエッチングによって陥没したポリシリコン部分と、トレンチ底部の露出部分とを形成する工程と、浮遊ゲート上およびトレンチ底部の露出部分上に誘電体を形成する工程と、誘電体上に第２のポリシリコン層を堆積させる工程と、誘電体を覆ってトレンチ上面からトレンチ底部まで延びる制御ゲートとして使用される、第２のポリシリコンを平坦化させる工程とを備えることを特徴とする。
【００１２】
かかる方法により、０．１８μｍ技術さらにはより小型の設計ルールを用いた世代のデバイス用の、本発明による不揮発性メモリ・セルの構築が可能になるので有利である。
【００１３】
本発明をいくつかの図面を参照して以下で説明する。それらの図面は、例示のためにすぎず、添付の特許請求の範囲で定義される保護の範囲を限定するものではない。
【発明を実施するための最良の形態】
【００１４】
縦型スプリット・ゲート不揮発性メモリ・セルおよびかかる縦型スプリット・ゲート不揮発性メモリ・セルの製造方法を以下で説明する。この方法の範囲内で、いくつかの代替の加工工程を適用することができ、それにより縦型スプリット・ゲート不揮発性メモリ・セルについていくつかの代替実施形態が得られる。まず、本発明による縦型スプリット・ゲート不揮発性メモリ・セルの基本的な製造方法およびかかる縦型スプリット・ゲート不揮発性メモリ・セルの第１実施形態を、かかるデバイスを製造する間の連続工程を示す図面を参照しながら説明する。各加工工程を、「ＰＳ」の後にローマ数字を付して示す。
【００１５】
次に、それぞれの代替加工工程について説明するとともに、縦型スプリット・ゲート不揮発性メモリ・セルの変更点を、縦型スプリット・ゲート不揮発性メモリ・セルの基本の第１の実施形態と比べて論じることとする。
【００１６】
しかし、本発明の真の趣旨および添付の特許請求の範囲によってのみ限定される本発明の範囲から逸脱することなく、他の代替形態および同等の実施形態を思いつき実施できることが当業者には理解されよう。
【００１７】
本発明では、メモリ・セルとして浮遊ゲートと制御ゲートのスプリット・ゲート構造を保持したトレンチ構造を含む縦型スプリット・ゲート不揮発性メモリ・セルについて説明する。本発明による縦型スプリット・ゲート不揮発性メモリ・セルでは、浮遊ゲートと制御ゲートの間で高い容量結合が得られ部分的に自己整合するように製造することができる。トレンチを使用することにより、横寸法を小さくしつつも、トレンチ側壁の縦方向ではチャネル長を長く維持できるという利点がある。
【００１８】
図１は、本発明による不揮発性メモリ・セルの第１の工程における第１の方向での断面図を示す。図２は、本発明による不揮発性メモリ・セルの第１の工程における第２の方向での断面図を示す。図１の第１の方向は、形成されるトレンチの方向に垂直であり、図２の第２の方向は、そのトレンチに平行である。図２の断面図は、図１では破線ＩＩ−ＩＩで示されている。ここで、以下で示す断面図はすべて、このように相互に関係していることに留意されたい。
【００１９】
半導体基板１上に、窒化シリコン層２を堆積させる（工程ＰＳ−Ｉ）。場合によっては、窒化シリコン層２を形成する前に、まず薄い酸化物層（図示せず）を形成してもよい。次に、窒化シリコン層２上にレジスト層３を付着させ、フォトリソグラフィ工程で第１のマスクＭ１によってパターン形成する（ＰＳ−ＩＩ）。第１のマスクＭ１が、不揮発性メモリ・セル構造上に概略的に示されている。
【００２０】
続いて、工程（ＰＳ−ＩＩＩ）で、反応性イオン・エッチング（ＲＩＥ）によって窒化シリコン層２をエッチングする。ここでは、パターン付きレジスト層３をマスクとして用いて、基板１中の、隣り合うトレンチ４の間にある中間基板部分１’内にトレンチ４を形成する。トレンチ４の幅には、それぞれの設計ルールで最小のフィーチャ寸法を選択することができる。一般に、０．１８μｍの設計ルールでは、トレンチ４の幅は４００ナノメートルになる。
【００２１】
図３は、本発明による不揮発性メモリ・セルの第２の工程における第１の方向での断面図を示す。図４は、本発明による不揮発性メモリ・セルの第２の工程における第２の方向での断面図である。
【００２２】
パターン付きレジスト層３を剥ぎ取った後、犠牲シリコン酸化物（図示せず）を成長させる（ＰＳ−ＩＶ）。トレンチの側壁に沿ってチャネル注入部（図示せず）および閾値電圧（Ｖｔ）調整注入部（図示せず）を作成するために、注入工程（ＰＳ−Ｖ）を実施する。チャネルおよびＶｔ調整を得るためのこの注入工程は、基板１の上面に対して斜め入射角で行うべきである。さらに、（垂直入射角で行う）高ドーズ量注入工程（ＰＳ−ＶＩ）により、トレンチ底部でトレンチに平行して線形ドープ領域６を作成する。これは、後にソース領域として働くことになる。
【００２３】
次に、ＨＦ浸液を用いたウェット・エッチングによって犠牲酸化物を除去し、トンネル酸化物５を熱的に成長させる（ＰＳ−ＶＩＩ）。トンネル酸化物５の厚さは、約７ナノメートルである。
【００２４】
メモリ・セルの横寸法に対する酸化物５の厚さの寸法調整（ｓｃａｌｉｎｇ）は、横型スプリット・ゲート不揮発性メモリ・セルの場合では問題になるが、本発明の縦型スプリット・ゲート不揮発性メモリ・セルにおけるチャネル長は、トレンチ４の深さによって決まることになるので、この場合は問題にならない。横型スプリット・ゲート不揮発性メモリ・セルでは、トンネル酸化物５の厚さを寸法調整できないので、制御ゲート長を縮小することができない。同様の議論が浮遊ゲート長に関してもいえる。
【００２５】
この場合では、トンネル酸化物５の厚さおよびチャネルｃｒの長さを縮小せずに、縦型スプリット・ゲート不揮発性メモリ・セルのセル（領域）寸法を縮小することができる。
【００２６】
図５は、本発明による不揮発性メモリ・セルの第３の工程における第１の方向での断面図を示す。
【００２７】
図６は、本発明による不揮発性メモリ・セルの第３の工程における第２の方向での断面図を示す。
【００２８】
化学気相成長（ＣＶＤ）法をブランケット・モードで用いて、トレンチ４にポリシリコン７を充填する（ＰＳ−ＶＩＩＩ）。好ましくは、ポリシリコン７については、使用時のゲート空乏化現象を防止するために、その場で（ｉｎ−ｓｉｔｕ）ポリシリコンをドープするか、または別の工程で（場合によっては注入により）ポリシリコンをドープすべきである。
【００２９】
化学的機械研磨（ＣＭＰ）法によって、ＣＭＰ工程でストップ層として働くことになる、パターン付き窒化シリコン層２’の上面までポリシリコン７を研磨する（ＰＳ−ＩＸ）。
【００３０】
ＣＭＰの実施後、第２のレジスト層８を堆積させ、ポリシリコン７中にスリット４’をエッチングするために、マスクＭ２によってパターン形成する（ＰＳ−Ｘ）。次に、ＲＩＥ法を用いて、スリット４’をエッチングする（ＰＳ−ＸＩ）。スリット４’は、トレンチ４の方向に対して垂直方向に延びる。
【００３１】
図７は、本発明による不揮発性メモリ・セルの第４の工程における第１の方向での断面図を示す。
【００３２】
図８は、本発明による不揮発性メモリ・セルの第４の工程における第２の方向での断面図を示す。
パターン付きレジスト層８を剥ぎ取り処理によって除去する。
【００３３】
次に、例えば、ＴＥＯＳ（オルトケイ酸テトラエチル）、ＨＴＯ（高温酸化物）、またはＨＭＰ（高密度プラズマ）堆積法によって酸化物（二酸化シリコン）層９を堆積させて、スリット４’を充填する（ＰＳ−ＸＩＩ）。
【００３４】
ストップ層としてパターン付き窒化シリコン層２’を用いて、ＣＭＰによって酸化物層９を平坦化させる（ＰＳ−ＸＩＩＩ）。平坦化酸化物層がポリシリコン７部分同士の間にあるスリット４’を充填している。
【００３５】
ポリシリコンの表面がパターン付き窒化シリコン層２’の表面よりも僅かに低く陥没するように、ＲＩＥ法によってポリシリコン７部分を部分的にエッチバックする（ＰＳ−ＸＩＶ）。
【００３６】
同様に、陥没したポリシリコン７部分よりもいくぶん深く陥没するように、平坦化酸化物９をエッチングする（ＰＳ−ＸＶ）。
【００３７】
後続の工程で、各ポリシリコン７部分に浮遊ゲートを画定するために、スペーサ１０、１１を形成する（ＰＳ−ＸＶＩ）。
【００３８】
これらのスペーサは、堆積酸化物（例えばＴＥＯＳまたはＨＴＯ）の薄い層および窒化シリコン層、または酸化物層のみ、または酸窒化物層で作成できる。スペーサ材料の選択は、構造の他の材料に対するエッチング選択性によって決まる。陥没したポリシリコンと陥没した平坦化酸化物とでそれぞれ深さが僅かに異なるため、陥没したポリシリコン７上に形成される第１のスペーサ１０は、陥没した平坦化酸化物９上に形成される第２のスペーサ１１よりも大きくなることに留意されたい。
この様子を図９および１０を参照して以下でより詳細に説明する。
【００３９】
図９は、本発明による不揮発性メモリ・セルの第５の工程における第１の方向での断面図を示す。
【００４０】
図１０は、本発明による不揮発性メモリ・セルの第５の工程における第２の方向での断面図を示す。
【００４１】
第１のスペーサ１０の寸法によって、形成される縦型浮遊ゲートの厚さが規定される。すなわち、後続のＲＩＥ工程で、第１のスペーサ１０をマスクとして用いて、陥没したポリシリコン７部分に「溝」をエッチングする。第１および第２のスペーサ１０、１１は、ＲＩＥ工程でエッチングによって除去されることになる。スペーサ１０、１１の除去は、ＲＩＥ法の選択性により、ポリシリコン７の除去よりもゆっくりになるので、エッチングによって形成されるポリシリコン部分の形状を制御することができる。
【００４２】
エッチング工程を３工程と考えるとより良く理解できよう。すなわち、スペーサ（１０、１１）を用いてＵ形ポリシリコン７’部分を形成する第１および第２の工程（ＰＳ−ＸＶＩＩ）と、エッチングによってポリシリコン部分７”を形成する第３の工程（ＰＳ−ＸＶＩＩＩ）である。第１の工程ＸＶＩＩで、スペーサ１０、１１を「ハード・マスク」として用いてポリシリコンのエッチングを行う。ポリシリコン中に初期溝をエッチングすると、その選択性のため、Ｕ形ポリシリコン７’が形成されることになる（図９）。次に、第２の工程で、ＲＩＥ法またはウェット・エッチング法によってスペーサ１０、１１を除去する。最後に、第３の工程ＰＳ−ＸＶＩＩＩで、ＲＩＥによってエッチングしてポリシリコン部分７”を作成する（図１２参照）。（第１の工程で作成した初期溝の形状は、該溝の底部がトレンチ４の底部に達するまでエッチングされている。）
「溝」内のポリシリコンは、エッチングによってすべて除去されることになる。各トレンチ内に、まったく接続していない２つの別個のポリシリコン部分が形成される。すなわち、トレンチ４の左側下部Ｌに１つのポリシリコン部分７”がエッチングされ、トレンチ４の右側下部Ｌに１つのポリシリコン部分７”がエッチングされる（図１２の断面図参照）。これら２つのエッチングされたポリシリコン部分７”は、後の工程でそれぞれ浮遊ゲートを形成することになる。エッチング後、トレンチ４内に残るエッチングされたポリシリコン部分７”の高さは、実際の処理パラメータによって決まる。
【００４３】
図１１は、図８に示す断面図に対応する、本発明による不揮発性メモリ・セルの第５の工程における上面図を示す。
【００４４】
図９、１０、および１１に示すように、第１のスペーサ１０を形成しやすいように、浮遊ゲートのポリシリコン７の表面の高さを窒化シリコン部分２’の表面の高さよりも低くする必要があることに留意されたい。第２のスペーサ１１がポリシリコン上ではなく酸化物上に形成されるように、酸化物９の表面の高さをポリシリコンの表面の高さよりも低くする必要がある。自明のように、制御ゲートを形成できるように、酸化物の表面の高さは、チャネル領域ｃｒの高さよりも高くなければならない。先ほど述べたポリシリコンのエッチング工程において、ポリシリコンを「カップ」形ポリシリコン部となるようにエッチングした結果、ポリシリコンが「カップ」の底部中央領域だけで除去されることになる。左側部分７”と右側部分７”との接続が、底部中央領域の外側で残存することがある。その場合、その不揮発性メモリ・セルは、１ビットのメモリ・セルとなる。
【００４５】
図１２は、本発明による不揮発性メモリ・セルの第６の工程における第１の方向での断面図を示す。
【００４６】
図１３は、本発明による不揮発性メモリ・セルの第６の工程における第２の方向での断面図を示す。
【００４７】
インターポリ誘電体層１２を堆積させる。この層は、トレンチ４と底部Ｓ上のトンネル酸化物５のエッチングされた部分７”と、陥没した平坦化酸化物９とを覆う（ＰＳ−ＸＩＸ）。
【００４８】
インターポリ誘電体１２は、二酸化シリコン−窒化シリコン−二酸化シリコンのスタック層（ＯＮＯ層）、二酸化シリコン層、酸窒化物層、高ｋ材料、または他の適当などんな誘電体材料でもよい。
【００４９】
次に、制御ゲート１３を形成するために、化学気相成長（ＣＶＤ）法をブランケット・モードで用いて第２のポリシリコンを堆積させる（ＰＳ−ＸＸ）。好ましくは、第２のポリシリコンについては、使用時のゲート空乏化現象を防止するために、その場でポリシリコンをドープするか、または別の工程で（場合によっては注入により）第２のポリシリコンをドープすべきである。
【００５０】
第２のポリシリコンに化学的機械研磨（ＣＭＰ）法を行うことにより、このＣＭＰ工程ではストップ層として働くことになる、パターン付き窒化シリコン層２’の上面まで第２のポリシリコンを研磨する（ＰＳ−ＸＸＩ）。
【００５１】
任意選択で、インターポリ誘電体１２を堆積させる前に、ＨＦ浸液を用いて、トレンチ４の側壁上部Ｕにある露出領域でトンネル酸化物５を除去してもよい。その場合、インターポリ誘電体１２を基板１の半導体材料上に堆積させることになる。すなわち、この場合、制御ゲート１３は、チャネル領域ｃｒの露出した上部分を覆い、チャネル領域ｃｒからはインターポリ誘電体層１２によってのみ分離される。
【００５２】
図１３に示すように、ＣＭＰ工程後も、隣り合うトレンチ４内の各制御ゲート１３は、ポリシリコン接続部１３”によって、陥没した平坦化酸化物９上で依然として相互接続されていることに留意されたい。エッチバック法を用いて、隣り合う制御ゲート１３の間のこのポリシリコン接続部１３”を除去する（ＰＳ−ＸＸＩＩ）。
【００５３】
（あるいは、第２のポリシリコンを堆積させる前に、パターン付き窒化シリコン層２’を陥没した平坦化酸化物９の表面よりも低くエッチングすることによって、層２’を除去することもできる。この場合、ポリシリコン接続部１３”なしでＣＭＰを用いて制御ゲート１３を形成することができる。）
分離した制御ゲート１３を形成した後、基板部分１’上のパターン付き窒化シリコン層２’を除去する。ここで、制御ゲート１３の頂部は、トレンチ４同士の間にある基板部分１’上にそそり立つ自立側壁１３’を含むことになる。
【００５４】
図１４は、本発明による不揮発性メモリ・セルの第１の実施形態における第１の方向での断面図を示す。
【００５５】
図１５は、本発明による不揮発性メモリ・セルの第１の実施形態における第２の方向での断面図を示す。
【００５６】
本発明による縦型スプリット・ゲート不揮発性メモリ・セルには、浮遊ゲート７”および制御ゲート１３からなる、２つのゲート・スタックＳ１、Ｓ２が存在する。浮遊ゲート７”は、トレンチ４の側壁下部分Ｌに沿って位置する。制御ゲート１３は、ほぼ、トレンチ４の上面からトレンチ４の底部まで延びている。この構成では、制御ゲート１３は、トレンチ下部では浮遊ゲート７”をその作用長（ｗｏｒｋｉｎｇ ｌｅｎｇｔｈ）全体にわたって覆い、トレンチ上部Ｕでは側壁の露出領域の長さにわたってチャネル領域を直接覆っている。
【００５７】
この実施形態では、トレンチ内で浮遊ゲート７”が左側と右側に分離されているので、１トレンチ当たり、共通制御ゲート１３を有する２つのゲート・スタックＳ１、Ｓ２の２つのセルを含む。
当業者に周知の標準の加工工程を行うと、トランジスタ構造が完成する。
【００５８】
制御ゲート１３の自立側壁部分１３’に接して第３のスペーサ１４を形成する（ＰＳ−ＸＸＩＶ）。
【００５９】
注入、例えばＨＤＤ（高ドープ・ドレイン）注入によって、第３のスペーサ１４同士の間の半導体基板１中にドレイン１５を形成する（ＰＳ−ＸＸＶ）。
【００６０】
次に、自己整合シリサイド化法によって、制御ゲート１３の上面にシリサイド層１６、場合によっては二ケイ化チタンまたは二ケイ化コバルトを形成する（ＰＳ−ＸＸＶＩ）。同時に、ドレイン領域１５上面にシリサイド層１５’を形成する。
【００６１】
メタライゼーション（ＰＳ−ＸＸＶＩＩ）およびパッシベーション（ＰＳ−ＸＸＶＩＩＩ）などの後処理を含む工程がさらに続く。
【００６２】
図１４および１５に示す縦型スプリット・ゲート不揮発性メモリ・セルでは、トレンチ４内に２つの浮遊ゲート７”が示され、これら２つの浮遊ゲート７”の間に共通制御ゲート１３がある。この共通制御ゲート１３は、それぞれの浮遊ゲート７”の制御ゲートとして機能することになる。これについては、セルの動作を参照して以下でさらに説明する。この実施形態では、縦型スプリット・ゲート不揮発性メモリ・セルは、１メモリ・セル当たり２ビット記憶することが可能である。
【００６３】
図１６は、本発明による不揮発性メモリ・セルのアレイの第１の実施形態における平面図を示す。
【００６４】
本発明による不揮発性メモリ・セルのアレイでは、各制御ゲート１３のシリサイド化領域１６を接続する複数の金属線１７が、第１の方向（Ａ−Ａ’）に延びている。各ドレイン１５を接続する複数のシリサイド化ドレイン線１５’が、第２の方向（Ｂ−Ｂ’）に延びている。通常、第１の方向と第２の方向は垂直である。矢印ＤＳは、ソース６を含む複数の拡散された（ｄｉｆｆｕｓｅｄ）ソース線（図示せず）の位置および方向を示している。
【００６５】
矢印Ｎは、アレイ内の不揮発性メモリ・セルの位置を表すビット線番号ｎを示す。矢印Ｑは、アレイ内の不揮発性メモリ・セルの位置を表す列線番号ｑを示す。
【００６６】
セルをプログラミングするには、ソース・サイド注入（ＳＳＩ）を使用する。消去には、ファウラ・ノルドハイム・トンネリングを適用する。表１に、選択ビット線ｎと、非選択低（＜ｎ）ビット線および非選択高（＞ｎ）ビット線の、プログラミングと、読出しおよび消去の条件を示す。これらの条件は、奇数の選択ビット線（ｎはビット線番号）用である。偶数の選択ビット線では、非選択低（＜ｎ）ビット線および非選択高（＞ｎ）ビット線の条件は互いに入れ替わるはずである。消去の条件は、不揮発性メモリ・セルの全ビット線または全セクタに影響を及ぼすことに留意されたい。
【００６７】
さらに、消去動作は、ソース線によって実行することができる（「ソース消去」）。ソースに正電位を印加するとともに、ゲートに負電位を印加する。有利なことに、こうすることにより、負電位がゲートにのみ印加されるので、必要となる負電位の値を低減できる。
【表１】
【００６８】
メモリ・セルの正確な仕様に応じて、Ｖｓ≦ＶｅｓおよびＶｅｓ≦Ｖｅとなることに留意されたい。
【００６９】
図１４に示すように、第１の実施形態では、本発明による不揮発性メモリ・セルは、有利なことに横寸法が小さく、セル寸法を縮小することが可能である。また、本発明の縦型スプリット・ゲート不揮発性メモリ・セルを画定するためのマスクの数は少なく、すなわち、上記で論じたようにマスクＭ１とＭ２のみである。さらに、浮遊ゲート７”をパターン形成することにより、浮遊ゲート７”と制御ゲート１３の間で高い容量結合が得られる。その上、チャネル長は不揮発性メモリ・セルの横寸法とは無関係である。したがって、トンネル酸化物５の厚さを約７ナノメートルのままで残すことができ、これは、セル構造の信頼性の点で有利である。
【００７０】
本発明による縦型スプリット・ゲート不揮発性メモリ・セルの製造方法のいくつかの代替実施形態を以下で説明する。各代替実施形態に関して、処理工程の順序の変更について説明する。各代替実施形態について、上記で説明した第１の実施形態の基本順序を参照により使用することに留意されたい。第１の実施形態を形成するための処理工程の順序をリスト２に示す。個々の変更された処理工程をリスト３に示す。
【００７１】
図１７は、本発明による不揮発性メモリ・セルのアレイの第２の実施形態における平面図を示す。
【００７２】
不揮発性メモリ・セルの第１の実施形態では、アレイ内の各制御ゲート１３と、その上を延びる金属線１７とのコンタクトを作成する必要があることが、いささか不利である。
【００７３】
第２の実施形態では、トレンチ４を画定する（図１および２、ＰＳ−Ｉ〜ＰＳ−ＶＩ）前に、トレンチ・マスクＭ１とは反転したマスクを用いた追加のマスキング工程を使用してドレイン線（ドレイン）１５”を注入することによって、コンタクト構成が簡単になっている（ＰＳ−Ｉａ）。
【００７４】
そうすることにより、構築されるデバイスの上面の高さにシリサイド化制御ゲート線１７’を形成することが可能になる。このシリサイド化制御ゲート線１７’は、シリサイド化制御ゲート領域１６（処理工程ＰＳ−ＸＸＶＩによる）を組み込んでいる。
【００７５】
シリサイド化制御ゲート線１７’は、以下のように形成される。図９および１０までの加工工程の後、インターポリ誘電体１２を堆積させる（ＰＳ−ＸＩＸ）前に、パターン付き窒化シリコン層２’を除去する。その後の加工は、第１の実施形態に関して説明した通り行う。
【００７６】
この段階で、パターン付き窒化シリコン層２’が存在しなくなるので、次のＣＭＰ工程（ＰＳ−ＸＸＩ）を注意深く実施しなければならないことに留意されたい。
【００７７】
図１８は、本発明による不揮発性メモリ・セルの第３の実施形態における第１の方向での断面図を示す。
【００７８】
図１９は、本発明による不揮発性メモリ・セルの第３の実施形態における第２の方向での断面図を示す。
【００７９】
本発明による不揮発性メモリ・セルの第３の実施形態は、スリット・マスクＭ２によるパターン工程（ＰＳ−Ｘ）を、後の加工工程の間に実施すると得られる。
【００８０】
その場合、図５および６のＣＭＰ工程（ＰＳ−ＩＸ）の後、工程ＰＳ−Ｘ〜ＰＳ−ＸＩＩＩを飛ばして、次いでポリシリコン７をエッチバックする（ＰＳ−ＸＩＶ）。
【００８１】
そうすると、第１のスペーサ１０が、第１の方向（Ａ−Ａ’）に延びる線として形成される（ＰＳ−ＸＶＩ）。
【００８２】
次に、代替工程を実施する（ＰＳ−ＸＩａ、ＰＳ−ＸＩ〜ＰＳ−ＸＩＩＩ）。すなわち、第２のレジスト１８を付着させ、スリット・マスクＭ２（図示せず）を用いてパターン形成する（ＰＳ−ＸＩａ）。次いで、ＲＩＥによってポリシリコン７およびスペーサ１０をエッチングする（ＰＳ−ＸＩ）。
【００８３】
次の工程で、レジスト１８を剥ぎ取る。例えばＴＥＯＳ、ＨＤＰまたはＨＴＯ法によって酸化物を堆積させる（ＰＳ−ＸＩＩ）。この酸化物層（図示せず）を、スリット４’内および浮遊ゲート７の表面領域上に堆積させる。
【００８４】
続いて、ストップ層としてパターン付き窒化シリコン層２’を用いて、ＣＭＰによってこの酸化物を平坦化させる（ＰＳ−ＸＩＩＩ）。
【００８５】
ここで、浮遊ゲート７の表面上の酸化物を除去する必要がある（ＰＳ−ＸＩＩＩａ）。すなわち、反転スリット・マスクＭ２’を用いてフォトリソグラフィ工程を実施して、浮遊ゲート７の表面領域を画定する。次に、エッチング、好ましくはＲＩＥによって、浮遊ゲート上の酸化物を除去する。
【００８６】
この第３の実施形態における縦型スプリット・ゲート不揮発性メモリ・セルの製造は、図９、１０および１１、１２および１３、１４および１５に示すように、処理工程ＰＳ−ＸＶＩＩ〜ＰＳ−ＸＸＶＩＩへと続く。
【００８７】
工程ＰＳ−ＸＩＩＩａで反転スリット・マスクＭ２’を用いることにより、前の工程で使用したスリット・マスクＭ２との不整合が生じるおそれがあることに留意されたい。
【００８８】
本発明による縦型スプリット・ゲート不揮発性メモリ・セルの第４の実施形態では、スリット・マスクＭ２によるパターン形成工程（ＰＳ−Ｘ）および反応性イオン・エッチング（ＰＳ−ＸＩ）を、加工手順の最後に行う。トンネル酸化物５の形成（ＰＳ−ＶＩＩ）後、ポリシリコンをトレンチに充填し（ＰＳ−ＶＩＩＩ）、ポリシリコンのＣＭＰを行い（ＰＳ−ＩＸ）、続いてポリシリコンをエッチングし（ＰＳ−ＸＶＩＩＩ）、インターポリ誘電体を堆積させ（ＰＳ−ＸＩＸ）、ポリシリコンのＣＶＤを行って（ＰＳ−ＸＸ）制御ゲートを形成する。
【００８９】
次に、スリット・マスクＭ２によって、浮遊ゲート・ポリシリコン、インターポリ誘電体および制御ゲート・ポリシリコンのスタックをパターン形成し（ＰＳ−ＸＸＩａ）、続いてＲＩＥを行って（ＰＳ−ＸＸＩｂ）スリット４’を形成する。
【００９０】
ＲＩＥ工程では、別個の不揮発性メモリ・セルを画定するために、３つの工程を連続して実施する。すなわち、まず、ポリシリコン１３をエッチングし、次いで、インターポリ誘電体１２をエッチングし、最後に、ポリシリコン７をエッチングする。
【００９１】
このエッチング工程（ＰＳ−ＸＸＩｂ）後、例えばＴＥＯＳ、ＨＤＰまたはＨＴＯによって、スリット４’内に二酸化シリコンを堆積させる（工程ＰＳ−ＸＸＩｃ）。
【００９２】
ストップ層としてパターン付き窒化シリコン層２’を用いて、ＣＭＰによって二酸化シリコンを平坦化させる（ＰＳ−ＸＸＩｄ）。
【００９３】
この工程は、窒化シリコン２’の除去（ＰＳ−ＸＸＩＩ）および後続の工程ＰＳ−ＸＸＩＶ〜ＰＳ−ＸＸＶＩＩＩへと続く。
【００９４】
第１の実施形態に従って説明した処理フローでは、単一のエッチング処理順序で実施される、浮遊ゲート・ポリシリコン７のエッチバック（ＰＳ−ＸＩＶ）および平坦化二酸化シリコン９のエッチバック（ＰＳ−ＸＶ）が重要な工程である。平坦化二酸化シリコン９を、浮遊ゲート・ポリシリコン７と同じ高さまで、またはそれよりも低くエッチングすべきである。上記で説明したように、浮遊ゲート・ポリシリコン７中に、孔の代わりにトレンチをエッチングするには、浮遊ゲート・ポリシリコン７上（第１のスペーサ１０）および平坦化酸化物９上（第２のスペーサ１１）にスペーサを形成する後続の工程（ＰＳ−ＸＶＩ）が重要となる。
【００９５】
また、第３のスペーサ１４を形成するためには（ＰＳ−ＸＸＩＶ）、制御ゲート・ポリシリコン１３を、平坦化二酸化シリコン９の高さよりも低いが、基板の高さよりは高くなるようにエッチバックすることが重要である。第３のスペーサ１４は、この場合は、ドレイン注入（ＰＳ−ＸＸＶ）および制御ゲート領域のシリサイド化（ＰＳ−ＸＸＶＩ）のために必要である。
【００９６】
第５の実施形態では、浮遊ゲート・ポリシリコンのエッチバック（ＰＳ−ＸＩＶ）および平坦化二酸化シリコン９のエッチバック（ＰＳ−ＸＶ）処理工程までは、第１の実施形態通り加工を実施する。平坦化二酸化シリコン９の高さを、浮遊ゲート・ポリシリコン７の高さよりも低くすべきである。次に、第１のスペーサを形成する（ＰＳ−ＸＶＩ）。ＲＩＥによって浮遊ゲート７”を画定する（ＰＳ−ＸＶＩＩおよびＰＳ−ＸＶＩＩＩ）。
【００９７】
続いて、インターポリ誘電体１２および制御ゲート・ポリシリコン１３を堆積させる（工程ＰＳ−ＸＩＸおよびＰＳ−ＸＸ）。次の工程で、ＣＭＰによって、インターポリ誘電体１２および制御ゲート・ポリシリコン１３を平坦化させる（ＰＳ−ＸＸＩ）。
【００９８】
次いで、スリット・マスクＭ２によるパターン形成工程を再度実施し（ＰＳ−ＸＸＩＩａ）、続いて、平坦化二酸化シリコン９上のポリシリコンをエッチングする（ＰＳ−ＸＸＩＩｂ）。この工程ＰＳ−ＸＸＩＩａの直後に、二酸化シリコンをさらに堆積させ、ＣＭＰ工程によって平坦化させる（ＰＳ−ＸＸＩＩｃ）。その後の加工は、工程ＰＳ−ＸＸＩＩＩ〜ＰＳ−ＸＸＶＩＩを用いて第１の実施形態通り実施する。
【００９９】
この第５の代替実施形態では、制御ゲート・ポリシリコンのエッチング（ＰＳ−ＸＩＶ）の重要な工程が省略されるが、遺憾ながら、追加のマスキング工程およびＣＭＰ工程が必要となる。
【０１００】
また、この第５の代替実施形態では、ポリシリコンのストリンガが形成される危険がないので、スリット・マスクＭ２を２つ用いた（ＰＳ−ＸおよびＰＳ−ＸＸＩＩａ）際の不整合の問題は重大でなくなる。
【０１０１】
第６の代替実施形態では、ソース注入工程（ＰＳ−Ｉｂ）をトレンチ４の画定および加工（ＰＳ−Ｉ〜ＰＳ−ＩＩＩ）の前に実施する。この場合、注入によってソース線を作成するために注入マスクＭ０が必要となる（Ｍ０は、実質的にトレンチ・マスクＭ１に相当する）。この注入工程は、基板１中に適切な深さで埋め込まれたソース線を得るために、十分に高いエネルギと十分に高いドーズ量で実施すべきである。ここで、ソース注入は、基板１中に浅く行うこともできることに留意されたい。後者の場合、窒化シリコン層２を堆積させる（および後続の処理工程の）前に、シリコンのエピタキシャル層を成長させなければならない。このエピタキシャル層の厚さ（ｄｅｐｔｈ）は、十分な高さのトレンチ４を形成できるように、十分厚くなければならない。
【０１０２】
次いで、第１の実施形態で示した通り加工を実施することができる。
ソース線を、トレンチの長手方向に垂直な第２の方向（Ｂ−Ｂ’、図１６参照）に作成することができ、それによって、縦型スプリット・ゲート不揮発性メモリ・セルのレイアウトが簡単になるので、有利である。すなわち、制御ゲート線１７または１７’は、ここで、トレンチの長手方向（Ａ−Ａ’）に延びることになる。したがって、この場合、制御ゲート・ポリシリコン接続部１３’のエッチバック（ＰＳ−ＸＸＩＩ）を省略することができる。好ましくは、第６の実施形態では、ドレイン線１５；１５’；１５”は、制御ゲート線１７；１７’に平行に延びる。
【０１０３】
この実施形態による縦型スプリット・ゲート不揮発性メモリ・セルのアレイのプログラミングおよび消去は、当業者に周知のように、それぞれ、ソース・サイド注入メカニズムおよびファウラ・ノルドハイム・トンネリングによって行うことができる。
【０１０４】
図２０は、本発明による不揮発性メモリ・セルの代替工程における第１の方向での断面図を示し、ここでは浮遊ゲート材料がエッチバックされている。
【０１０５】
図２１は、本発明による不揮発性メモリ・セルのこの代替工程における第２の方向での断面図を示す。
【０１０６】
さらなる実施形態では、１セル当たり１ビットを含む縦型スプリット・ゲート不揮発性メモリ・セルが製造される。かかる縦型不揮発性メモリ・セルの加工手順は以下の通りである。
【０１０７】
処理工程ＰＳ−Ｉ〜ＰＳ−ＩＩＩによって、基板１中にトレンチ４を画定し、形成する。次に、トレンチ４の両側壁に犠牲酸化物を堆積させ（ＰＳ−ＩＶ）、続いてチャネル注入を行う（ＰＳ−Ｖ）。ソース注入は、この場合は行わない。
【０１０８】
次いで、ポリシリコン７をトレンチ４内に成長させ（ＰＳ−ＶＩＩＩ）、続いて、ポリシリコン７のＣＭＰを行う（ＰＳ−ＩＸ）。
【０１０９】
さらに、工程ＰＳ−Ｘ〜ＰＳ−ＸＩＩＩによってスリット４’を形成する。エッチバック後、エッチングされたポリシリコン部分２０は、トレンチのかなりの部分、通常はトレンチの高さの約半分を覆うことになる。次のスペーサ形成工程ＰＳ−ＸＶａで、エッチングされたポリシリコン部分２０上に、第４のスペーサ２１、２２を形成する。その際、前者を側壁、すなわち、トンネル酸化物５に隣接して形成し、後者をスリット４’内に堆積させた二酸化シリコン９に隣接して形成する。第４のスペーサ２１、２２は、堆積酸化物（例えばＴＥＯＳ、ＨＴＯまたはＨＤＰ）の薄い層および窒化シリコン層、または二酸化シリコン層のみ、または酸窒化物層で作成できる。実際の選択は、すでに堆積させた材料に対するエッチング選択性によって決まる。
【０１１０】
その後の処理工程（工程ＰＳ−ＸＶＩＩＩ）で、マスクとして第４のスペーサ２１、２２を用いて、ＲＩＥによってエッチングされたポリシリコン部分２０をさらにエッチングする。エッチングされたポリシリコン部分２０中に、トンネル酸化物５の底部まで孔をエッチングすると、浮遊ゲート部分２０’が形成される。
【０１１１】
インターポリ誘電体層１２を堆積させる。この層は、トンネル酸化物５の側壁上の露出領域と、第４のスペーサ２１、２２の残りの部分と、トレンチ４の底部と、溝内の浮遊ゲート部分２０’の露出部分と、陥没した平坦化酸化物９とを覆う（ＰＳ−ＸＩＸ）。インターポリ誘電体１２は、二酸化シリコン−窒化シリコン−二酸化シリコンのスタック層（ＯＮＯ層）、二酸化シリコン層、酸窒化物層、高ｋ材料、または他の適当などんな誘電体材料でもよい。
【０１１２】
次いで、ポリシリコンＣＶＤ法をブランケット・モードで用いてポリシリコンを堆積させ、それによってインターポリ誘電体１２上に制御ゲートを形成する（ＰＳ−ＸＸ）。好ましくは、制御ゲート１３用のポリシリコンについては、その場でポリシリコンをドープするか、または別の工程で（場合によっては注入により）第２のポリシリコンをドープすべきである。
【０１１３】
ポリシリコンにＣＭＰ法を行って、ストップ層として働くパターン付き窒化シリコン層２’の上面まで制御ゲート１３用のポリシリコンを研磨する（ＰＳ−ＸＸＩａ）。
【０１１４】
図２２は、本発明による不揮発性メモリ・セルの処理工程ＰＳ−ＸＸＩ後の第１の方向での断面図を示す。
【０１１５】
図２３は、本発明による不揮発性メモリ・セルの処理工程ＰＳ−ＸＸＩ後の第２の方向での断面図を示す。
【０１１６】
次に、パターン付き窒化シリコン層２’を除去する（ＰＳ−ＸＸＩＩ）。標準の加工、すなわち、スペーサ形成（ＰＳ−ＸＸＩＶ）、活性領域注入（ＰＳ−ＸＸＶ）、シリサイド化（ＰＳ−ＸＸＶＩ）、およびメタライゼーションおよびパッシベーション（ＰＳ−ＸＸＶＩＩ、ＸＸＶＩＩＩ）によってこの縦型不揮発性メモリ・セルは完成する。
【０１１７】
図２４は、本発明による不揮発性メモリ・セルのアレイの、このさらなる実施形態における平面図を示す。
【０１１８】
スペーサ形成工程（ＰＳ−ＸＸＩＩＩ）により、第５のスペーサ（２５）を作成する。活性領域注入工程（ＰＳ−ＸＸＩＶ）により、縦型不揮発性メモリ・セルのソース接点およびドレイン接点（図示せず）を併せて作成する。シリサイド化によって、シリサイド化ソース線２８およびシリサイド化ドレイン線２９を形成する。ソース線２８およびドレイン線２９の方向に垂直に延びる制御ゲート線（図示せず）を、第１の実施形態で説明したように金属線１７として、または本発明の第２の実施形態で説明したようにシリサイド化線１７’として実装することができる。
【０１１９】
第４のスペーサ２１、２２によって形成されるマスクを用いてエッチングするため（ＰＳ−ＸＶＩＩＩ）、浮遊ゲート部分２０’は、トンネル酸化物５の両側壁を覆うとともに、スリット４’中に堆積させた酸化物９のすべての面を覆い、単一の浮遊ゲートを形成することになる。この実施形態における縦型スプリット・ゲート不揮発性メモリ・セルは、１メモリ・セル当たり１ビットのみ保持することになる。
【０１２０】
最後の実施形態における縦型スプリット・ゲート不揮発性メモリ・セルのビット密度は、その他の実施形態の縦型スプリット・ゲート不揮発性メモリ・セルの密度の半分にすぎないが、この最後の実施形態では、浮遊ゲートと制御ゲートの間でより高い結合が得られるので有利である。さらに、最後の実施形態の縦型スプリット・ゲート不揮発性メモリ・セルを動作させるのに印加する電圧は、より低い電圧ですむ。また、トレンチ４の底部中へのソース注入工程を省略することができる。したがって、この不揮発性メモリ・セルの加工は、先に述べた実施形態による不揮発性メモリ・セルに比べてより簡単になる。
【図面の簡単な説明】
【０１２１】
【図１】本発明による不揮発性メモリ・セルの第１の工程における第１の方向での断面図である。
【図２】本発明による不揮発性メモリ・セルの第１の工程における第２の方向での断面図である。
【図３】本発明による不揮発性メモリ・セルの第２の工程における第１の方向での断面図である。
【図４】本発明による不揮発性メモリ・セルの第２の工程における第２の方向での断面図である。
【図５】本発明による不揮発性メモリ・セルの第３の工程における第１の方向での断面図である。
【図６】本発明による不揮発性メモリ・セルの第３の工程における第２の方向での断面図である。
【図７】本発明による不揮発性メモリ・セルの第４の工程における第１の方向での断面図である。
【図８】本発明による不揮発性メモリ・セルの第４の工程における第２の方向での断面図である。
【図９】本発明による不揮発性メモリ・セルの第５の工程における第１の方向での断面図である。
【図１０】本発明による不揮発性メモリ・セルの第５の工程における第２の方向での断面図である。
【図１１】本発明による不揮発性メモリ・セルの第５の工程における平面図である。
【図１２】本発明による不揮発性メモリ・セルの第６の工程における第１の方向での断面図である。
【図１３】本発明による不揮発性メモリ・セルの第６の工程における第２の方向での断面図である。
【図１４】本発明による不揮発性メモリ・セルの第１の実施形態における第１の方向での断面図である。
【図１５】本発明による不揮発性メモリ・セルの第１の実施形態における第２の方向での断面図である。
【図１６】本発明による不揮発性メモリ・セルのアレイの第１の実施形態における平面図である。
【図１７】本発明による不揮発性メモリ・セルのアレイの第２の実施形態における平面図である。
【図１８】本発明による不揮発性メモリ・セルの第１の代替工程における第１の方向での断面図である。
【図１９】本発明による不揮発性メモリ・セルの第１の代替工程における第２の方向での断面図である。
【図２０】本発明による不揮発性メモリ・セルの第３の代替工程における第１の方向での断面図である。
【図２１】本発明による不揮発性メモリ・セルの第３の代替工程における第２の方向での断面図である。
【図２２】本発明による不揮発性メモリ・セルの第４の代替工程における第１の方向での断面図である。
【図２３】本発明による不揮発性メモリ・セルの第４の代替工程における第２の方向での断面図である。
【図２４】本発明による不揮発性メモリ・セルのアレイのさらなる実施形態における平面図である。
【符号の説明】
【０１２２】
リスト１ 参照リスト
１ 半導体基板
１’ 隣り合うトレンチの間の中間基板部分
２ 窒化シリコン
２’ パターン付き窒化シリコン
３ レジスト層
４ トレンチ
４’ スリット
５ トンネル酸化物
６ ソース
７ 浮遊ゲート
７’エッチングされたポリシリコン
７”浮遊ゲートブロック
８ 第２のレジスト層
９ 酸化物層
１０ 第１のスペーサ
１１ 第２のスペーサ
１２ インターポリ誘電体層
１３ 制御ゲート（ＣＧ）ポリ
１３’ＣＧ自立側壁
１３” ポリシリコン接続部
１４ 第３のスペーサ
１５ ドレイン
１５’ シリサイド化ドレイン線
１５” 注入ドレイン線
１６ シリサイド層
１７ 金属線
１７’ ケイ化ゲート制御線
１８ 第３のレジスト
１９ エッチングされた浮遊ゲート
１９’ 共形ポリシリコン層
１９” ポリシリコン・スペーサ
２０ エッチングされたポリシリコン部分
２０’ 浮遊ゲート部分
２１ 第４のスペーサ
２２ 第４のスペーサ
２５ スペーサ
２６ シリサイド化制御ゲート
２８ シリサイド化ソース線
２９ シリサイド化ドレイン線
Ｓ トレンチ底部
ＣＲ チャネル領域
ＤＳ 拡散されたソース線
Ｌ トレンチ側壁下部
Ｍ０ 注入マスク
Ｍ１ トレンチ・マスク
Ｍ２ スリット・マスク
ＳＬ ソース線
Ｕ トレンチ側壁上部
リスト２ 処理工程リスト
ＰＳ−Ｉ 窒化シリコン層の堆積
ＰＳ−ＩＩ マスクＭ１によるパターン形成
ＰＳ−ＩＩＩ 窒化シリコンおよび基板（トレンチ）のＲＩＥ
ＰＳ−ＩＶ 犠牲酸化物の成長
ＰＳ−Ｖ チャネル注入
ＰＳ−ＶＩ ソース注入
ＰＳ−ＶＩＩ トンネル酸化物の成長
ＰＳ−ＶＩＩＩ ポリシリコンによるトレンチ充填
ＰＳ−ＩＸ ポリシリコンのＣＭＰ
ＰＳ−Ｘ マスクＭ２によるパターン形成
ＰＳ−ＸＩ ＲＩＥによるスリットのエッチング
ＰＳ−ＸＩＩ 酸化物層（ＴＥＯＳなど）の成長
ＰＳ−ＸＩＩＩ 酸化物のＣＭＰ
ＰＳ−ＸＩＶ ポリシリコンのエッチバック
ＰＳ−ＸＶ 平坦化酸化物のエッチバック
ＰＳ−ＸＶＩ スペーサ形成
ＰＳ−ＸＶＩＩ ポリシリコンのＲＩＥによる初期「溝」のエッチング
ＰＳ−ＸＶＩＩＩ ポリシリコンのＲＩＥによる底部酸化物までのさらなるエッチング
ＰＳ−ＸＩＸ インターポリ誘電体の堆積
ＰＳ−ＸＸ ポリシリコンのＣＶＤ
ＰＳ−ＸＸＩ ポリシリコンの第２のＣＭＰ
ＰＳ−ＸＸＩＩ ポリシリコン接続部１３’のエッチバック
ＰＳ−ＸＸＩＩＩ パターン付き窒化シリコン２’の除去
ＰＳ−ＸＸＩＶ スペーサ形成
ＰＳ−ＸＸＶ ドレイン注入
ＰＳ−ＸＸＶＩ 制御ゲートおよびドレインのシリサイド化
ＰＳ−ＸＸＶＩＩ メタライゼーション
ＰＳ−ＸＸＶＩＩＩ パッシベーション
リスト３ 代替処理工程リスト
ＰＳ−Ｉａ 反転スリット・マスクＭ１’
ＰＳ−Ｉｂ マスクＭ０によるソース線の注入
ＰＳ−ＩＩＩａ ＩＩＩ前のドレイン線の注入
ＰＳ−ＸＩａ スリット・マスクＭ２によるパターン形成
ＰＳ−ＸＩＩＩａ 浮遊ゲート上の二酸化シリコンの除去
ＰＳ−ＸＩＶａ スリット・マスクＭ２によるパターン形成
ＰＳ−ＸＶａ スペーサ形成
ＰＳ−ＸＶＩＩＩａ ＸＶＩＩＩ前のシリサイド化制御ゲートの形成
ＰＳ−ＸＸＩａ スリット・マスクＭ２によるパターン形成
ＰＳ−ＸＸＩｂ スリット４’を形成するための反応性イオン・エッチング
ＰＳ−ＸＸＩｃ スリット４’内の酸化物の成長
ＰＳ−ＸＸＩｄ ＣＭＰによる酸化物の平坦化
ＰＳ−ＸＸＩＩａ スリット・マスクＭ２の第２の適用
ＰＳ−ＸＸＩＩｂ 平坦化二酸化シリコン９上のポリシリコンのエッチング
ＰＳ−ＸＸＩＩｃ 二酸化シリコンの堆積およびＣＭＰによる平坦化
【技術分野】
【０００１】
本発明は、請求項１のプリアンブルに記載の、少なくとも１つのビットを記憶する縦型スプリット・ゲート不揮発性メモリ・セルを備える半導体デバイスに関する。本発明はまた、少なくとも１つのそのような縦型スプリット・ゲート不揮発性メモリ・セルを含むアレイに関する。さらに、本発明は、そのような縦型スプリット・ゲート不揮発性メモリ・セルを備える半導体デバイスの製造方法に関する。
【背景技術】
【０００２】
電気的消去可能読出し専用メモリ・セル（ＥＥＰＲＯＭ）である、縦型スプリット・ゲート不揮発性メモリ・セルが、米国特許第６，０８７，２２２号から周知である。従来技術によるこのＥＥＰＲＯＭセルは、半導体基板中に、浮遊ゲートおよび該浮遊ゲート上面の制御ゲートからなるゲート構造を収容したトレンチを含む。この縦型不揮発性メモリ・セルでは、浮遊ゲートがトレンチ底部に位置し、制御ゲートがバイア状構造としてトレンチの上半分部分に位置する。制御ゲートは、誘電体層によって浮遊ゲートから分離されている。ソース領域およびドレイン領域がやはり、水平に配置されており、一方の型の領域がトレンチに隣接する基板表面に近い高さに位置し、他方の型の領域がトレンチ底部の下に位置している。この構成では、ソースとドレインの間のチャネルは、使用時に、トレンチの側壁に沿って垂直方向に配置される。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
浮遊ゲート／制御ゲートのスタックの性質により、米国特許第６，０８７，２２２号のＥＥＰＲＯＭセルでは、セルの電気的特性は、浮遊ゲートと制御ゲートの間の比較的低い容量結合の影響を受ける。
【０００４】
さらに、バイア状構造の制御ゲートを有する縦型スプリット・ゲート不揮発性メモリ・セルを形成する米国特許第６，０８７，２２２号の方法は、かなり複雑になることがあり、この理由で、０．１８μｍおよび０．１３μｍの設計ルールを使用した新世代のデバイスでは製品歩留りが低下するおそれがある。
【０００５】
本発明の目的は、従来技術のＥＥＰＲＯＭセルに比べて、電気的特性が改善された縦型不揮発性メモリ・セルを備える半導体デバイスを提供することである。
【課題を解決するための手段】
【０００６】
この目的は、請求項１のプリアンブルに記載の縦型スプリット・ゲート不揮発性メモリ・セルを備える半導体デバイスによって達成され、制御ゲートがトレンチの底部まで延び、第１の浮遊ゲートが制御ゲートと共に第１のゲート・スタックを形成するようにトレンチの左側壁に位置し、第２の浮遊ゲートが制御ゲートと共に第２のゲート・スタックを形成するようにトレンチの右側壁に位置することを特徴とする。
【０００７】
本発明はまた、少なくとも１つの本発明によるそのような縦型スプリット・ゲート不揮発性メモリ・セルを含むアレイに関する。
【０００８】
本発明に従って縦型スプリット・ゲート不揮発性メモリ・セル内に浮遊ゲートおよび制御ゲートを配置することにより、不揮発性メモリ・セルの電気的特性が改善される。すなわち、浮遊ゲートと制御ゲートの間で高い結合が得られるようになる。
【０００９】
本発明のもう１つの目的は、従来技術の方法ほど複雑でない縦型スプリット・ゲート不揮発性メモリ・セルを備える半導体デバイスの製造方法を提供することである。
【００１０】
本発明は、本発明による縦型スプリット・ゲート不揮発性メモリ・セルを備える半導体デバイスの製造方法に関する。
【００１１】
請求項５のプリアンブルに記載のこの方法は、ポリシリコンをトレンチ内に堆積させ、そのポリシリコンは平坦化上面を有する工程と、メモリ・セルを第２の方向に分離するために、スリット・マスクを用いてトレンチ内に二酸化シリコンによる分離スリットを形成する工程と、ポリシリコンをエッチバックする工程と、二酸化シリコンをエッチバックする工程と、ポリシリコンの平坦化上面に第２の方向に延びる第１のスペーサを形成するとともに、二酸化シリコン上に第１の方向に延びる第２のスペーサを形成する工程と、第１のスペーサおよび第２のスペーサをマスクとして用いて、反応性イオン・エッチング法によってポリシリコンをエッチングして、浮遊ゲートとして働くエッチングによって陥没したポリシリコン部分と、トレンチ底部の露出部分とを形成する工程と、浮遊ゲート上およびトレンチ底部の露出部分上に誘電体を形成する工程と、誘電体上に第２のポリシリコン層を堆積させる工程と、誘電体を覆ってトレンチ上面からトレンチ底部まで延びる制御ゲートとして使用される、第２のポリシリコンを平坦化させる工程とを備えることを特徴とする。
【００１２】
かかる方法により、０．１８μｍ技術さらにはより小型の設計ルールを用いた世代のデバイス用の、本発明による不揮発性メモリ・セルの構築が可能になるので有利である。
【００１３】
本発明をいくつかの図面を参照して以下で説明する。それらの図面は、例示のためにすぎず、添付の特許請求の範囲で定義される保護の範囲を限定するものではない。
【発明を実施するための最良の形態】
【００１４】
縦型スプリット・ゲート不揮発性メモリ・セルおよびかかる縦型スプリット・ゲート不揮発性メモリ・セルの製造方法を以下で説明する。この方法の範囲内で、いくつかの代替の加工工程を適用することができ、それにより縦型スプリット・ゲート不揮発性メモリ・セルについていくつかの代替実施形態が得られる。まず、本発明による縦型スプリット・ゲート不揮発性メモリ・セルの基本的な製造方法およびかかる縦型スプリット・ゲート不揮発性メモリ・セルの第１実施形態を、かかるデバイスを製造する間の連続工程を示す図面を参照しながら説明する。各加工工程を、「ＰＳ」の後にローマ数字を付して示す。
【００１５】
次に、それぞれの代替加工工程について説明するとともに、縦型スプリット・ゲート不揮発性メモリ・セルの変更点を、縦型スプリット・ゲート不揮発性メモリ・セルの基本の第１の実施形態と比べて論じることとする。
【００１６】
しかし、本発明の真の趣旨および添付の特許請求の範囲によってのみ限定される本発明の範囲から逸脱することなく、他の代替形態および同等の実施形態を思いつき実施できることが当業者には理解されよう。
【００１７】
本発明では、メモリ・セルとして浮遊ゲートと制御ゲートのスプリット・ゲート構造を保持したトレンチ構造を含む縦型スプリット・ゲート不揮発性メモリ・セルについて説明する。本発明による縦型スプリット・ゲート不揮発性メモリ・セルでは、浮遊ゲートと制御ゲートの間で高い容量結合が得られ部分的に自己整合するように製造することができる。トレンチを使用することにより、横寸法を小さくしつつも、トレンチ側壁の縦方向ではチャネル長を長く維持できるという利点がある。
【００１８】
図１は、本発明による不揮発性メモリ・セルの第１の工程における第１の方向での断面図を示す。図２は、本発明による不揮発性メモリ・セルの第１の工程における第２の方向での断面図を示す。図１の第１の方向は、形成されるトレンチの方向に垂直であり、図２の第２の方向は、そのトレンチに平行である。図２の断面図は、図１では破線ＩＩ−ＩＩで示されている。ここで、以下で示す断面図はすべて、このように相互に関係していることに留意されたい。
【００１９】
半導体基板１上に、窒化シリコン層２を堆積させる（工程ＰＳ−Ｉ）。場合によっては、窒化シリコン層２を形成する前に、まず薄い酸化物層（図示せず）を形成してもよい。次に、窒化シリコン層２上にレジスト層３を付着させ、フォトリソグラフィ工程で第１のマスクＭ１によってパターン形成する（ＰＳ−ＩＩ）。第１のマスクＭ１が、不揮発性メモリ・セル構造上に概略的に示されている。
【００２０】
続いて、工程（ＰＳ−ＩＩＩ）で、反応性イオン・エッチング（ＲＩＥ）によって窒化シリコン層２をエッチングする。ここでは、パターン付きレジスト層３をマスクとして用いて、基板１中の、隣り合うトレンチ４の間にある中間基板部分１’内にトレンチ４を形成する。トレンチ４の幅には、それぞれの設計ルールで最小のフィーチャ寸法を選択することができる。一般に、０．１８μｍの設計ルールでは、トレンチ４の幅は４００ナノメートルになる。
【００２１】
図３は、本発明による不揮発性メモリ・セルの第２の工程における第１の方向での断面図を示す。図４は、本発明による不揮発性メモリ・セルの第２の工程における第２の方向での断面図である。
【００２２】
パターン付きレジスト層３を剥ぎ取った後、犠牲シリコン酸化物（図示せず）を成長させる（ＰＳ−ＩＶ）。トレンチの側壁に沿ってチャネル注入部（図示せず）および閾値電圧（Ｖｔ）調整注入部（図示せず）を作成するために、注入工程（ＰＳ−Ｖ）を実施する。チャネルおよびＶｔ調整を得るためのこの注入工程は、基板１の上面に対して斜め入射角で行うべきである。さらに、（垂直入射角で行う）高ドーズ量注入工程（ＰＳ−ＶＩ）により、トレンチ底部でトレンチに平行して線形ドープ領域６を作成する。これは、後にソース領域として働くことになる。
【００２３】
次に、ＨＦ浸液を用いたウェット・エッチングによって犠牲酸化物を除去し、トンネル酸化物５を熱的に成長させる（ＰＳ−ＶＩＩ）。トンネル酸化物５の厚さは、約７ナノメートルである。
【００２４】
メモリ・セルの横寸法に対する酸化物５の厚さの寸法調整（ｓｃａｌｉｎｇ）は、横型スプリット・ゲート不揮発性メモリ・セルの場合では問題になるが、本発明の縦型スプリット・ゲート不揮発性メモリ・セルにおけるチャネル長は、トレンチ４の深さによって決まることになるので、この場合は問題にならない。横型スプリット・ゲート不揮発性メモリ・セルでは、トンネル酸化物５の厚さを寸法調整できないので、制御ゲート長を縮小することができない。同様の議論が浮遊ゲート長に関してもいえる。
【００２５】
この場合では、トンネル酸化物５の厚さおよびチャネルｃｒの長さを縮小せずに、縦型スプリット・ゲート不揮発性メモリ・セルのセル（領域）寸法を縮小することができる。
【００２６】
図５は、本発明による不揮発性メモリ・セルの第３の工程における第１の方向での断面図を示す。
【００２７】
図６は、本発明による不揮発性メモリ・セルの第３の工程における第２の方向での断面図を示す。
【００２８】
化学気相成長（ＣＶＤ）法をブランケット・モードで用いて、トレンチ４にポリシリコン７を充填する（ＰＳ−ＶＩＩＩ）。好ましくは、ポリシリコン７については、使用時のゲート空乏化現象を防止するために、その場で（ｉｎ−ｓｉｔｕ）ポリシリコンをドープするか、または別の工程で（場合によっては注入により）ポリシリコンをドープすべきである。
【００２９】
化学的機械研磨（ＣＭＰ）法によって、ＣＭＰ工程でストップ層として働くことになる、パターン付き窒化シリコン層２’の上面までポリシリコン７を研磨する（ＰＳ−ＩＸ）。
【００３０】
ＣＭＰの実施後、第２のレジスト層８を堆積させ、ポリシリコン７中にスリット４’をエッチングするために、マスクＭ２によってパターン形成する（ＰＳ−Ｘ）。次に、ＲＩＥ法を用いて、スリット４’をエッチングする（ＰＳ−ＸＩ）。スリット４’は、トレンチ４の方向に対して垂直方向に延びる。
【００３１】
図７は、本発明による不揮発性メモリ・セルの第４の工程における第１の方向での断面図を示す。
【００３２】
図８は、本発明による不揮発性メモリ・セルの第４の工程における第２の方向での断面図を示す。
パターン付きレジスト層８を剥ぎ取り処理によって除去する。
【００３３】
次に、例えば、ＴＥＯＳ（オルトケイ酸テトラエチル）、ＨＴＯ（高温酸化物）、またはＨＭＰ（高密度プラズマ）堆積法によって酸化物（二酸化シリコン）層９を堆積させて、スリット４’を充填する（ＰＳ−ＸＩＩ）。
【００３４】
ストップ層としてパターン付き窒化シリコン層２’を用いて、ＣＭＰによって酸化物層９を平坦化させる（ＰＳ−ＸＩＩＩ）。平坦化酸化物層がポリシリコン７部分同士の間にあるスリット４’を充填している。
【００３５】
ポリシリコンの表面がパターン付き窒化シリコン層２’の表面よりも僅かに低く陥没するように、ＲＩＥ法によってポリシリコン７部分を部分的にエッチバックする（ＰＳ−ＸＩＶ）。
【００３６】
同様に、陥没したポリシリコン７部分よりもいくぶん深く陥没するように、平坦化酸化物９をエッチングする（ＰＳ−ＸＶ）。
【００３７】
後続の工程で、各ポリシリコン７部分に浮遊ゲートを画定するために、スペーサ１０、１１を形成する（ＰＳ−ＸＶＩ）。
【００３８】
これらのスペーサは、堆積酸化物（例えばＴＥＯＳまたはＨＴＯ）の薄い層および窒化シリコン層、または酸化物層のみ、または酸窒化物層で作成できる。スペーサ材料の選択は、構造の他の材料に対するエッチング選択性によって決まる。陥没したポリシリコンと陥没した平坦化酸化物とでそれぞれ深さが僅かに異なるため、陥没したポリシリコン７上に形成される第１のスペーサ１０は、陥没した平坦化酸化物９上に形成される第２のスペーサ１１よりも大きくなることに留意されたい。
この様子を図９および１０を参照して以下でより詳細に説明する。
【００３９】
図９は、本発明による不揮発性メモリ・セルの第５の工程における第１の方向での断面図を示す。
【００４０】
図１０は、本発明による不揮発性メモリ・セルの第５の工程における第２の方向での断面図を示す。
【００４１】
第１のスペーサ１０の寸法によって、形成される縦型浮遊ゲートの厚さが規定される。すなわち、後続のＲＩＥ工程で、第１のスペーサ１０をマスクとして用いて、陥没したポリシリコン７部分に「溝」をエッチングする。第１および第２のスペーサ１０、１１は、ＲＩＥ工程でエッチングによって除去されることになる。スペーサ１０、１１の除去は、ＲＩＥ法の選択性により、ポリシリコン７の除去よりもゆっくりになるので、エッチングによって形成されるポリシリコン部分の形状を制御することができる。
【００４２】
エッチング工程を３工程と考えるとより良く理解できよう。すなわち、スペーサ（１０、１１）を用いてＵ形ポリシリコン７’部分を形成する第１および第２の工程（ＰＳ−ＸＶＩＩ）と、エッチングによってポリシリコン部分７”を形成する第３の工程（ＰＳ−ＸＶＩＩＩ）である。第１の工程ＸＶＩＩで、スペーサ１０、１１を「ハード・マスク」として用いてポリシリコンのエッチングを行う。ポリシリコン中に初期溝をエッチングすると、その選択性のため、Ｕ形ポリシリコン７’が形成されることになる（図９）。次に、第２の工程で、ＲＩＥ法またはウェット・エッチング法によってスペーサ１０、１１を除去する。最後に、第３の工程ＰＳ−ＸＶＩＩＩで、ＲＩＥによってエッチングしてポリシリコン部分７”を作成する（図１２参照）。（第１の工程で作成した初期溝の形状は、該溝の底部がトレンチ４の底部に達するまでエッチングされている。）
「溝」内のポリシリコンは、エッチングによってすべて除去されることになる。各トレンチ内に、まったく接続していない２つの別個のポリシリコン部分が形成される。すなわち、トレンチ４の左側下部Ｌに１つのポリシリコン部分７”がエッチングされ、トレンチ４の右側下部Ｌに１つのポリシリコン部分７”がエッチングされる（図１２の断面図参照）。これら２つのエッチングされたポリシリコン部分７”は、後の工程でそれぞれ浮遊ゲートを形成することになる。エッチング後、トレンチ４内に残るエッチングされたポリシリコン部分７”の高さは、実際の処理パラメータによって決まる。
【００４３】
図１１は、図８に示す断面図に対応する、本発明による不揮発性メモリ・セルの第５の工程における上面図を示す。
【００４４】
図９、１０、および１１に示すように、第１のスペーサ１０を形成しやすいように、浮遊ゲートのポリシリコン７の表面の高さを窒化シリコン部分２’の表面の高さよりも低くする必要があることに留意されたい。第２のスペーサ１１がポリシリコン上ではなく酸化物上に形成されるように、酸化物９の表面の高さをポリシリコンの表面の高さよりも低くする必要がある。自明のように、制御ゲートを形成できるように、酸化物の表面の高さは、チャネル領域ｃｒの高さよりも高くなければならない。先ほど述べたポリシリコンのエッチング工程において、ポリシリコンを「カップ」形ポリシリコン部となるようにエッチングした結果、ポリシリコンが「カップ」の底部中央領域だけで除去されることになる。左側部分７”と右側部分７”との接続が、底部中央領域の外側で残存することがある。その場合、その不揮発性メモリ・セルは、１ビットのメモリ・セルとなる。
【００４５】
図１２は、本発明による不揮発性メモリ・セルの第６の工程における第１の方向での断面図を示す。
【００４６】
図１３は、本発明による不揮発性メモリ・セルの第６の工程における第２の方向での断面図を示す。
【００４７】
インターポリ誘電体層１２を堆積させる。この層は、トレンチ４と底部Ｓ上のトンネル酸化物５のエッチングされた部分７”と、陥没した平坦化酸化物９とを覆う（ＰＳ−ＸＩＸ）。
【００４８】
インターポリ誘電体１２は、二酸化シリコン−窒化シリコン−二酸化シリコンのスタック層（ＯＮＯ層）、二酸化シリコン層、酸窒化物層、高ｋ材料、または他の適当などんな誘電体材料でもよい。
【００４９】
次に、制御ゲート１３を形成するために、化学気相成長（ＣＶＤ）法をブランケット・モードで用いて第２のポリシリコンを堆積させる（ＰＳ−ＸＸ）。好ましくは、第２のポリシリコンについては、使用時のゲート空乏化現象を防止するために、その場でポリシリコンをドープするか、または別の工程で（場合によっては注入により）第２のポリシリコンをドープすべきである。
【００５０】
第２のポリシリコンに化学的機械研磨（ＣＭＰ）法を行うことにより、このＣＭＰ工程ではストップ層として働くことになる、パターン付き窒化シリコン層２’の上面まで第２のポリシリコンを研磨する（ＰＳ−ＸＸＩ）。
【００５１】
任意選択で、インターポリ誘電体１２を堆積させる前に、ＨＦ浸液を用いて、トレンチ４の側壁上部Ｕにある露出領域でトンネル酸化物５を除去してもよい。その場合、インターポリ誘電体１２を基板１の半導体材料上に堆積させることになる。すなわち、この場合、制御ゲート１３は、チャネル領域ｃｒの露出した上部分を覆い、チャネル領域ｃｒからはインターポリ誘電体層１２によってのみ分離される。
【００５２】
図１３に示すように、ＣＭＰ工程後も、隣り合うトレンチ４内の各制御ゲート１３は、ポリシリコン接続部１３”によって、陥没した平坦化酸化物９上で依然として相互接続されていることに留意されたい。エッチバック法を用いて、隣り合う制御ゲート１３の間のこのポリシリコン接続部１３”を除去する（ＰＳ−ＸＸＩＩ）。
【００５３】
（あるいは、第２のポリシリコンを堆積させる前に、パターン付き窒化シリコン層２’を陥没した平坦化酸化物９の表面よりも低くエッチングすることによって、層２’を除去することもできる。この場合、ポリシリコン接続部１３”なしでＣＭＰを用いて制御ゲート１３を形成することができる。）
分離した制御ゲート１３を形成した後、基板部分１’上のパターン付き窒化シリコン層２’を除去する。ここで、制御ゲート１３の頂部は、トレンチ４同士の間にある基板部分１’上にそそり立つ自立側壁１３’を含むことになる。
【００５４】
図１４は、本発明による不揮発性メモリ・セルの第１の実施形態における第１の方向での断面図を示す。
【００５５】
図１５は、本発明による不揮発性メモリ・セルの第１の実施形態における第２の方向での断面図を示す。
【００５６】
本発明による縦型スプリット・ゲート不揮発性メモリ・セルには、浮遊ゲート７”および制御ゲート１３からなる、２つのゲート・スタックＳ１、Ｓ２が存在する。浮遊ゲート７”は、トレンチ４の側壁下部分Ｌに沿って位置する。制御ゲート１３は、ほぼ、トレンチ４の上面からトレンチ４の底部まで延びている。この構成では、制御ゲート１３は、トレンチ下部では浮遊ゲート７”をその作用長（ｗｏｒｋｉｎｇ ｌｅｎｇｔｈ）全体にわたって覆い、トレンチ上部Ｕでは側壁の露出領域の長さにわたってチャネル領域を直接覆っている。
【００５７】
この実施形態では、トレンチ内で浮遊ゲート７”が左側と右側に分離されているので、１トレンチ当たり、共通制御ゲート１３を有する２つのゲート・スタックＳ１、Ｓ２の２つのセルを含む。
当業者に周知の標準の加工工程を行うと、トランジスタ構造が完成する。
【００５８】
制御ゲート１３の自立側壁部分１３’に接して第３のスペーサ１４を形成する（ＰＳ−ＸＸＩＶ）。
【００５９】
注入、例えばＨＤＤ（高ドープ・ドレイン）注入によって、第３のスペーサ１４同士の間の半導体基板１中にドレイン１５を形成する（ＰＳ−ＸＸＶ）。
【００６０】
次に、自己整合シリサイド化法によって、制御ゲート１３の上面にシリサイド層１６、場合によっては二ケイ化チタンまたは二ケイ化コバルトを形成する（ＰＳ−ＸＸＶＩ）。同時に、ドレイン領域１５上面にシリサイド層１５’を形成する。
【００６１】
メタライゼーション（ＰＳ−ＸＸＶＩＩ）およびパッシベーション（ＰＳ−ＸＸＶＩＩＩ）などの後処理を含む工程がさらに続く。
【００６２】
図１４および１５に示す縦型スプリット・ゲート不揮発性メモリ・セルでは、トレンチ４内に２つの浮遊ゲート７”が示され、これら２つの浮遊ゲート７”の間に共通制御ゲート１３がある。この共通制御ゲート１３は、それぞれの浮遊ゲート７”の制御ゲートとして機能することになる。これについては、セルの動作を参照して以下でさらに説明する。この実施形態では、縦型スプリット・ゲート不揮発性メモリ・セルは、１メモリ・セル当たり２ビット記憶することが可能である。
【００６３】
図１６は、本発明による不揮発性メモリ・セルのアレイの第１の実施形態における平面図を示す。
【００６４】
本発明による不揮発性メモリ・セルのアレイでは、各制御ゲート１３のシリサイド化領域１６を接続する複数の金属線１７が、第１の方向（Ａ−Ａ’）に延びている。各ドレイン１５を接続する複数のシリサイド化ドレイン線１５’が、第２の方向（Ｂ−Ｂ’）に延びている。通常、第１の方向と第２の方向は垂直である。矢印ＤＳは、ソース６を含む複数の拡散された（ｄｉｆｆｕｓｅｄ）ソース線（図示せず）の位置および方向を示している。
【００６５】
矢印Ｎは、アレイ内の不揮発性メモリ・セルの位置を表すビット線番号ｎを示す。矢印Ｑは、アレイ内の不揮発性メモリ・セルの位置を表す列線番号ｑを示す。
【００６６】
セルをプログラミングするには、ソース・サイド注入（ＳＳＩ）を使用する。消去には、ファウラ・ノルドハイム・トンネリングを適用する。表１に、選択ビット線ｎと、非選択低（＜ｎ）ビット線および非選択高（＞ｎ）ビット線の、プログラミングと、読出しおよび消去の条件を示す。これらの条件は、奇数の選択ビット線（ｎはビット線番号）用である。偶数の選択ビット線では、非選択低（＜ｎ）ビット線および非選択高（＞ｎ）ビット線の条件は互いに入れ替わるはずである。消去の条件は、不揮発性メモリ・セルの全ビット線または全セクタに影響を及ぼすことに留意されたい。
【００６７】
さらに、消去動作は、ソース線によって実行することができる（「ソース消去」）。ソースに正電位を印加するとともに、ゲートに負電位を印加する。有利なことに、こうすることにより、負電位がゲートにのみ印加されるので、必要となる負電位の値を低減できる。
【表１】
【００６８】
メモリ・セルの正確な仕様に応じて、Ｖｓ≦ＶｅｓおよびＶｅｓ≦Ｖｅとなることに留意されたい。
【００６９】
図１４に示すように、第１の実施形態では、本発明による不揮発性メモリ・セルは、有利なことに横寸法が小さく、セル寸法を縮小することが可能である。また、本発明の縦型スプリット・ゲート不揮発性メモリ・セルを画定するためのマスクの数は少なく、すなわち、上記で論じたようにマスクＭ１とＭ２のみである。さらに、浮遊ゲート７”をパターン形成することにより、浮遊ゲート７”と制御ゲート１３の間で高い容量結合が得られる。その上、チャネル長は不揮発性メモリ・セルの横寸法とは無関係である。したがって、トンネル酸化物５の厚さを約７ナノメートルのままで残すことができ、これは、セル構造の信頼性の点で有利である。
【００７０】
本発明による縦型スプリット・ゲート不揮発性メモリ・セルの製造方法のいくつかの代替実施形態を以下で説明する。各代替実施形態に関して、処理工程の順序の変更について説明する。各代替実施形態について、上記で説明した第１の実施形態の基本順序を参照により使用することに留意されたい。第１の実施形態を形成するための処理工程の順序をリスト２に示す。個々の変更された処理工程をリスト３に示す。
【００７１】
図１７は、本発明による不揮発性メモリ・セルのアレイの第２の実施形態における平面図を示す。
【００７２】
不揮発性メモリ・セルの第１の実施形態では、アレイ内の各制御ゲート１３と、その上を延びる金属線１７とのコンタクトを作成する必要があることが、いささか不利である。
【００７３】
第２の実施形態では、トレンチ４を画定する（図１および２、ＰＳ−Ｉ〜ＰＳ−ＶＩ）前に、トレンチ・マスクＭ１とは反転したマスクを用いた追加のマスキング工程を使用してドレイン線（ドレイン）１５”を注入することによって、コンタクト構成が簡単になっている（ＰＳ−Ｉａ）。
【００７４】
そうすることにより、構築されるデバイスの上面の高さにシリサイド化制御ゲート線１７’を形成することが可能になる。このシリサイド化制御ゲート線１７’は、シリサイド化制御ゲート領域１６（処理工程ＰＳ−ＸＸＶＩによる）を組み込んでいる。
【００７５】
シリサイド化制御ゲート線１７’は、以下のように形成される。図９および１０までの加工工程の後、インターポリ誘電体１２を堆積させる（ＰＳ−ＸＩＸ）前に、パターン付き窒化シリコン層２’を除去する。その後の加工は、第１の実施形態に関して説明した通り行う。
【００７６】
この段階で、パターン付き窒化シリコン層２’が存在しなくなるので、次のＣＭＰ工程（ＰＳ−ＸＸＩ）を注意深く実施しなければならないことに留意されたい。
【００７７】
図１８は、本発明による不揮発性メモリ・セルの第３の実施形態における第１の方向での断面図を示す。
【００７８】
図１９は、本発明による不揮発性メモリ・セルの第３の実施形態における第２の方向での断面図を示す。
【００７９】
本発明による不揮発性メモリ・セルの第３の実施形態は、スリット・マスクＭ２によるパターン工程（ＰＳ−Ｘ）を、後の加工工程の間に実施すると得られる。
【００８０】
その場合、図５および６のＣＭＰ工程（ＰＳ−ＩＸ）の後、工程ＰＳ−Ｘ〜ＰＳ−ＸＩＩＩを飛ばして、次いでポリシリコン７をエッチバックする（ＰＳ−ＸＩＶ）。
【００８１】
そうすると、第１のスペーサ１０が、第１の方向（Ａ−Ａ’）に延びる線として形成される（ＰＳ−ＸＶＩ）。
【００８２】
次に、代替工程を実施する（ＰＳ−ＸＩａ、ＰＳ−ＸＩ〜ＰＳ−ＸＩＩＩ）。すなわち、第２のレジスト１８を付着させ、スリット・マスクＭ２（図示せず）を用いてパターン形成する（ＰＳ−ＸＩａ）。次いで、ＲＩＥによってポリシリコン７およびスペーサ１０をエッチングする（ＰＳ−ＸＩ）。
【００８３】
次の工程で、レジスト１８を剥ぎ取る。例えばＴＥＯＳ、ＨＤＰまたはＨＴＯ法によって酸化物を堆積させる（ＰＳ−ＸＩＩ）。この酸化物層（図示せず）を、スリット４’内および浮遊ゲート７の表面領域上に堆積させる。
【００８４】
続いて、ストップ層としてパターン付き窒化シリコン層２’を用いて、ＣＭＰによってこの酸化物を平坦化させる（ＰＳ−ＸＩＩＩ）。
【００８５】
ここで、浮遊ゲート７の表面上の酸化物を除去する必要がある（ＰＳ−ＸＩＩＩａ）。すなわち、反転スリット・マスクＭ２’を用いてフォトリソグラフィ工程を実施して、浮遊ゲート７の表面領域を画定する。次に、エッチング、好ましくはＲＩＥによって、浮遊ゲート上の酸化物を除去する。
【００８６】
この第３の実施形態における縦型スプリット・ゲート不揮発性メモリ・セルの製造は、図９、１０および１１、１２および１３、１４および１５に示すように、処理工程ＰＳ−ＸＶＩＩ〜ＰＳ−ＸＸＶＩＩへと続く。
【００８７】
工程ＰＳ−ＸＩＩＩａで反転スリット・マスクＭ２’を用いることにより、前の工程で使用したスリット・マスクＭ２との不整合が生じるおそれがあることに留意されたい。
【００８８】
本発明による縦型スプリット・ゲート不揮発性メモリ・セルの第４の実施形態では、スリット・マスクＭ２によるパターン形成工程（ＰＳ−Ｘ）および反応性イオン・エッチング（ＰＳ−ＸＩ）を、加工手順の最後に行う。トンネル酸化物５の形成（ＰＳ−ＶＩＩ）後、ポリシリコンをトレンチに充填し（ＰＳ−ＶＩＩＩ）、ポリシリコンのＣＭＰを行い（ＰＳ−ＩＸ）、続いてポリシリコンをエッチングし（ＰＳ−ＸＶＩＩＩ）、インターポリ誘電体を堆積させ（ＰＳ−ＸＩＸ）、ポリシリコンのＣＶＤを行って（ＰＳ−ＸＸ）制御ゲートを形成する。
【００８９】
次に、スリット・マスクＭ２によって、浮遊ゲート・ポリシリコン、インターポリ誘電体および制御ゲート・ポリシリコンのスタックをパターン形成し（ＰＳ−ＸＸＩａ）、続いてＲＩＥを行って（ＰＳ−ＸＸＩｂ）スリット４’を形成する。
【００９０】
ＲＩＥ工程では、別個の不揮発性メモリ・セルを画定するために、３つの工程を連続して実施する。すなわち、まず、ポリシリコン１３をエッチングし、次いで、インターポリ誘電体１２をエッチングし、最後に、ポリシリコン７をエッチングする。
【００９１】
このエッチング工程（ＰＳ−ＸＸＩｂ）後、例えばＴＥＯＳ、ＨＤＰまたはＨＴＯによって、スリット４’内に二酸化シリコンを堆積させる（工程ＰＳ−ＸＸＩｃ）。
【００９２】
ストップ層としてパターン付き窒化シリコン層２’を用いて、ＣＭＰによって二酸化シリコンを平坦化させる（ＰＳ−ＸＸＩｄ）。
【００９３】
この工程は、窒化シリコン２’の除去（ＰＳ−ＸＸＩＩ）および後続の工程ＰＳ−ＸＸＩＶ〜ＰＳ−ＸＸＶＩＩＩへと続く。
【００９４】
第１の実施形態に従って説明した処理フローでは、単一のエッチング処理順序で実施される、浮遊ゲート・ポリシリコン７のエッチバック（ＰＳ−ＸＩＶ）および平坦化二酸化シリコン９のエッチバック（ＰＳ−ＸＶ）が重要な工程である。平坦化二酸化シリコン９を、浮遊ゲート・ポリシリコン７と同じ高さまで、またはそれよりも低くエッチングすべきである。上記で説明したように、浮遊ゲート・ポリシリコン７中に、孔の代わりにトレンチをエッチングするには、浮遊ゲート・ポリシリコン７上（第１のスペーサ１０）および平坦化酸化物９上（第２のスペーサ１１）にスペーサを形成する後続の工程（ＰＳ−ＸＶＩ）が重要となる。
【００９５】
また、第３のスペーサ１４を形成するためには（ＰＳ−ＸＸＩＶ）、制御ゲート・ポリシリコン１３を、平坦化二酸化シリコン９の高さよりも低いが、基板の高さよりは高くなるようにエッチバックすることが重要である。第３のスペーサ１４は、この場合は、ドレイン注入（ＰＳ−ＸＸＶ）および制御ゲート領域のシリサイド化（ＰＳ−ＸＸＶＩ）のために必要である。
【００９６】
第５の実施形態では、浮遊ゲート・ポリシリコンのエッチバック（ＰＳ−ＸＩＶ）および平坦化二酸化シリコン９のエッチバック（ＰＳ−ＸＶ）処理工程までは、第１の実施形態通り加工を実施する。平坦化二酸化シリコン９の高さを、浮遊ゲート・ポリシリコン７の高さよりも低くすべきである。次に、第１のスペーサを形成する（ＰＳ−ＸＶＩ）。ＲＩＥによって浮遊ゲート７”を画定する（ＰＳ−ＸＶＩＩおよびＰＳ−ＸＶＩＩＩ）。
【００９７】
続いて、インターポリ誘電体１２および制御ゲート・ポリシリコン１３を堆積させる（工程ＰＳ−ＸＩＸおよびＰＳ−ＸＸ）。次の工程で、ＣＭＰによって、インターポリ誘電体１２および制御ゲート・ポリシリコン１３を平坦化させる（ＰＳ−ＸＸＩ）。
【００９８】
次いで、スリット・マスクＭ２によるパターン形成工程を再度実施し（ＰＳ−ＸＸＩＩａ）、続いて、平坦化二酸化シリコン９上のポリシリコンをエッチングする（ＰＳ−ＸＸＩＩｂ）。この工程ＰＳ−ＸＸＩＩａの直後に、二酸化シリコンをさらに堆積させ、ＣＭＰ工程によって平坦化させる（ＰＳ−ＸＸＩＩｃ）。その後の加工は、工程ＰＳ−ＸＸＩＩＩ〜ＰＳ−ＸＸＶＩＩを用いて第１の実施形態通り実施する。
【００９９】
この第５の代替実施形態では、制御ゲート・ポリシリコンのエッチング（ＰＳ−ＸＩＶ）の重要な工程が省略されるが、遺憾ながら、追加のマスキング工程およびＣＭＰ工程が必要となる。
【０１００】
また、この第５の代替実施形態では、ポリシリコンのストリンガが形成される危険がないので、スリット・マスクＭ２を２つ用いた（ＰＳ−ＸおよびＰＳ−ＸＸＩＩａ）際の不整合の問題は重大でなくなる。
【０１０１】
第６の代替実施形態では、ソース注入工程（ＰＳ−Ｉｂ）をトレンチ４の画定および加工（ＰＳ−Ｉ〜ＰＳ−ＩＩＩ）の前に実施する。この場合、注入によってソース線を作成するために注入マスクＭ０が必要となる（Ｍ０は、実質的にトレンチ・マスクＭ１に相当する）。この注入工程は、基板１中に適切な深さで埋め込まれたソース線を得るために、十分に高いエネルギと十分に高いドーズ量で実施すべきである。ここで、ソース注入は、基板１中に浅く行うこともできることに留意されたい。後者の場合、窒化シリコン層２を堆積させる（および後続の処理工程の）前に、シリコンのエピタキシャル層を成長させなければならない。このエピタキシャル層の厚さ（ｄｅｐｔｈ）は、十分な高さのトレンチ４を形成できるように、十分厚くなければならない。
【０１０２】
次いで、第１の実施形態で示した通り加工を実施することができる。
ソース線を、トレンチの長手方向に垂直な第２の方向（Ｂ−Ｂ’、図１６参照）に作成することができ、それによって、縦型スプリット・ゲート不揮発性メモリ・セルのレイアウトが簡単になるので、有利である。すなわち、制御ゲート線１７または１７’は、ここで、トレンチの長手方向（Ａ−Ａ’）に延びることになる。したがって、この場合、制御ゲート・ポリシリコン接続部１３’のエッチバック（ＰＳ−ＸＸＩＩ）を省略することができる。好ましくは、第６の実施形態では、ドレイン線１５；１５’；１５”は、制御ゲート線１７；１７’に平行に延びる。
【０１０３】
この実施形態による縦型スプリット・ゲート不揮発性メモリ・セルのアレイのプログラミングおよび消去は、当業者に周知のように、それぞれ、ソース・サイド注入メカニズムおよびファウラ・ノルドハイム・トンネリングによって行うことができる。
【０１０４】
図２０は、本発明による不揮発性メモリ・セルの代替工程における第１の方向での断面図を示し、ここでは浮遊ゲート材料がエッチバックされている。
【０１０５】
図２１は、本発明による不揮発性メモリ・セルのこの代替工程における第２の方向での断面図を示す。
【０１０６】
さらなる実施形態では、１セル当たり１ビットを含む縦型スプリット・ゲート不揮発性メモリ・セルが製造される。かかる縦型不揮発性メモリ・セルの加工手順は以下の通りである。
【０１０７】
処理工程ＰＳ−Ｉ〜ＰＳ−ＩＩＩによって、基板１中にトレンチ４を画定し、形成する。次に、トレンチ４の両側壁に犠牲酸化物を堆積させ（ＰＳ−ＩＶ）、続いてチャネル注入を行う（ＰＳ−Ｖ）。ソース注入は、この場合は行わない。
【０１０８】
次いで、ポリシリコン７をトレンチ４内に成長させ（ＰＳ−ＶＩＩＩ）、続いて、ポリシリコン７のＣＭＰを行う（ＰＳ−ＩＸ）。
【０１０９】
さらに、工程ＰＳ−Ｘ〜ＰＳ−ＸＩＩＩによってスリット４’を形成する。エッチバック後、エッチングされたポリシリコン部分２０は、トレンチのかなりの部分、通常はトレンチの高さの約半分を覆うことになる。次のスペーサ形成工程ＰＳ−ＸＶａで、エッチングされたポリシリコン部分２０上に、第４のスペーサ２１、２２を形成する。その際、前者を側壁、すなわち、トンネル酸化物５に隣接して形成し、後者をスリット４’内に堆積させた二酸化シリコン９に隣接して形成する。第４のスペーサ２１、２２は、堆積酸化物（例えばＴＥＯＳ、ＨＴＯまたはＨＤＰ）の薄い層および窒化シリコン層、または二酸化シリコン層のみ、または酸窒化物層で作成できる。実際の選択は、すでに堆積させた材料に対するエッチング選択性によって決まる。
【０１１０】
その後の処理工程（工程ＰＳ−ＸＶＩＩＩ）で、マスクとして第４のスペーサ２１、２２を用いて、ＲＩＥによってエッチングされたポリシリコン部分２０をさらにエッチングする。エッチングされたポリシリコン部分２０中に、トンネル酸化物５の底部まで孔をエッチングすると、浮遊ゲート部分２０’が形成される。
【０１１１】
インターポリ誘電体層１２を堆積させる。この層は、トンネル酸化物５の側壁上の露出領域と、第４のスペーサ２１、２２の残りの部分と、トレンチ４の底部と、溝内の浮遊ゲート部分２０’の露出部分と、陥没した平坦化酸化物９とを覆う（ＰＳ−ＸＩＸ）。インターポリ誘電体１２は、二酸化シリコン−窒化シリコン−二酸化シリコンのスタック層（ＯＮＯ層）、二酸化シリコン層、酸窒化物層、高ｋ材料、または他の適当などんな誘電体材料でもよい。
【０１１２】
次いで、ポリシリコンＣＶＤ法をブランケット・モードで用いてポリシリコンを堆積させ、それによってインターポリ誘電体１２上に制御ゲートを形成する（ＰＳ−ＸＸ）。好ましくは、制御ゲート１３用のポリシリコンについては、その場でポリシリコンをドープするか、または別の工程で（場合によっては注入により）第２のポリシリコンをドープすべきである。
【０１１３】
ポリシリコンにＣＭＰ法を行って、ストップ層として働くパターン付き窒化シリコン層２’の上面まで制御ゲート１３用のポリシリコンを研磨する（ＰＳ−ＸＸＩａ）。
【０１１４】
図２２は、本発明による不揮発性メモリ・セルの処理工程ＰＳ−ＸＸＩ後の第１の方向での断面図を示す。
【０１１５】
図２３は、本発明による不揮発性メモリ・セルの処理工程ＰＳ−ＸＸＩ後の第２の方向での断面図を示す。
【０１１６】
次に、パターン付き窒化シリコン層２’を除去する（ＰＳ−ＸＸＩＩ）。標準の加工、すなわち、スペーサ形成（ＰＳ−ＸＸＩＶ）、活性領域注入（ＰＳ−ＸＸＶ）、シリサイド化（ＰＳ−ＸＸＶＩ）、およびメタライゼーションおよびパッシベーション（ＰＳ−ＸＸＶＩＩ、ＸＸＶＩＩＩ）によってこの縦型不揮発性メモリ・セルは完成する。
【０１１７】
図２４は、本発明による不揮発性メモリ・セルのアレイの、このさらなる実施形態における平面図を示す。
【０１１８】
スペーサ形成工程（ＰＳ−ＸＸＩＩＩ）により、第５のスペーサ（２５）を作成する。活性領域注入工程（ＰＳ−ＸＸＩＶ）により、縦型不揮発性メモリ・セルのソース接点およびドレイン接点（図示せず）を併せて作成する。シリサイド化によって、シリサイド化ソース線２８およびシリサイド化ドレイン線２９を形成する。ソース線２８およびドレイン線２９の方向に垂直に延びる制御ゲート線（図示せず）を、第１の実施形態で説明したように金属線１７として、または本発明の第２の実施形態で説明したようにシリサイド化線１７’として実装することができる。
【０１１９】
第４のスペーサ２１、２２によって形成されるマスクを用いてエッチングするため（ＰＳ−ＸＶＩＩＩ）、浮遊ゲート部分２０’は、トンネル酸化物５の両側壁を覆うとともに、スリット４’中に堆積させた酸化物９のすべての面を覆い、単一の浮遊ゲートを形成することになる。この実施形態における縦型スプリット・ゲート不揮発性メモリ・セルは、１メモリ・セル当たり１ビットのみ保持することになる。
【０１２０】
最後の実施形態における縦型スプリット・ゲート不揮発性メモリ・セルのビット密度は、その他の実施形態の縦型スプリット・ゲート不揮発性メモリ・セルの密度の半分にすぎないが、この最後の実施形態では、浮遊ゲートと制御ゲートの間でより高い結合が得られるので有利である。さらに、最後の実施形態の縦型スプリット・ゲート不揮発性メモリ・セルを動作させるのに印加する電圧は、より低い電圧ですむ。また、トレンチ４の底部中へのソース注入工程を省略することができる。したがって、この不揮発性メモリ・セルの加工は、先に述べた実施形態による不揮発性メモリ・セルに比べてより簡単になる。
【図面の簡単な説明】
【０１２１】
【図１】本発明による不揮発性メモリ・セルの第１の工程における第１の方向での断面図である。
【図２】本発明による不揮発性メモリ・セルの第１の工程における第２の方向での断面図である。
【図３】本発明による不揮発性メモリ・セルの第２の工程における第１の方向での断面図である。
【図４】本発明による不揮発性メモリ・セルの第２の工程における第２の方向での断面図である。
【図５】本発明による不揮発性メモリ・セルの第３の工程における第１の方向での断面図である。
【図６】本発明による不揮発性メモリ・セルの第３の工程における第２の方向での断面図である。
【図７】本発明による不揮発性メモリ・セルの第４の工程における第１の方向での断面図である。
【図８】本発明による不揮発性メモリ・セルの第４の工程における第２の方向での断面図である。
【図９】本発明による不揮発性メモリ・セルの第５の工程における第１の方向での断面図である。
【図１０】本発明による不揮発性メモリ・セルの第５の工程における第２の方向での断面図である。
【図１１】本発明による不揮発性メモリ・セルの第５の工程における平面図である。
【図１２】本発明による不揮発性メモリ・セルの第６の工程における第１の方向での断面図である。
【図１３】本発明による不揮発性メモリ・セルの第６の工程における第２の方向での断面図である。
【図１４】本発明による不揮発性メモリ・セルの第１の実施形態における第１の方向での断面図である。
【図１５】本発明による不揮発性メモリ・セルの第１の実施形態における第２の方向での断面図である。
【図１６】本発明による不揮発性メモリ・セルのアレイの第１の実施形態における平面図である。
【図１７】本発明による不揮発性メモリ・セルのアレイの第２の実施形態における平面図である。
【図１８】本発明による不揮発性メモリ・セルの第１の代替工程における第１の方向での断面図である。
【図１９】本発明による不揮発性メモリ・セルの第１の代替工程における第２の方向での断面図である。
【図２０】本発明による不揮発性メモリ・セルの第３の代替工程における第１の方向での断面図である。
【図２１】本発明による不揮発性メモリ・セルの第３の代替工程における第２の方向での断面図である。
【図２２】本発明による不揮発性メモリ・セルの第４の代替工程における第１の方向での断面図である。
【図２３】本発明による不揮発性メモリ・セルの第４の代替工程における第２の方向での断面図である。
【図２４】本発明による不揮発性メモリ・セルのアレイのさらなる実施形態における平面図である。
【符号の説明】
【０１２２】
リスト１ 参照リスト
１ 半導体基板
１’ 隣り合うトレンチの間の中間基板部分
２ 窒化シリコン
２’ パターン付き窒化シリコン
３ レジスト層
４ トレンチ
４’ スリット
５ トンネル酸化物
６ ソース
７ 浮遊ゲート
７’エッチングされたポリシリコン
７”浮遊ゲートブロック
８ 第２のレジスト層
９ 酸化物層
１０ 第１のスペーサ
１１ 第２のスペーサ
１２ インターポリ誘電体層
１３ 制御ゲート（ＣＧ）ポリ
１３’ＣＧ自立側壁
１３” ポリシリコン接続部
１４ 第３のスペーサ
１５ ドレイン
１５’ シリサイド化ドレイン線
１５” 注入ドレイン線
１６ シリサイド層
１７ 金属線
１７’ ケイ化ゲート制御線
１８ 第３のレジスト
１９ エッチングされた浮遊ゲート
１９’ 共形ポリシリコン層
１９” ポリシリコン・スペーサ
２０ エッチングされたポリシリコン部分
２０’ 浮遊ゲート部分
２１ 第４のスペーサ
２２ 第４のスペーサ
２５ スペーサ
２６ シリサイド化制御ゲート
２８ シリサイド化ソース線
２９ シリサイド化ドレイン線
Ｓ トレンチ底部
ＣＲ チャネル領域
ＤＳ 拡散されたソース線
Ｌ トレンチ側壁下部
Ｍ０ 注入マスク
Ｍ１ トレンチ・マスク
Ｍ２ スリット・マスク
ＳＬ ソース線
Ｕ トレンチ側壁上部
リスト２ 処理工程リスト
ＰＳ−Ｉ 窒化シリコン層の堆積
ＰＳ−ＩＩ マスクＭ１によるパターン形成
ＰＳ−ＩＩＩ 窒化シリコンおよび基板（トレンチ）のＲＩＥ
ＰＳ−ＩＶ 犠牲酸化物の成長
ＰＳ−Ｖ チャネル注入
ＰＳ−ＶＩ ソース注入
ＰＳ−ＶＩＩ トンネル酸化物の成長
ＰＳ−ＶＩＩＩ ポリシリコンによるトレンチ充填
ＰＳ−ＩＸ ポリシリコンのＣＭＰ
ＰＳ−Ｘ マスクＭ２によるパターン形成
ＰＳ−ＸＩ ＲＩＥによるスリットのエッチング
ＰＳ−ＸＩＩ 酸化物層（ＴＥＯＳなど）の成長
ＰＳ−ＸＩＩＩ 酸化物のＣＭＰ
ＰＳ−ＸＩＶ ポリシリコンのエッチバック
ＰＳ−ＸＶ 平坦化酸化物のエッチバック
ＰＳ−ＸＶＩ スペーサ形成
ＰＳ−ＸＶＩＩ ポリシリコンのＲＩＥによる初期「溝」のエッチング
ＰＳ−ＸＶＩＩＩ ポリシリコンのＲＩＥによる底部酸化物までのさらなるエッチング
ＰＳ−ＸＩＸ インターポリ誘電体の堆積
ＰＳ−ＸＸ ポリシリコンのＣＶＤ
ＰＳ−ＸＸＩ ポリシリコンの第２のＣＭＰ
ＰＳ−ＸＸＩＩ ポリシリコン接続部１３’のエッチバック
ＰＳ−ＸＸＩＩＩ パターン付き窒化シリコン２’の除去
ＰＳ−ＸＸＩＶ スペーサ形成
ＰＳ−ＸＸＶ ドレイン注入
ＰＳ−ＸＸＶＩ 制御ゲートおよびドレインのシリサイド化
ＰＳ−ＸＸＶＩＩ メタライゼーション
ＰＳ−ＸＸＶＩＩＩ パッシベーション
リスト３ 代替処理工程リスト
ＰＳ−Ｉａ 反転スリット・マスクＭ１’
ＰＳ−Ｉｂ マスクＭ０によるソース線の注入
ＰＳ−ＩＩＩａ ＩＩＩ前のドレイン線の注入
ＰＳ−ＸＩａ スリット・マスクＭ２によるパターン形成
ＰＳ−ＸＩＩＩａ 浮遊ゲート上の二酸化シリコンの除去
ＰＳ−ＸＩＶａ スリット・マスクＭ２によるパターン形成
ＰＳ−ＸＶａ スペーサ形成
ＰＳ−ＸＶＩＩＩａ ＸＶＩＩＩ前のシリサイド化制御ゲートの形成
ＰＳ−ＸＸＩａ スリット・マスクＭ２によるパターン形成
ＰＳ−ＸＸＩｂ スリット４’を形成するための反応性イオン・エッチング
ＰＳ−ＸＸＩｃ スリット４’内の酸化物の成長
ＰＳ−ＸＸＩｄ ＣＭＰによる酸化物の平坦化
ＰＳ−ＸＸＩＩａ スリット・マスクＭ２の第２の適用
ＰＳ−ＸＸＩＩｂ 平坦化二酸化シリコン９上のポリシリコンのエッチング
ＰＳ−ＸＸＩＩｃ 二酸化シリコンの堆積およびＣＭＰによる平坦化
【特許請求の範囲】
【請求項１】
半導体基板上に少なくとも１つのビットを記憶する縦型のスプリット・ゲート不揮発性メモリ・セルを備える半導体デバイスにおいて、前記基板上に、トレンチと、第１の活性領域と、第２の活性領域と、前記トレンチの側壁にほぼ沿って延びるチャネル領域とを含み、前記トレンチが第１の方向の長さおよび第２の方向の幅を有し、前記第１の方向が前記第２の方向に垂直であり、前記トレンチが前記側壁においてトンネル酸化物によって覆われるとともに少なくとも１つのゲート・スタックを含み、前記ゲート・スタックが浮遊ゲートおよび制御ゲートからなり、前記浮遊ゲートが誘電体によって前記制御ゲートから分離されている半導体デバイスであって、前記制御ゲートが前記トレンチの底部まで延び、第１の浮遊ゲートが前記制御ゲートと共に第１のゲート・スタックを形成するように前記トレンチの左側壁に位置し、第２の浮遊ゲートが前記制御ゲートと共に第２のゲート・スタックを形成するように前記トレンチの右側壁に位置することを特徴とする半導体デバイス。
【請求項２】
前記誘電体が前記トレンチの前記側壁の上部露出部に沿って延び、前記制御ゲートが前記トレンチの前記側壁の前記上部露出部を覆う前記誘電体に沿って延びることを特徴とする、請求項１に記載の半導体デバイス。
【請求項３】
前記第１の浮遊ゲートおよび前記第２の浮遊ゲートが、相互接続ポリシリコン部分によって相互接続されることを特徴とする、請求項１または２に記載の半導体デバイス。
【請求項４】
前記第１の浮遊ゲートおよび前記第２の浮遊ゲートが、互いに分離されることを特徴とする、請求項１または２に記載の半導体デバイス。
【請求項５】
請求項１または２または３または４に記載の縦型スプリット・ゲート不揮発性メモリ・セルを備える半導体デバイスの製造方法であって、
前記トレンチ内にポリシリコンを堆積させ、前記ポリシリコンは平坦化上面を有する工程と、
前記メモリ・セルを前記第２の方向に分離するために、スリット・マスクを用いて前記トレンチ内に二酸化シリコンによる分離スリットを形成する工程と、
前記ポリシリコンをエッチバックする工程と、
前記二酸化シリコンをエッチバックする工程と、
前記ポリシリコンの前記平坦化上面に前記第２の方向に延びる第１のスペーサを形成するとともに、前記二酸化シリコン上に前記第１の方向に延びる第２のスペーサを形成する工程と、
前記第１のスペーサおよび前記第２のスペーサをマスクとして用いて、反応性イオン・エッチング法によって前記ポリシリコンをエッチングして、浮遊ゲートとして働く、エッチングによって陥没したポリシリコン部分と、前記トレンチの下部露出部分とを形成する工程と、
前記浮遊ゲートおよび前記トレンチの前記下部露出部分上に前記誘電体を形成する工程と、
前記誘電体上に第２のポリシリコン層を堆積させる工程と、
前記トレンチ上面から前記トレンチ底部まで前記誘電体を覆って延びる前記制御ゲートとして使用される、前記第２のポリシリコンを平坦化させる工程とを備えることを特徴とする方法。
【請求項６】
前記トレンチの前記側壁に上部露出部分を形成し、前記トレンチの前記側壁の前記上部露出部分上に前記誘電体を形成する工程をさらに備えることを特徴とする、請求項５に記載の半導体デバイスの製造方法。
【請求項７】
前記上面に、前記制御ゲートに隣接して、さらなるスペーサを形成する工程と、
前記第２の活性領域に注入する工程と、
前記制御ゲートおよび前記ドレインのシリサイド化させる工程と、
前記制御ゲートに対する導電接続部の作成する工程とをさらに備えることを特徴とする、請求項５または６に記載の半導体デバイスの製造方法。
【請求項８】
前記ポリシリコンがあるシリコン表面高さを有し、前記二酸化シリコンがある酸化物表面高さを有し、前記窒化シリコンがある窒化物表面高さを有し、前記第２のスペーサが、前記ポリシリコン上に形成されず、前記酸化シリコン上に形成されるように、前記シリコン表面高さが前記窒化物表面高さよりも低く配置され、前記酸化物表面高さが前記シリコン表面高さよりも低くかつ前記チャネル領域よりも高く配置されることを特徴とする、請求項７に記載の半導体デバイスの製造方法。
【請求項９】
前記ポリシリコンがあるシリコン表面高さを有し、前記二酸化シリコンがある酸化物表面高さを有し、前記窒化シリコンがある窒化物表面高さを有し、前記ポリシリコン上の前記第１のスペーサと、前記酸化シリコン上の前記第２のスペーサとが同時に形成されるように、前記窒化物表面高さが前記シリコン表面高さにほぼ等しく配置され、前記酸化物表面高さが前記シリコン表面高さおよび前記チャネル領域にほぼ等しく配置され、前記第１および第２のスペーサが、ほぼ同じ厚さと高さを有することを特徴とする、請求項７に記載の半導体デバイスの製造方法。
【請求項１０】
前記トレンチ内に上面を有するポリシリコンを堆積させる工程と、
前記メモリ・セルを前記第２の方向に分離するために、スリット・マスクを用いて前記トレンチ内に二酸化シリコンによる分離スリットを形成する工程と、
前記ポリシリコンの前記上面に、前記第２の方向に延びる第１のスペーサおよび前記第１の方向に延びる第２のスペーサを形成する工程と、
前記第１のスペーサおよび第２のスペーサをマスクとして用いて、反応性イオン・エッチング法によって前記ポリシリコンをエッチングして、浮遊ゲートとして働く、エッチングによって陥没したポリシリコン部分と、前記トレンチの下部露出部分とを形成する工程と、
前記浮遊ゲートおよび前記トレンチの前記下部露出部分上に前記誘電体を形成する工程と、
前記誘電体上に第２のポリシリコン層を堆積させる工程と、
前記トレンチ上面から前記トレンチ底部まで前記誘電体を覆って延びる前記制御ゲートとして使用される、前記第２のポリシリコンを平坦化させる工程と、
前記スリット・マスクを用いて第２のパターン形成を行う工程と、
前記二酸化シリコン上のポリシリコンに反応性イオン・エッチングを行う工程と、
ブランケット・モードでさらなる二酸化シリコンを堆積させるとともに前記さらなる二酸化シリコンを平坦化させる工程とさらに備えることを特徴とする、請求項３または４に記載の半導体デバイスの製造方法。
【請求項１１】
前記トレンチ内に上面を有するポリシリコンを堆積させる工程と、
前記メモリ・セルを前記第２の方向に分離するために、スリット・マスクを用いて前記トレンチ内に二酸化シリコンによる分離スリットを形成する工程と、
前記スリット・マスクの第２の適用工程と、
前記ポリシリコンをエッチバックする工程と、
前記二酸化シリコンをエッチバックする工程と、
前記ポリシリコンの前記上面に前記第１の方向に延びる前記第１のスペーサを形成する工程と、
マスクとして前記第１のスペーサおよび前記第２のスペーサを用いて、反応性イオン・エッチング法によって前記ポリシリコンをエッチングして、浮遊ゲートとして働く、エッチングによって陥没したポリシリコン部分と、前記トレンチの下部露出部分とを形成する工程と、
前記浮遊ゲートおよび前記トレンチの前記下部露出部分上に前記誘電体を形成する工程と、
前記誘電体上に第２のポリシリコン層を堆積させる工程と、
前記トレンチ上面から前記トレンチ底部まで前記誘電体を覆って延びる前記制御ゲートとして使用される、前記第２のポリシリコンを平坦化させる工程とをさらに備えることを特徴とする、請求項３または４に記載の半導体デバイスの製造方法。
【請求項１２】
初期処理として、実質的に前記トレンチ・マスクに相当する注入マスクを用いた前記第１の活性領域の注入をさらに備えることを特徴とする、請求項５乃至１２のいずれかに記載の半導体デバイスの製造方法。
【請求項１３】
前記導電接続部の作成が金属線の作成に関係することを特徴とする、請求項５乃至１３のいずれかに記載の半導体デバイスの製造方法。
【請求項１４】
前記導電接続部の作成が、シリサイド化制御ゲート線およびシリサイド化ドレイン線の作成に関係することを特徴とする、請求項５乃至１３のいずれかに記載の半導体デバイスの製造方法。
【請求項１５】
請求項１、２、３、または４のいずれかに記載の縦型スプリット・ゲート不揮発性メモリ・セルを少なくとも１つ含むメモリ・セルのアレイ。
【請求項１】
半導体基板上に少なくとも１つのビットを記憶する縦型のスプリット・ゲート不揮発性メモリ・セルを備える半導体デバイスにおいて、前記基板上に、トレンチと、第１の活性領域と、第２の活性領域と、前記トレンチの側壁にほぼ沿って延びるチャネル領域とを含み、前記トレンチが第１の方向の長さおよび第２の方向の幅を有し、前記第１の方向が前記第２の方向に垂直であり、前記トレンチが前記側壁においてトンネル酸化物によって覆われるとともに少なくとも１つのゲート・スタックを含み、前記ゲート・スタックが浮遊ゲートおよび制御ゲートからなり、前記浮遊ゲートが誘電体によって前記制御ゲートから分離されている半導体デバイスであって、前記制御ゲートが前記トレンチの底部まで延び、第１の浮遊ゲートが前記制御ゲートと共に第１のゲート・スタックを形成するように前記トレンチの左側壁に位置し、第２の浮遊ゲートが前記制御ゲートと共に第２のゲート・スタックを形成するように前記トレンチの右側壁に位置することを特徴とする半導体デバイス。
【請求項２】
前記誘電体が前記トレンチの前記側壁の上部露出部に沿って延び、前記制御ゲートが前記トレンチの前記側壁の前記上部露出部を覆う前記誘電体に沿って延びることを特徴とする、請求項１に記載の半導体デバイス。
【請求項３】
前記第１の浮遊ゲートおよび前記第２の浮遊ゲートが、相互接続ポリシリコン部分によって相互接続されることを特徴とする、請求項１または２に記載の半導体デバイス。
【請求項４】
前記第１の浮遊ゲートおよび前記第２の浮遊ゲートが、互いに分離されることを特徴とする、請求項１または２に記載の半導体デバイス。
【請求項５】
請求項１または２または３または４に記載の縦型スプリット・ゲート不揮発性メモリ・セルを備える半導体デバイスの製造方法であって、
前記トレンチ内にポリシリコンを堆積させ、前記ポリシリコンは平坦化上面を有する工程と、
前記メモリ・セルを前記第２の方向に分離するために、スリット・マスクを用いて前記トレンチ内に二酸化シリコンによる分離スリットを形成する工程と、
前記ポリシリコンをエッチバックする工程と、
前記二酸化シリコンをエッチバックする工程と、
前記ポリシリコンの前記平坦化上面に前記第２の方向に延びる第１のスペーサを形成するとともに、前記二酸化シリコン上に前記第１の方向に延びる第２のスペーサを形成する工程と、
前記第１のスペーサおよび前記第２のスペーサをマスクとして用いて、反応性イオン・エッチング法によって前記ポリシリコンをエッチングして、浮遊ゲートとして働く、エッチングによって陥没したポリシリコン部分と、前記トレンチの下部露出部分とを形成する工程と、
前記浮遊ゲートおよび前記トレンチの前記下部露出部分上に前記誘電体を形成する工程と、
前記誘電体上に第２のポリシリコン層を堆積させる工程と、
前記トレンチ上面から前記トレンチ底部まで前記誘電体を覆って延びる前記制御ゲートとして使用される、前記第２のポリシリコンを平坦化させる工程とを備えることを特徴とする方法。
【請求項６】
前記トレンチの前記側壁に上部露出部分を形成し、前記トレンチの前記側壁の前記上部露出部分上に前記誘電体を形成する工程をさらに備えることを特徴とする、請求項５に記載の半導体デバイスの製造方法。
【請求項７】
前記上面に、前記制御ゲートに隣接して、さらなるスペーサを形成する工程と、
前記第２の活性領域に注入する工程と、
前記制御ゲートおよび前記ドレインのシリサイド化させる工程と、
前記制御ゲートに対する導電接続部の作成する工程とをさらに備えることを特徴とする、請求項５または６に記載の半導体デバイスの製造方法。
【請求項８】
前記ポリシリコンがあるシリコン表面高さを有し、前記二酸化シリコンがある酸化物表面高さを有し、前記窒化シリコンがある窒化物表面高さを有し、前記第２のスペーサが、前記ポリシリコン上に形成されず、前記酸化シリコン上に形成されるように、前記シリコン表面高さが前記窒化物表面高さよりも低く配置され、前記酸化物表面高さが前記シリコン表面高さよりも低くかつ前記チャネル領域よりも高く配置されることを特徴とする、請求項７に記載の半導体デバイスの製造方法。
【請求項９】
前記ポリシリコンがあるシリコン表面高さを有し、前記二酸化シリコンがある酸化物表面高さを有し、前記窒化シリコンがある窒化物表面高さを有し、前記ポリシリコン上の前記第１のスペーサと、前記酸化シリコン上の前記第２のスペーサとが同時に形成されるように、前記窒化物表面高さが前記シリコン表面高さにほぼ等しく配置され、前記酸化物表面高さが前記シリコン表面高さおよび前記チャネル領域にほぼ等しく配置され、前記第１および第２のスペーサが、ほぼ同じ厚さと高さを有することを特徴とする、請求項７に記載の半導体デバイスの製造方法。
【請求項１０】
前記トレンチ内に上面を有するポリシリコンを堆積させる工程と、
前記メモリ・セルを前記第２の方向に分離するために、スリット・マスクを用いて前記トレンチ内に二酸化シリコンによる分離スリットを形成する工程と、
前記ポリシリコンの前記上面に、前記第２の方向に延びる第１のスペーサおよび前記第１の方向に延びる第２のスペーサを形成する工程と、
前記第１のスペーサおよび第２のスペーサをマスクとして用いて、反応性イオン・エッチング法によって前記ポリシリコンをエッチングして、浮遊ゲートとして働く、エッチングによって陥没したポリシリコン部分と、前記トレンチの下部露出部分とを形成する工程と、
前記浮遊ゲートおよび前記トレンチの前記下部露出部分上に前記誘電体を形成する工程と、
前記誘電体上に第２のポリシリコン層を堆積させる工程と、
前記トレンチ上面から前記トレンチ底部まで前記誘電体を覆って延びる前記制御ゲートとして使用される、前記第２のポリシリコンを平坦化させる工程と、
前記スリット・マスクを用いて第２のパターン形成を行う工程と、
前記二酸化シリコン上のポリシリコンに反応性イオン・エッチングを行う工程と、
ブランケット・モードでさらなる二酸化シリコンを堆積させるとともに前記さらなる二酸化シリコンを平坦化させる工程とさらに備えることを特徴とする、請求項３または４に記載の半導体デバイスの製造方法。
【請求項１１】
前記トレンチ内に上面を有するポリシリコンを堆積させる工程と、
前記メモリ・セルを前記第２の方向に分離するために、スリット・マスクを用いて前記トレンチ内に二酸化シリコンによる分離スリットを形成する工程と、
前記スリット・マスクの第２の適用工程と、
前記ポリシリコンをエッチバックする工程と、
前記二酸化シリコンをエッチバックする工程と、
前記ポリシリコンの前記上面に前記第１の方向に延びる前記第１のスペーサを形成する工程と、
マスクとして前記第１のスペーサおよび前記第２のスペーサを用いて、反応性イオン・エッチング法によって前記ポリシリコンをエッチングして、浮遊ゲートとして働く、エッチングによって陥没したポリシリコン部分と、前記トレンチの下部露出部分とを形成する工程と、
前記浮遊ゲートおよび前記トレンチの前記下部露出部分上に前記誘電体を形成する工程と、
前記誘電体上に第２のポリシリコン層を堆積させる工程と、
前記トレンチ上面から前記トレンチ底部まで前記誘電体を覆って延びる前記制御ゲートとして使用される、前記第２のポリシリコンを平坦化させる工程とをさらに備えることを特徴とする、請求項３または４に記載の半導体デバイスの製造方法。
【請求項１２】
初期処理として、実質的に前記トレンチ・マスクに相当する注入マスクを用いた前記第１の活性領域の注入をさらに備えることを特徴とする、請求項５乃至１２のいずれかに記載の半導体デバイスの製造方法。
【請求項１３】
前記導電接続部の作成が金属線の作成に関係することを特徴とする、請求項５乃至１３のいずれかに記載の半導体デバイスの製造方法。
【請求項１４】
前記導電接続部の作成が、シリサイド化制御ゲート線およびシリサイド化ドレイン線の作成に関係することを特徴とする、請求項５乃至１３のいずれかに記載の半導体デバイスの製造方法。
【請求項１５】
請求項１、２、３、または４のいずれかに記載の縦型スプリット・ゲート不揮発性メモリ・セルを少なくとも１つ含むメモリ・セルのアレイ。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【公表番号】特表２００６−５１１０７６（Ｐ２００６−５１１０７６Ａ）
【公表日】平成１８年３月３０日（２００６．３．３０）
【国際特許分類】
【出願番号】特願２００４−５６１７６９（Ｐ２００４−５６１７６９）
【出願日】平成１５年１１月２７日（２００３．１１．２７）
【国際出願番号】ＰＣＴ／ＩＢ２００３／００５５０２
【国際公開番号】ＷＯ２００４／０５７６６１
【国際公開日】平成１６年７月８日（２００４．７．８）
【出願人】（５９００００２４８）コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ (12,071)
【氏名又は名称原語表記】Ｋｏｎｉｎｋｌｉｊｋｅ Ｐｈｉｌｉｐｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｎ．Ｖ．
【住所又は居所原語表記】Ｇｒｏｅｎｅｗｏｕｄｓｅｗｅｇ １，５６２１ ＢＡ Ｅｉｎｄｈｏｖｅｎ， Ｔｈｅ Ｎｅｔｈｅｒｌａｎｄｓ
【Ｆターム（参考）】
【公表日】平成１８年３月３０日（２００６．３．３０）
【国際特許分類】
【出願日】平成１５年１１月２７日（２００３．１１．２７）
【国際出願番号】ＰＣＴ／ＩＢ２００３／００５５０２
【国際公開番号】ＷＯ２００４／０５７６６１
【国際公開日】平成１６年７月８日（２００４．７．８）
【出願人】（５９００００２４８）コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ (12,071)
【氏名又は名称原語表記】Ｋｏｎｉｎｋｌｉｊｋｅ Ｐｈｉｌｉｐｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｎ．Ｖ．
【住所又は居所原語表記】Ｇｒｏｅｎｅｗｏｕｄｓｅｗｅｇ １，５６２１ ＢＡ Ｅｉｎｄｈｏｖｅｎ， Ｔｈｅ Ｎｅｔｈｅｒｌａｎｄｓ
【Ｆターム（参考）】
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